CN116709785A - 存储器件以及存储器件的制造方法 - Google Patents

Abstract

实施方式提供减少存储器件的不良的存储器件以及存储器件的制造方法。实施方式的存储器件包括存储元件(1)、开关元件(2)以及开关元件(2)与存储元件(1)之间的第1层(30)，第1层(30)包含从包括硼、碳、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、钽、钨、铱以及铂的组中选择的至少一种。第1层(30)包含气隙。

Description

存储器件以及存储器件的制造方法

本申请享受以日本特许申请2022－033696号(申请日：2022年3月4日)和美国专利申请17/884790(申请日：2022年8月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及存储器件以及存储器件的制造方法。

背景技术

已知使用了可变电阻元件(例如磁阻效应元件)来作为存储元件的存储器件。为了提高存储器件的特性，开展了关于存储器件的各种各样的技术性研究以及开发。

发明内容

本发明要解决的技术课题在于提供减少存储器件的不良的存储器件以及存储器件的制造方法。

实施方式的存储器件具备：存储元件，其在与基板的第1面垂直的第1方向上设置在所述基板的上方；开关元件，其设置在所述基板与所述存储元件之间；以及第1层，其设置在所述存储元件与所述开关元件之间，所述第1层包含从包括硼、碳、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、钽、钨、铱以及铂的组中选择的至少一种，所述第1层包含气隙。

附图说明

图1是表示实施方式的存储器件的构成例的框图。

图2是表示实施方式的存储器件的存储单元阵列的构成例的图。

图3是表示实施方式的存储器件的存储单元阵列的构成例的俯视图。

图4是表示实施方式的存储器件的存储单元阵列的构成例的剖视图。

图5是表示实施方式的存储器件的存储单元阵列的构成例的剖视图。

图6是表示实施方式的存储器件的存储单元的构成例的剖视图。

图7是用于对实施方式的存储器件的存储单元的构成例进行说明的图。

图8是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图9是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图10是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图11是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图12是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图13是表示实施方式的存储器件的制造方法的一个工序的截面工序图。

图14是表示实施方式的存储器件的变形例的剖视图。

图15是表示实施方式的存储器件的变形例的剖视图。

图16是表示实施方式的存储器件的变形例的剖视图。

标号说明

100：存储器件；1：存储元件；2：选择器；11、13：磁性层；12：隧道势垒层；14：偏移消除层；20：可变电阻层；21A、21B：电极(导电层)；30：中间层；39：气隙。

具体实施方式

以下，参照附图对本实施方式进行详细的说明。在以下的说明中，对具有相同的功能和结构的要素赋予同一标号。

在以下的各实施方式中，关于相同的多个构成要素(例如电路、布线、各种电压以及信号等)，有时在参照标号的末尾附加用于区别化的数字/英文字母。在末尾被赋予了伴随有用于区别化的数字/英文字母的参照标号的构成要素在也可以不相互进行区别的情况下，使用省略了末尾的数字/英文字母的记载(参照标号)。

[实施方式]

参照图1～图16对实施方式的存储器件进行说明。

(1)构成例

参照图1～图7对实施方式的存储器件的构成例进行说明。

(1－a)整体构成

图1是表示本实施方式的存储器件100的构成例的框图。

如图1所示，本实施方式的存储器件100与存储器件100外部的设备(以下被称为外部设备)900连接。

外部设备900向存储器件100发送命令CMD、地址ADR以及控制信号CNT。在存储器件100与外部设备900之间传送数据DT。外部设备900在写入动作时向存储器件100发送要写入到存储器件100内的数据(以下被称为写入数据)。外部设备900在读出动作时从存储器件100接受从存储器件100读出的数据(以下被称为读出数据)。

本实施方式的存储器件100包括存储单元阵列110、行控制电路120、列控制电路130、写入电路140、读出电路150、电压生成电路160、输入输出电路170以及控制电路180。

存储单元阵列110包括多个存储单元MC、多条字线WL以及多条位线BL。

多个存储单元MC各自分别与存储单元阵列110内的多个行以及多个列相关联。各存储单元MC与多条字线WL中的对应的一条连接。各存储单元MC与多条位线BL中的对应的一条连接。

行控制电路120经由字线WL而连接于存储单元阵列110。行控制电路120接受地址ADR中的存储单元阵列110的行地址(或者行地址的译码结果)。行控制电路120基于行地址的译码结果，对多条字线WL进行控制。由此，行控制电路120将多条字线WL(多个行)分别设定为选择状态或者非选择状态。在以下中，被设定为选择状态的字线WL被称为选择字线WL，选择字线WL以外的字线WL被称为非选择字线WL。

列控制电路130经由位线BL而连接于存储单元阵列110。列控制电路130接受地址ADR中的存储单元阵列110的列地址(或者列地址的译码结果)。列控制电路130基于列地址的译码结果，对多条位线BL进行控制。由此，列控制电路130将多条位线BL(多个列)分别设定为选择状态或者非选择状态。在以下中，被设定为选择状态的位线BL被称为选择位线BL，选择位线BL以外的位线BL被称为非选择位线BL。

写入电路140进行向存储单元MC写入数据。写入电路140向选择字线WL和选择位线BL分别供给用于写入数据的电压(或者电流)。由此，某写入电压(或者写入电流)被供给至所选择的存储单元MC。写入电路140能够向所选择的存储单元MC供给多个写入电压中的与写入数据相应的任一写入电压。例如，多个写入电压(或者写入电流)各自具有与写入数据相应的极性(偏置方向)。例如，写入电路140包括写入驱动器(未图示)和写入同步器(未图示)等。

读出电路150进行从存储单元MC读出数据。读出电路150对从所选择的存储单元MC输出至选择位线BL的信号进行放大。读出电路150基于被放大后的信号，判别所选择的存储单元MC内的数据。例如，读出电路150包括前置放大器(未图示)、感测放大器(未图示)、读出驱动器(未图示)以及读出同步器(未图示)等。

电压生成电路160使用从外部设备900供给的电源电压，生成用于存储单元阵列110的各种动作的电压。例如，电压生成电路160生成在写入动作中使用的各种电压。电压生成电路160向写入电路140输出所生成的电压。例如，电压生成电路160生成在读出动作中使用的各种电压。电压生成电路160向读出电路150输出所生成的电压。

输入输出电路170作为与如地址ADR、命令CMD、控制信号CNT以及数据DT那样的存储器件100与外部设备900之间的各种信号有关的接口电路发挥功能。输入输出电路170将来自外部设备900的地址ADR传送至控制电路180。输入输出电路170将来自外部设备900的命令CMD传送至控制电路180。输入输出电路170在外部设备900与控制电路180之间传送各种控制信号CNT。输入输出电路170向写入电路140传送来自外部设备900的写入数据DT。输入输出电路170将来自读出电路150的数据作为读出数据DT传送至外部设备900。

控制电路(也被称为定序器、状态机或者内部控制器)180对命令CMD进行译码。控制电路180基于命令CMD的译码结果和控制信号CNT，对存储器件100内的行控制电路120、列控制电路130、写入电路140、读出电路150、电压生成电路160以及输入输出电路170的动作进行控制。例如，控制电路180能够对地址ADR进行译码。控制电路180向行控制电路120和列控制电路130等发送地址ADR的译码结果。例如，控制电路180包括暂时性地存储命令CMD和地址ADR的寄存器电路(未图示)。此外，寄存器电路、用于命令CMD的译码的电路(命令译码器)以及用于地址ADR的译码的电路(地址译码器)也可以在控制电路180的外部设置在存储器件100内。

(1－b)存储单元阵列

参照图2～图5对本实施方式的存储器件100中的存储单元阵列110的构成例进行说明。

图2是表示本实施方式的存储器件100的存储单元阵列110的构成例的等效电路图。

如图2所示，多个存储单元MC在存储单元阵列110内配置为矩阵状。各存储单元MC与多条位线BL(BL＜0＞、BL＜1＞、……、BL＜i－1＞)中的对应的一条以及多条字线WL(WL＜0＞、WL＜1＞、……、WL＜j－1＞)中的对应的一条连接。i和j为2以上的整数。

各存储单元MC包括存储元件1和选择器2。

存储元件1例如为可变电阻元件。存储元件1的电阻状态根据所被供给的电压(或者电流)，变为多个电阻状态(例如低电阻状态和高电阻状态)中的任一电阻状态。存储元件1能够通过该元件1的电阻状态与数据(例如数据“0”和数据“1”)的关联来存储数据。

选择器2作为存储单元MC的选择元件发挥功能。选择器2具有如下功能：在对于对应的存储元件1的数据写入时以及从对应的存储元件1的数据读出时，控制对于存储元件1的电压(或者电流)的供给。

例如，选择器2为两端子型的开关元件。在以下中，选择器2被称为开关元件2。在施加于开关元件2的两端子之间的电压小于开关元件2的阈值电压的情况下，开关元件2变为断开(off)状态(高电阻状态、非电导通状态)。在施加于开关元件2的两端子之间的电压为开关元件2的阈值电压以上的情况下，开关元件2变为导通(on)状态(低电阻状态、电导通状态)。两端子型的开关元件2也可以无论所被施加的电压为哪种极性(例如正极性和负极性)都具有上述功能。

开关元件2能够不依赖于在存储单元MC内施加的电压的极性(在存储单元MC内流动的电流的方向)，根据施加于存储单元MC的电压的大小来对是在存储单元MC内流动电流、还是在存储单元MC内不流动电流进行切换。

图3～图5是用于对本实施方式的存储器件100的存储单元阵列110的构造例进行说明的图。图3是用于对存储单元阵列110的构造例进行说明的俯视图。图4是表示存储单元阵列110的沿着Y方向(Y轴)的截面构造的示意剖视图。图5是表示存储单元阵列110的沿着X方向(X轴)的截面构造的示意剖视图。

如图3～图5所示，存储单元阵列110设置在基板80的上表面的上方。

X方向是与基板80的上表面平行的方向。Y方向是与基板80的上表面平行、且与X方向交叉的方向。在以下中，与基板80的上表面平行的面被称为X－Y平面。与X－Y平面垂直的方向(轴)设为Z方向(Z轴)。与由X方向和Z方向构成的面平行的面被称为X－Z平面。与由Y方向和Z方向构成的面平行的面被称为Y－Z平面。

多条布线(导电层)50在Z方向上隔着基板80上的绝缘层81而设置在基板80的上表面的上方。多条布线50沿着X方向排列。各布线50沿着Y方向延伸。多条布线50分别例如作为位线BL发挥功能。

多条布线(导电层)51在Z方向上设置在多条布线50的上方。多条布线51沿着Y方向排列。各布线51沿着X方向延伸。多条布线51分别例如作为字线WL发挥功能。

多个存储单元MC设置在多条布线50与多条布线51之间。多个存储单元MC在X－Y平面内配置为矩阵状。

在Y方向上排列的多个存储单元MC在Z方向上设置在一条布线50上。在Y方向上排列的多个存储单元MC连接于共同的位线BL。

在X方向上排列的多个存储单元MC在Z方向上设置在一条布线51下。在X方向上排列的多个存储单元MC连接于共同的字线WL。

在Y方向上排列的两个存储单元MC之间设置有具有Y方向上的某尺寸(间隔)的空间。在X方向上排列的两个存储单元MC之间设置有具有X方向上的某尺寸(间隔)的空间。两个存储单元MC之间的Y方向上的间隔实质上与两个存储单元MC之间的X方向上的间隔相同。但是，存储单元MC之间的Y方向上的间隔也可以与存储单元MC之间的X方向上的间隔不同。

在存储单元MC之间设置有绝缘层(未图示)。

例如在存储单元阵列110具有图2的电路结构的情况下，开关元件2(选择器2)在Z方向上设置在存储元件1的下方。开关元件2设置在存储元件1与布线50之间。存储元件1设置在布线51与开关元件2之间。

这样，各存储单元MC是存储元件1与开关元件2的层叠体。通过该存储单元MC，存储单元阵列110具有层叠型存储单元阵列的构造。

存储单元MC有时根据在存储单元阵列110的形成中所使用的工艺(例如蚀刻方法)而具有锥状的截面形状。

在图4和图5中示出了绝缘层81设置在了多条布线50与基板80之间的例子。在基板80为半导体基板的情况下，也可以在基板80的上表面的半导体区域上设置有一个以上的场效应晶体管(未图示)。场效应晶体管由绝缘层81覆盖。基板80上的场效应晶体管是行控制电路120等的电路的构成元件。场效应晶体管经由绝缘层81内的接触插塞(未图示)以及布线(未图示)而连接于存储单元阵列110。这样，也可以在Z方向上的存储单元阵列110的下方设置有用于存储单元阵列110的动作控制的电路。此外，若基板80为绝缘性基板，则多条布线50也可以没有绝缘层81而直接设置在基板80的上表面上。

层叠型的存储单元阵列110的电路结构以及构造不限定于图2～图5所示的例子。根据对于位线BL和字线WL的存储元件1和开关元件2的连接关系，存储单元阵列110的电路结构以及构造可以适宜地进行变形。例如，具有图2的电路结构的存储单元阵列110的构造不限定于图3～图5的例子。例如开关元件2也可以在Z方向上设置在存储元件1的上方。也可以在该情况下，布线51被作为位线BL来使用，布线50被作为字线WL来使用。

此外，在图3～图5中示出了存储单元MC具有棱柱状的构造的例子，存储单元MC也可以具有圆柱状(或者椭圆柱状)的构造。

(1－c)存储单元

图6是示意地表示本实施方式的存储器件100中的存储单元MC的构成例的剖视图。

如图6所示，在层叠体90的存储单元MC中，存储元件1和开关元件2在Z方向上排列。如上述那样，存储元件1在Z方向上设置在开关元件2上。

例如，作为存储元件1的可变电阻元件为磁阻效应元件。在该情况下，本实施方式的存储器件100为如MRAM(Magnetoresistive random access memory，磁阻随机访问存储器)那样的磁存储器。

＜开关元件的构成例＞

如图6所示，开关元件2至少包括可变电阻层(也被称为选择器层或者开关层)20和两个电极(导电层)21A、21B。可变电阻层20在Z方向上设置在两个电极21A、21B之间。可变电阻层20的电阻状态(电阻值)变化。可变电阻层20能够具有多个电阻状态。

在图6的例子中，电极(在以下中也被称为下部电极)21A在Z方向上设置在可变电阻层20的下方，电极(在以下中也被称为上部电极)21B在Z方向上设置在可变电阻层20的上方。例如，电极21A设置在布线50与可变电阻层20之间。电极21B设置在可变电阻层20与磁阻效应元件1之间。

开关元件2经由电极21A而连接于布线50。开关元件2经由电极21B而连接于磁阻效应元件1。

开关元件2在与基板80的表面垂直的方向(例如Z方向)上具有尺寸T2。开关元件2在与基板80的表面平行的方向(例如X方向或者Y方向)上具有尺寸D2。

根据施加于上述开关元件2(存储单元MC)的电压，可变电阻层20的电阻状态成为高电阻状态(非导通状态)或者低电阻状态(导通状态)。在可变电阻层20的电阻状态为高电阻状态的情况下，开关元件2断开。在可变电阻层20的电阻状态为低电阻状态的情况下，开关元件2导通。

在存储单元MC被设定为选择状态的情况下，开关元件2导通，因此，可变电阻层20的电阻状态成为低电阻状态。在该情况下，开关元件2向存储元件1供给电压(或者电流)。在存储单元MC被设定为非选择状态的情况下，开关元件2断开，因此，可变电阻层20的电阻状态成为高电阻状态。在该情况下，开关元件2将对于存储元件1的电压(或者电流)的供给切断。

此外，根据可变电阻层20的材料，可变电阻层20的电阻状态的变化有时也依赖于在开关元件2(存储单元MC)内流动的电流(例如电流的大小)。

开关元件2的可变电阻层20包含从硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)以及锑(Sb)中选择的至少一种以上的元素。

开关元件2例如也可以在可变电阻层20内包含含有掺杂剂(杂质)的绝缘体。添加于绝缘体的掺杂剂是有助于绝缘体内的电传导的杂质。在该开关元件2的可变电阻层20中使用的绝缘体的一个例子为氧化硅。在可变电阻层20的材料为氧化硅的情况下，添加于氧化硅的掺杂剂为磷或者砷。此外，添加于可变电阻层20的氧化硅的掺杂剂的种类不限定于上述例子。

＜磁阻效应元件的构成例＞

如图6所示，磁阻效应元件1包括两个磁性层11、13和非磁性层12。非磁性层12在Z方向上设置在两个磁性层11、13之间。在图6的例子中，从布线(例如位线BL)50侧朝向布线(例如字线WL)51侧按磁性层11、非磁性层12以及磁性层13的顺序在Z方向上排列了多个层11、12、13。

两个磁性层11、13以及非磁性层12形成磁隧道结。在以下中，包括磁隧道结的磁阻效应元件1被称为MTJ元件1。MTJ元件1中的非磁性层12被称为隧道势垒层。

磁性层11、13例如是包含钴(Co)、铁(Fe)以及镍(Ni)中的至少一种元素的铁磁性层。另外，磁性层11、13也可以还包含硼(B)。更具体而言，例如磁性层11、13包含钴铁硼(CoFeB)或者硼化铁(FeB)。磁性层11、13既可以是单层膜(例如合金膜)，也可以是多层膜(例如人工晶格膜)。隧道势垒层12例如为包含氧(O)和镁(Mg)的绝缘层(例如氧化镁层)。隧道势垒层12既可以是单层膜，也可以是多层膜。此外，隧道势垒层12也可以还包含氧和镁以外的元素。

在本实施方式中，MTJ元件1是垂直磁化型的磁阻效应元件。

例如，各磁性层11、13具有垂直磁各向异性。各磁性层11、13的易磁化轴方向与磁性层11、13的层面(膜面)垂直。各磁性层11、13具有与磁性层11、13的层面垂直的磁化。各磁性层11、13的磁化方向与磁性层11、13的排列方向(Z方向)平行。

两个磁性层11、13中的一方的磁性层的磁化方向可变，另一方的磁性层的磁化方向不变。MTJ元件1能够根据一方的磁性层的磁化方向与另一方的磁性层的磁化方向的相对关系(磁化排列)而具有多个电阻状态(电阻值)。

在图6的例子中，磁性层13的磁化方向可变。磁性层11的磁化方向不变(固定状态)。在以下中，磁化方向可变的磁性层13被称为存储层。在以下中，磁化方向不变的磁性层11被称为参考层。此外，存储层13有时也被称为自由层、磁化自由层或者磁化可变层。参考层11有时也被称为钉住(pin)层、固定(pinned)层、磁化不变层或者磁化固定层。

在本实施方式中，“参考层(磁性层)的磁化方向不变”或者“参考层(磁性层)的磁化方向为固定状态”意味着在用于改变存储层13的磁化方向的电流或者电压被供给至了MTJ元件1的情况下，参考层11的磁化方向不会根据所被供给的电流或者电压来在电流或者电压的供给前后变化。

在存储层13的磁化方向与参考层11的磁化方向相同的情况下(MTJ元件1的磁化排列状态为平行排列状态的情况下)，MTJ元件1的电阻状态为第1电阻状态。在存储层13的磁化方向与参考层11的磁化方向不同的情况下(MTJ元件1的磁化排列状态为反向平行排列状态的情况下)，MTJ元件1的电阻状态为与第1电阻状态不同的第2电阻状态。例如，第2电阻状态(反平行排列状态)的MTJ元件1的电阻值比第1电阻状态(平行排列状态)的MTJ元件1的电阻值高。

在以下中，关于MTJ元件1的磁化排列状态，平行排列状态也被记载为P(Parallel)状态，反向平行排列状态也被记载为AP(Anti-Parallel)状态。

此外，根据存储单元阵列110的电路结构，也存在如下情况：参考层在Z方向上设置在隧道势垒层12的上方，存储层在Z方向上设置在隧道势垒层12的下方。

例如，MTJ元件1包括导电层(电极)18A、18B。磁性层11、13以及隧道势垒层12在Z方向上设置在两个导电层18A、18B之间。参考层11设置在导电层18A与隧道势垒层12之间。存储层13设置在导电层18B与隧道势垒层12之间。

例如，偏移消除(shift cancel)层14也可以设置在MTJ元件1内。在该情况下，偏移消除层14设置在参考层11与导电层18A之间。偏移消除层14是用于对参考层11的泄漏磁场的影响进行缓和的磁性层。在MTJ元件1包括偏移消除层14的情况下，非磁性层15设置在偏移消除层14与参考层11之间。非磁性层15例如为钌层等的金属层。偏移消除层14经由非磁性层15而与参考层11以反铁磁性的方式相耦合。由此，包括参考层11和偏移消除层14的层叠体形成SAF(Synthetic antiferromagnetic，合成反铁磁性)构造。在SAF构造中，偏移消除层14的磁化方向成为与参考层11的磁化方向相反。根据SAF构造，参考层11的磁化方向能够更稳定地成为固定状态。此外，形成SAF构造的两个磁性层11、14以及非磁性层15的集合有时也被称为参考层。

例如，也可以在偏移消除层14与导电层18A之间设置有被称为基底层的非磁性层(未图示)。基底层是用于对与基底层相接的磁性层(在此为偏移消除层14)的特性(例如结晶性和磁特性)进行改善的层。

例如，也可以在存储层13与导电层18B之间设置有被称为盖(cap)层的非磁性层(未图示)。盖层是用于对与盖层相接的磁性层(在此为存储层13)的特性(例如结晶性和磁特性)进行改善的层。

MTJ元件1在Z方向上具有尺寸T1。例如，尺寸T1为尺寸T2以上。但是，尺寸T1有时也根据存储元件1的构造而比尺寸T2小。

MTJ元件1具有锥状的截面构造。关于锥状的MTJ元件1的与基板80的表面平行的方向(X方向或者Y方向)上的尺寸D1a、D1b，MTJ元件1的下部侧(布线50侧)的尺寸D1b比MTJ元件1的上部侧(布线51侧)的尺寸D1a大。

MTJ元件1的上部侧的锥角也可以与MTJ元件1的下部侧的锥角不同。例如，MTJ元件1的上部(例如比隧道势垒层12靠上方的部分)侧的锥角比MTJ元件1的下部(例如比隧道势垒层12靠下方的部分)侧的锥角大。此外，在本实施方式中，MTJ元件1的锥角是由MTJ元件1的某部分的侧面和与基板80的上表面平行的方向形成的角度。

导电层19设置在MTJ元件1与布线51之间。布线51经由导电层19而电连接于MTJ元件1的电极18B。导电层19例如为钨层或者钼层。导电层19例如被作为形成存储单元MC时的、蚀刻的掩模层(硬掩模)来使用。在以下中，导电层19有时也被称为掩模层19。

此外，在导电层19被作为MTJ元件1的电极来使用的情况下，也可以不设置导电层18B。

导电层19在与基板80的表面垂直的方向(在此为Z方向)上具有尺寸Tx。尺寸Tx比尺寸T1小。导电层19的某部分(例如导电层19的底部)的与基板80的表面平行的方向(X方向或者Y方向)上的尺寸例如具有与尺寸D1a实质上相同的大小。

在本实施方式的存储器件100中，存储单元MC在MTJ元件1与开关元件2之间包括中间层30。

中间层30包括从硼(B)、碳(C)、硅(Si)、镁(Mg)、铝(Al)、钪(Sc)、钛(Ti)、钒(V)、镓(Ga)、锗(Ge)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、钯(Pd)、银(Ag)、铪(Hf)、钽(Ta)、钨(W)、铱(Ir)以及铂(Pt)中选择的至少一个部件。

中间层30例如为由从上述组中选择的部件形成的层。中间层30也可以是所选择的部件的化合物层。中间层30的具体例子为氧化硅层或者碳化硅层。此外，中间层30也可以是对某母材添加了从上述组中选择的至少一种而得到的层。在该情况下，中间层30在母材内包含由从上述组中选择的部件形成的多个粒状部。例如，中间层30也可以是包含从上述组中选择的部件的有机物层。

中间层30在层的内部包含多个气隙39。作为更具体的一个例子，中间层30为多孔层(也被称为纳米多孔层)。

中间层30在与基板80的表面垂直的方向(在此为Z方向)上具有尺寸T3。尺寸T3为尺寸T1以上。尺寸T3比尺寸Tx大。

例如，中间层30的侧面与Z方向实质上平行、且与基板80的上表面实质上垂直。在该情况下，中间层30的下部(布线50侧)的尺寸与中间层30的上部(布线51侧)的尺寸实质上相同。中间层30在与基板80的上表面平行的方向(在此为X方向或者Y方向)上具有尺寸D3。中间层30的尺寸D3比开关元件2的尺寸D2小。

图7是表示本实施方式的存储器件100中的、中间层30的构造的一个例子的示意图。

如图7所示，中间层30包含多个粒状部310。粒状部310由上述的B、C、Si、Mg、Al、Sc、Ti、V、Ga、Ge、Y、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W、Ir以及Pt等的部件形成。粒状部310以不规则的方式排列在中间层30内。

气隙39设置在粒状部310之间的空间。气隙39既可以具有从中间层30的一端延伸到另一端的隧道状的构造，也可以具有在中间层30的内部由多个粒状部310包围的封闭空间的构造。

中间层30也可以包含由粒状部310的部件以外的部件形成的粒状部311。粒状部311以不规则的方式设置在中间层30内。粒状部311为绝缘体(例如氧化硅或者氮化硅)、导电体或者有机物。

通过图7的结构，中间层30的蚀刻速率比导电层19的蚀刻速率高。

此外，在图7中，为了附图的简化，示出了圆形状(球形状)的粒状部310、311，但粒状部310、311的形状也可以是其他形状(例如多边形状)。

返回图6，绝缘层40连续地设置在导电层19的侧面、MTJ元件1的侧面以及中间层30的侧面上。绝缘层40连续地将导电层19的侧面、MTJ元件1的侧面以及中间层30的侧面覆盖。导电层19的侧面、MTJ元件1的侧面以及中间层30的侧面为与相对于基板80的上表面平行的方向交叉的面。

绝缘层40包括氧化物、氮化物或者氮氧化物等。绝缘层40既可以为单层膜，也可以为层叠膜。例如，绝缘层40为氮化硅膜。

绝缘层40具有膜厚Tq。绝缘层40的膜厚Tq为与基板80的上表面平行的方向(例如X方向或者Y方向)上的绝缘层40的尺寸。在本实施方式中，绝缘层40的膜厚Tq设为设置在中间层30的侧面上的部分的厚度。例如，上述的尺寸D2实质上等于膜厚Tq的2倍的值和尺寸D3的合计(D3+2×Tq)。

例如，在开关元件2与布线50之间设置有插塞55。插塞55设置在绝缘层60内。绝缘层60设置在开关元件2与布线50之间。布线50经由插塞55而电连接于开关元件2的下部电极21A。此外，也可以不设置插塞55，开关元件2的下部电极21A直接设置在布线50上。在该情况下，绝缘层60也不设置在开关元件2与布线50之间。

绝缘层61将存储单元MC的侧面覆盖。绝缘层61设置在存储单元MC之间。

在本实施方式中，存储单元MC的形成工序中的、中间层30的蚀刻速率比存储单元MC的其他构成部件(例如磁性层11、13或者导电层19)的蚀刻速率高。例如在存储单元MC的形成工序中，堆积导电层19时的Z方向上的尺寸(＞Tx)比堆积中间层30时的Z方向上的尺寸(例如尺寸T3)大。

(2)制造方法

参照图8～图13对本实施方式的存储器件100的制造方法进行说明。

图8～图13是表示本实施方式的存储器件100的制造方法中的制造工序的示意截面工序图。

如图8所示，在基板(半导体基板)80上形成了如行控制电路那样的存储器件100的电路(未图示)之后，在基板80上形成绝缘层81。绝缘层81将基板80上的电路覆盖。

多个导电层50形成在绝缘层81上。导电层50是用于形成存储单元阵列110的布线(例如位线BL)的层。绝缘层60形成在导电层50上。多个接触孔在成为存储单元的配置位置的预定位置处形成在绝缘层60内。多个插塞55以与导电层50接触的方式形成在多个接触孔内。

层叠体90Z形成在绝缘层60以及插塞55上。层叠体90Z包括存储单元MC的多个构成部件。

例如，成为上述开关元件2的构成部件的部件2Z形成在绝缘层60以及插塞55上。部件2Z至少包括在Z方向上层叠的成为下部电极21A的导电层、成为可变电阻层20的层以及成为上部电极21B的导电层等。部件2Z在Z方向上具有尺寸(厚度)T2。

在本实施方式中，中间层30Z形成在部件2Z上。中间层30Z在Z方向上具有尺寸(厚度)T3。

中间层30Z包含从硼(B)、碳(C)、硅(Si)、镁(Mg)、铝(Al)、钪(Sc)、钛(Ti)、钒(V)、镓(Ga)、锗(Ge)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、钯(Pd)、银(Ag)、铪(Hf)、钽(Ta)、钨(W)、铱(Ir)以及铂(Pt)等中选择的一种。

中间层30Z是多孔层。即，在中间层30Z内形成有多个气隙39和多个粒状部(未图示)。例如，中间层30Z内的气隙39使用利用了某部件的腐蚀作用或者蚀刻作用的众所周知的技术来形成。

上述存储元件1的部件1Z形成在中间层30Z上。在存储元件1为MTJ元件的情况下，部件1Z至少包括在Z方向上层叠的成为参考层11的磁性层、成为隧道势垒层12的非磁性层、成为存储层13的磁性层以及成为电极18A、18B的导电层等。部件1Z也可以还包括成为偏移消除层14的磁性层、参考层11与偏移消除层14之间的非磁性层或者基底层等。部件1Z在Z方向上具有尺寸(厚度)T1。例如，部件1Z的尺寸T1与中间层30Z的尺寸T3实质上相同。但是，中间层30Z的尺寸T3也可以比部件1Z的尺寸T1大。

多个掩模层19Z形成在层叠体90Z上。各掩模层19Z通过光刻和蚀刻等来形成在存储单元MC的配置位置。例如，某掩模层19Z在Z方向上配置在某插塞55的上方。

掩模层19Z在Z方向上具有尺寸(厚度)Tz。例如，掩模层19Z的尺寸Tz为中间层30Z的尺寸T3以上。在该情况下，掩模层19Z的尺寸Tz为部件1Z的尺寸T1以上。

如图9所示，层叠体90X通过离子束蚀刻来进行加工。例如，离子束IB1从相对于与基板80的上表面平行的方向(或者垂直的方向)倾斜了某角度的量之后的方向入射到层叠体90X。

层叠体90X由倾斜了的离子束IB1进行蚀刻。由此，能抑制因如磁性层的导电体的蚀刻而产生的导电性的飞散物附着于部件1X所露出的侧面。作为其结果，由附着于部件1X的侧面的导电体(以下被称为导电性附着物)引起的磁性层11、13之间的短路被减少。

被蚀刻后的部件1X的侧面根据构成部件1X的各层的蚀刻速率(离子束IB1的入射角)来相对于与基板80的上表面平行的方向(或者垂直的方向)倾斜。

作为其结果，部件1X具有锥状的构造。关于与基板80的表面平行的方向(例如Y方向)上的部件1X的尺寸，部件1X的下部(基板80侧的部分)的尺寸D2a比部件1X的上部(掩模层19X侧的部分)的尺寸D1a大。

例如某蚀刻条件下的多个构成部件(层)的蚀刻速率有时按构成部件而不同。为了抑制上述的飞散物的附着以及除去导电性附着物，有时部件1X的下部侧的加工时的离子束IB1的入射角与部件1X的上部侧的加工时的离子束IB1的入射角不同。作为这些的结果，如图9的例子那样，部件1X的上部侧的锥角有时也与部件1X的下部侧的锥角不同。

如图10所示，中间层30Y被与部件1Y的形成连续地进行加工。通过与对于部件(MTJ元件)1Y的蚀刻相同的条件的离子束蚀刻，中间层30Y被进行蚀刻。加工后的部件1Y作为对于中间层30Y的蚀刻的掩模来发挥功能。

在本实施方式中，对中间层30Y使用了具有比掩模层19Y的蚀刻速率以及部件1Y的多个构成部件的蚀刻速率高的蚀刻速率的材料。包含多个气隙39的中间层30Y的材料为密度比掩模层19Y的材料稀疏的物质。

由此，中间层30Y被以比掩模层19Y快的蚀刻速度进行蚀刻。

如图11所示，中间层30通过使用了离子束IB1的蚀刻，被按每个存储单元MC进行分离。

例如在中间层30的蚀刻期间中，MTJ元件1Y的侧面被进行蚀刻，锥状的MTJ元件1Y的扩展被缩小。

通过基于这样的离子束IB1的蚀刻，形成MTJ元件1。

被蚀刻后的中间层30的侧面成为与相对于基板80的上表面垂直的方向(Z方向)实质上平行。基板80的上表面与中间层30的侧面所成的角度为实质上与基板80的上表面垂直。

将部件2Z的上表面作为蚀刻阻挡，对于层叠体90W的蚀刻被暂时性地停止(中断)。

掩模层19W由离子束IB1以比MTJ元件1(部件1Z)以及中间层30(30Z)慢的蚀刻速度逐渐进行蚀刻。掩模层19W的Z方向上的尺寸Tw变为比堆积时的尺寸Tz小。

如图12所示，在被加工后的层叠体90V中，绝缘层40Z形成在掩模层19V、MTJ元件1以及中间层30上。绝缘层40Z将MTJ元件1和中间层30的侧面覆盖。绝缘层40Z例如为氮化硅膜。绝缘层40Z在X方向(或者Y方向)上具有厚度Tq。

如图13所示，在形成绝缘层40Z之后，重新开始层叠体90U的加工。由此，绝缘层40Z和部件2Z被蚀刻。绝缘层40Z和部件2Z的蚀刻例如通过如反应性离子蚀刻那样的各向异性蚀刻来执行。但是，绝缘层40Z和部件2Z的蚀刻也可以通过离子束蚀刻来执行。

例如在通过反应性离子蚀刻进行的部件2Z的蚀刻时，蚀刻气体的离子种从与基板80的上表面垂直的方向(Z方向)入射到层叠体90U。

在对于部件2Z的蚀刻时，在掩模层19和部件2Z的上方的MTJ元件1和中间层30的基础上，绝缘层40Z作为对于部件2Z的蚀刻的掩模发挥功能。

通过蚀刻，部件2Z被按每个存储单元MC进行分离。由此，形成多个开关元件2、掩模层19、绝缘层40。

通过以上工序，在基板80的上方形成多个存储单元MC。

作为上述层叠体90的蚀刻的结果，掩模层19的Z方向上的尺寸Tx变为比中间层30的Z方向上的尺寸T3以及MTJ元件1的Z方向上的尺寸T1小。

例如，掩模层19不被除去而被作为存储元件1的上部电极的一部分来使用。但是，掩模层19也可以在层叠体90的加工(形成存储单元MC)后被除去。

如图6所示，绝缘层61以埋入在多个存储单元MC之间的区域的方式形成在绝缘层60和存储单元MC上。绝缘层61被从掩模层19的上表面上除去，以使得掩模层19露出。

此后，如图3～图6所示，在绝缘层61和掩模层19上形成有分别在X方向上延伸的多条布线51。

由此，形成本实施方式的存储器件100的存储单元阵列110。

此后，能够基于众所周知的技术，形成用于将存储单元阵列110与下层的电路连接的各种构成部件。

通过以上的制造工序，完成本实施方式的存储器件100。

(3)总结

在具有分别包括沿着Z方向设置在互不相同的高度的存储元件和选择器的多个存储单元的一般的存储器件中，在X方向或者Y方向上相邻的多个存储单元有可能因存储单元间的间隔的缩小而无法充分地分离。

例如在为了防止由附着物引起的短路而MTJ元件具有锥状的构造的情况下，MTJ元件的下方的存储单元之间的间隔变为更小，具有比MTJ元件靠下方的部件(例如开关元件)的分离变得困难的倾向。

在本实施方式的存储器件(例如MRAM)100中，在存储元件(例如MTJ元件)1与开关元件(选择器)2之间设置有中间层30。

中间层30的蚀刻速率比其他部件(例如掩模层19)的蚀刻速率高。由此，即使为中间层30的蚀刻条件与MTJ元件1的蚀刻条件相同，中间层30也不会成为锥状的构造，中间层30的侧面成为与基板80的上表面实质上垂直。

因而，在沿着X方向和Y方向相邻的多个中间层30之间产生比较大的空间。即使是在MTJ元件1的侧面和中间层30的侧面由绝缘层40覆盖了的状态下，也能够在中间层30之间形成比较大的空间。作为其结果，在本实施方式中，X方向和Y方向上的存储单元MC之间的间隔(间距)不会变大，能确保用于对MTJ元件1的下方的部件(例如用于构成开关元件2的多个层)进行加工的空间。

因此，在本实施方式中，不会产生用于形成开关元件2的部件的加工不良，开关元件2被按每个存储单元MC进行分离。

在本实施方式中，即使是在锥状的MTJ元件中、MTJ元件1的下部的尺寸比该MTJ元件1的上部的尺寸大的情况下，用于MTJ元件1的下方的开关元件2的加工的空间也能够通过中间层30的配置和中间层30的蚀刻来加以确保。因而，能够向MTJ元件1的侧面照射倾斜成足以除去导电性附着物的角度的离子束。

由此，本实施方式的存储器件100能够减少由导电性附着物导致的磁性层11、13间的短路所引起的不良。

在本实施方式中，通过由中间层30的配置来确保存储单元MC之间的空间，能够增大将MTJ元件1覆盖的绝缘层40的厚度。作为其结果，本实施方式的存储器件100能够减少由开关元件2的加工时的蚀刻导致的MTJ元件1的损伤。

开关元件2的表面的平坦性有时会根据开关元件2的构成部件而劣化。例如在氧化硅层被使用于可变电阻层的情况下，有时会在氧化硅层中掺杂有掺杂剂(例如砷)。在该情况下，开关元件2的表面会变粗糙。在MTJ元件1形成在具有粗糙的表面的开关元件2上的情况下，构成MTJ元件1的层会受到开关元件2的表面粗糙度的不良影响。作为其结果，MTJ元件1的特性有可能劣化。

在本实施方式的存储器件100中，中间层30能够缓和开关元件2的表面的粗糙度。因而，在本实施方式中，能够降低构成MTJ元件1的层从下方的开关元件2的粗糙的表面受到的不良影响。

作为其结果，本实施方式的存储器件100能够提高MTJ元件1的特性。

在本实施方式中，通过配置中间层30，MTJ元件1与开关元件2之间的距离变大。因而，MTJ元件1与开关元件2之间的热传播被降低。在中间层30包含金属的情况下，存储单元MC的散热特性因中间层30而提高。作为其结果，在本实施方式中，MTJ元件1的热稳定性提高。因此，本实施方式的存储器件100的动作的可靠性提高。

如上所述，实施方式的存储器件能够降低存储器件的不良。

(4)变形例

参照图14～图16对实施方式的存储器件的变形例进行说明。

图14、图15以及图16分别表示实施方式的存储器件100的变形例中的存储单元MC的截面构造。

如图14所示，只要是能够确保比硬掩模(或者存储元件的构成部件)的蚀刻速率大的蚀刻速率的部件，则中间层30A也可以不是多孔层。在该情况下，中间层30A不包含气隙。

不包含气隙的中间层(不为多孔层的中间层)30A是包含从硼(B)、硅(Si)、镁(Mg)、铝(Al)、钪(Sc)、钛(Ti)、钒(V)、镓(Ga)、锗(Ge)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、钯(Pd)、银(Ag)、铪(Hf)、铱(Ir)以及铂(Pt)中选择的至少一个部件的层(膜)。

与上述的例子同样地，中间层30A的Z方向上的尺寸比MTJ元件1的Z方向上的尺寸大。另外，中间层30A的Z方向上的尺寸比导电层19的Z方向上的尺寸大。

如图15所示，中间层30B也可以包括多个层301、302。例如，层301的材料与层302的材料不同。作为一个例子，层301、302中的一方的层301为包含气隙39的多孔层。层301、302中的另一方的层302不包含气隙。

层302设置在导电层18A与多孔层301之间。由此，磁性层14(以及导电层18A)的基底的平坦性提高。作为其结果，MTJ元件1的特性提高。

例如，层302的Z方向上的尺寸(膜厚)优选比导电层19的Z方向上的尺寸以及层301的Z方向上的尺寸小。在MTJ元件1的蚀刻条件下，层302的蚀刻速率优选比导电层19的蚀刻速率小。

作为层301的材料的一个例子，层301例如包含从硼、碳、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、钽、钨、铱以及铂等中选择的一种。

层302由在MRAM的存储单元MC内的电极(导电层)中使用的众所周知的材料构成。

在加工存储单元时的某蚀刻条件下，作为包括多个层301、302的中间层30B整体的蚀刻速率比导电层(硬掩模)19的蚀刻速率高。因而，在层301、302被蚀刻之后，导电层19残留在MTJ元件1上。

在图15中示出了中间层30B包括两个层301、302的例子。但是，中间层30B也可以包括3个以上的层。

如图16所示，中间层30C也可以是在粒状部310之间的空间设置有绝缘体315来代替气隙的层。例如，绝缘体315为氧化硅、碳化硅或者有机物。

中间层30C还包含多个孔319。

图14、图15以及图16的变形例的存储器件能够获得与上述实施方式的存储器件的效果同样的效果。

(5)其他

在上述实施方式中，例示了MRAM来作为本实施方式的存储器件100。但是，只要是在存储单元MC内的存储元件1与选择器(开关元件)2之间设置有中间层30的器件，则本实施方式的存储器件100也可以是MRAM以外的存储器件。

例如，实施方式的存储器件100也可以是将可变电阻元件(例如过渡金属氧化物元件)使用为存储元件的存储器件(例如如ReRAM(Resistance RandomAccess Memory，阻变随机访问存储器)那样的阻变存储器)、将相变元件使用为存储元件的存储器件(例如如PCRAM(Phase Change Random Access Memory，相变随机访问存储器)那样的相变存储器)或者将铁电体元件使用为存储元件的存储器件(例如如FeRAM(Ferroelectric RandomAccessMemory，铁电随机访问存储器)那样的铁电体存储器)。

本实施方式的存储器件100即使为MRAM以外的存储器件，也能够获得在上述实施方式中说明过的效果。

以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (19)

1.一种存储器件，具备：

存储元件，其在与基板的第1面垂直的第1方向上设置在所述基板的上方；

开关元件，其设置在所述基板与所述存储元件之间；以及

第1层，其设置在所述存储元件与所述开关元件之间，

所述第1层包含从包括硼、碳、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、钽、钨、铱以及铂的组中选择的至少一种，所述第1层包含气隙。

2.根据权利要求1所述的存储器件，

还具备在所述第1方向上设置在所述存储元件的上方的第1导电层，

所述第1层的所述第1方向上的尺寸比所述第1导电层的所述第1方向上的尺寸大。

3.根据权利要求2所述的存储器件，

所述第1导电层为钨层或者钼层。

4.根据权利要求2所述的存储器件，

所述第1层的蚀刻速率比所述第1导电层的蚀刻速率高。

5.根据权利要求1所述的存储器件，

所述第1层的所述第1方向上的尺寸为所述存储元件的所述第1方向上的尺寸以上。

6.根据权利要求1所述的存储器件，

所述存储元件的下部的尺寸比所述存储元件的上部的尺寸大。

7.根据权利要求1所述的存储器件，

所述第1层的侧面与所述第1方向平行。

8.根据权利要求1所述的存储器件，还具备：

第1导电层，其在所述第1方向上设置在所述存储元件的上方；和

第1绝缘层，其在所述第1导电层的侧面上、所述存储元件的侧面上以及所述第1层的侧面上连续地设置。

9.一种存储器件，具备：

存储元件，其在与基板的第1面垂直的第1方向上设置在所述基板的上方；

开关元件，其设置在所述基板与所述存储元件之间；以及

第1层，其设置在所述存储元件与所述开关元件之间，

所述第1层包含从包括硼、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、铱以及铂的组中选择的至少一种。

10.根据权利要求9所述的存储器件，

还具备在所述第1方向上设置在所述存储元件的上方的第1导电层，

所述第1层的所述第1方向上的尺寸比所述第1导电层的所述第1方向上的尺寸大。

11.根据权利要求10所述的存储器件，

所述第1层的蚀刻速率比所述第1导电层的蚀刻速率高。

12.一种存储器件的制造方法，包括：

将包括在与基板的表面垂直的第1方向上设置在所述基板的上方的第1部件、在所述第1方向上设置在所述第1部件的上方的第2部件以及设置在所述第1部件与所述第2部件之间的第1层的层叠体形成在所述基板的上方；

在所述第1方向上，在所述层叠体的上方形成掩模层；

基于所述掩模层的形状，对所述第2部件和所述第1层进行蚀刻，从所述第2部件形成存储元件；

在被蚀刻后的所述第2部件和所述第1层上形成第1绝缘层；以及

对所述第1部件进行蚀刻，从所述第1部件形成开关元件，

所述第1层包含从包括硼、碳、硅、镁、铝、钪、钛、钒、镓、锗、钇、锆、铌、钼、钯、银、铪、钽、钨、铱以及铂的组中选择的至少一种，

所述第1层包含气隙。

13.根据权利要求12所述的存储器件的制造方法，

所述第1层的蚀刻速率比所述掩模层的蚀刻速率高。

14.根据权利要求12所述的存储器件的制造方法，

所述掩模层为钨层或者钼层。

15.根据权利要求12所述的存储器件的制造方法，

所述第1部件的蚀刻前的所述掩模层的所述第1方向上的第1尺寸比所述第1层的所述第1方向上的第2尺寸大，

所述第2部件的蚀刻后的所述掩模层的所述第1方向上的第3尺寸比所述第2尺寸小。

16.根据权利要求12所述的存储器件的制造方法，

所述第1层的所述第1方向上的尺寸为所述存储元件的所述第1方向上的尺寸以上。

17.根据权利要求12所述的存储器件的制造方法，

所述存储元件的上部的尺寸比所述存储元件的下部的尺寸大。

18.根据权利要求12所述的存储器件的制造方法，

被蚀刻后的所述第1层的侧面与所述第1方向平行。

19.根据权利要求12所述的存储器件的制造方法，

所述第2部件和所述第1层的蚀刻通过离子束来执行，

所述离子束从相对于所述基板的表面倾斜了的方向照射到所述层叠体。