JP2020047662A - 記憶装置および記憶装置の製造方法 - Google Patents

Abstract

【課題】 高品質な記憶装置を提供する。【解決手段】 第１導電体は、第１軸に沿って延びる。第１積層体は、第１軸に沿って延び、第１導電体と電気的に接続され、第１軸に沿って延びる第１強磁性体を含む。第１絶縁体は、第１積層体と電気的に接続される。第２強磁性体は、第１絶縁体と電気的に接続される。スイッチ素子は、第１端を第２強磁性体と電気的に接続され第１端と第２端との間に印加される電圧に応答して第１端から第２端への電流を許可または遮断し、第２端と第１端との間に印加される電圧に応答して第２端から第１端への電流を許可または遮断する。第２導電体は、第２軸に沿って延び、第１スイッチ素子の第２端と電気的に接続される。【選択図】 図４

Description

実施形態は、概して記憶装置および記憶装置の製造方法に関する。

素子の切り替わり可能な抵抗を用いてデータを記憶する記憶装置が知られている。

米国特許第８７１６８１９号明細書

より高性能な記憶装置を提供しようとするものである。

一実施形態による記憶装置は、第１導電体と、第１積層体と、第１絶縁体と、第２強磁性体と、第１スイッチ素子と、第２導電体と、を含む。上記第１導電体は、第１軸に沿って延びる。上記第１積層体は、上記第１軸に沿って延び、上記第１導電体と電気的に接続され、上記第１軸に沿って延びる第１強磁性体を含む。上記第１絶縁体は、上記第１積層体と電気的に接続される。上記第２強磁性体は、上記第１絶縁体と電気的に接続される。上記第１スイッチ素子は、第１端および第２端を有し、上記第１端を上記第２強磁性体と電気的に接続され、上記第１端と上記第２端との間に印加される電圧に応答して上記第１端から上記第２端への電流を許可または遮断し、上記第２端と上記第１端との間に印加される電圧に応答して上記第２端から上記第１端への電流を許可または遮断する。上記第２導電体は、第２軸に沿って延び、上記第１スイッチ素子の上記第２端と電気的に接続される。

第１実施形態の記憶装置の機能ブロックを示す。 第１実施形態のメモリセルアレイの回路図。 第１実施形態のメモリセルアレイの一部の概略的な構造の斜視図。 第１実施形態のメモリセルアレイの一部の断面構造を示す。 第１実施形態のＭＴＪ素子の構造を示す。 第１実施形態の記憶装置の一部の動作中の一状態を示す。 第１実施形態の記憶装置の製造工程の間の一状態を示す。 図７に続く状態を示す。 図８に続く状態を示す。 図９に続く状態を示す。 図１０に続く状態を示す。 図１１に続く状態を示す。 図１２に続く状態を示す。 図１３に続く状態を示す。 図１４に続く状態を示す。 比較用の記憶装置の製造工程の間の一状態を示す。 第２実施形態のメモリセルアレイの一部の概略的な構造の斜視図。 第２実施形態のメモリセルアレイの一部の断面構造を示す。 第２実施形態の記憶装置の製造工程の間の一状態を示す。 図１９に続く状態を示す。 図２０に続く状態を示す。 図２１に続く状態を示す。 図２２に続く状態を示す。 図２３に続く状態を示す。 図２４に続く状態を示す。 図２５に続く状態を示す。 図２６に続く状態を示す。 第２実施形態の変形例のメモリセルアレイの一部の概略的な構造の斜視図。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
＜構成および構造＞
図１は、第１実施形態の記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書き込み回路１６、および読み出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、および複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬと接続されている。ワード線ＷＬは、行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つのロウの選択および１つまたは複数のカラムの選択により、１つまたは複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラから、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書き込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読み出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいた行に対応する１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいた列に対応する複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴおよびコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御およびコマンドＣＭＤに基づいて、書き込み回路１６および読み出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書き込みの間に、データ書き込みに使用される電圧を書き込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読み出しの間に、データ読み出しに使用される電圧を読み出し回路１７に供給する。

書き込み回路１６は、入出力回路１２から書き込みデータＤＡＴを受け取り、制御回路１３の制御および書き込みデータＤＡＴに基づいて、データ書き込みに使用される電圧をカラム選択回路１５に供給する。

読み出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読み出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読み出しデータＤＡＴとして、入出力回路１２に供給される。

図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）およびＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａおよびＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続される。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の全てのケース、βが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞を含み、メモリセルＭＣａ＜α，β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の全てのケース、βが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞を含み、メモリセルＭＣｂ＜α，β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つの抵抗変化素子ＶＲ（ＶＲａまたはＶＲｂ）および１つのスイッチ素子ＳＥＬ（ＳＥＬａまたはＳＥＬｂ）を含む。より具体的には、αが０以上Ｍ以下の全てのケース、βが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞は、抵抗変化素子ＶＲａ＜α，β＞およびスイッチ素子ＳＥＬａ＜α，β＞を含む。さらに、αが０以上Ｍ以下の全てのケース、βが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞は、抵抗変化素子ＶＲｂ＜α，β＞およびスイッチ素子ＳＥＬｂ＜α，β＞を含む。

各メモリセルＭＣにおいて、抵抗変化素子ＶＲとスイッチ素子ＳＥＬとは直列に接続されている。抵抗変化素子ＶＲは１本のワード線ＷＬと接続されており、スイッチ素子ＳＥＬは１本のビット線ＢＬと接続されている。

抵抗変化素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。抵抗変化素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。

スイッチ素子ＳＥＬは、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥＬは高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥＬは低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチ素子ＳＥＬは、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態および低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチ素子ＳＥＬのオンまたはオフにより、当該スイッチ素子ＳＥＬと接続された抵抗変化素子ＶＲへの電流の供給の有無、すなわち当該抵抗変化素子ＶＲの選択または非選択が制御されることができる。

図３は、第１実施形態のメモリセルアレイ１１の一部の概略的な構造の斜視図である。図３では、いくつかの要素が、示されていないか、簡略化されて示されている。図４は、部分（ａ）において図３のＩＶＡ−ＩＶＡ線に沿った断面の一部の構造を示し、部分（ｂ）において図３のＩＶＢ−ＩＶＢ線に沿った断面の一部の構造を示す。

図３および図４に示されるように、基板（図示せず）のｘｙ面に沿った面の上方に絶縁体２０の第１部分２０ａが設けられている。基板には、トランジスタ（図示せず）が設けられている。

絶縁体２０の第１部分２０ａは、ｘｙ面に沿って広がっている。第１部分２０ａ上に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並んでいる。各導電体２１は、１つのビット線ＢＬとして機能する。

各導電体２１の上面上に積層体２２が設けられている。積層体２２は、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並んでいる。各積層体２２は、例えば、当該積層体２２の下方の対応する導電体２１に沿って延び、例えば対応する導電体２１のｘｙ面に沿った形状（平面形状）と同じ平面形状を有する。ここで、積層体２２の間隔をＦとする。

各積層体２２は、少なくとも１つの強磁性体を含み、積層体２２に含まれる強磁性体による磁化を示す。積層体２２の中の１つの強磁性体の磁化の向きは記憶装置１でのデータの読み出しおよび書き込みによっても不変であり、積層体２２は、いわゆる参照層として機能することができる。

各積層体２２の上面上に、複数の絶縁体２３が設けられている。絶縁体２３のｘ軸に沿う長さは、例えば、当該絶縁体２３の下方の対応する積層体２２の幅と同じである。絶縁体２３のｙ軸に沿う長さは、例えば、Ｆにほぼ等しい。

絶縁体２３は、非磁性の絶縁体を含むか、非磁性の絶縁体からなり、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。絶縁体２３は、トンネルバリアとして機能することができる。

各絶縁体２３の上面上に１つの強磁性体２４が設けられている。強磁性体２４のｘ軸に沿う長さは、例えば、当該強磁性体２４の下方の対応する積層体２２の幅と同じである。強磁性体２４のｙ軸に沿う長さは、例えば、Ｆにほぼ等しい。強磁性体２４は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含むか、あるいはＣｏＦｅＢまたはＦｅＢからなる。強磁性体２４は、その磁化の向きがデータ書き込みによって可変であり、いわゆる記憶層として機能することができる。

積層体２２、１つの絶縁体２３、および１つの強磁性体２４の組は、トンネル磁気抵抗効果を示し、１つの抵抗変化素子ＶＲとして機能することができる。トンネル磁気抵抗効果は、絶縁体を挟んだ２つの強磁性体を含む構造において、２つの強磁性体の磁化の向きが平行である場合と反平行である場合とでは抵抗値が異なる現象を指す。平行である場合の抵抗値は反平行である場合の抵抗値より小さい。２つの相違する抵抗値を示す状態が、２値のデータにそれぞれ割り当てられることが可能である。図４に示される抵抗変化素子ＶＲは、ＭＴＪ（magnetic tunnel junction）を含む。

各積層体２２は、上記のように複数の強磁性体２４と接続されており、よって、当該積層体２２と接続された複数の強磁性体２４のそれぞれを含んだ複数の抵抗変化素子ＶＲの各々の参照層として機能することができる。すなわち、各積層体２２は、複数の抵抗変化素子ＶＲによって、ひいては複数のメモリセルＭＣによって共用される。便宜上、各積層体２２のうちの、１つの絶縁体２３および１つの強磁性体２４の組の下方の部分２２ａが、当該絶縁体２３および当該強磁性体２４ともに１つの抵抗変化素子ＶＲとして機能すると考えられることができる。

各強磁性体２４の上面上に、導電体２５が設けられている。導電体２５は、例えば、当該導電体２５の下方の対応する強磁性体２４の平面形状と同じ平面形状を有する。導電体２５は、白金（Ｐｔ）、タングステン（Ｗ）、タンタル（Ｔａ）、およびルテニウム（Ｒｕ）の少なくとも１つを含むか、Ｐｔ、Ｗ、Ｔａ、およびＲｕからなる。

ｘ軸に沿って並ぶ複数の導電体２５のそれぞれの上面上に可変抵抗材料２６が設けられている。可変抵抗材料２６は、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並んでいる。可変抵抗材料２６は、例えば、Ｆの幅（ｙ軸に沿った長さ）を有する。また、可変抵抗材料２６の間隔は、例えばＦである。

各可変抵抗材料２６は、当該可変抵抗材料２６と接続された複数の抵抗変化素子ＶＲのそれぞれと接続された複数のスイッチ素子ＳＥＬとして機能することができる。すなわち、各可変抵抗材料２６は、複数のメモリセルＭＣによって共用される。

スイッチ素子ＳＥＬは、例えば２端子間スイッチ素子であり、２端子のうちの第１端子の上面および底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料２６の上面および底面の他方である。可変抵抗材料２６は、Ｔｅ、Ｓｅ、およびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、可変抵抗材料２６は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。可変抵抗材料２６は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、およびＳｂからなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。

各可変抵抗材料２６の上面上に１つの導電体３１が設けられている。導電体３１は、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並んでいる。各導電体３１は、例えば、下方の対応する可変抵抗材料２６の平面形状と同じ平面形状を有する。導電体３１は、例えば、Ｆの幅（ｙ軸に沿った長さ）を有する。また、導電体３１の間隔は、例えば、Ｆである。各導電体３１は、１つのワード線ＷＬとして機能する。

各導電体３１の上面上に、１つのハードマスク３２が設けられている。ハードマスク３２は、例えば窒化シリコン（ＳｉＮ）である。ハードマスク３２は、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並んでいる。各ハードマスク３２は、例えば、下方の対応する導電体３１の平面形状と同じ平面形状を有する。なお、ハードマスク３２は、後述の製造工程において使用されるため、最終的な構造においては無くても構わない。

絶縁体２０ａの上面から導電体２５の層までの層のうちで導電体２１、積層体２２、絶縁体２３、強磁性体２４、導電体２５、可変抵抗材料２６、導電体３１、およびハードマスク３２が設けられていない部分には、絶縁体２０の別の部分２０ｂが設けられている。

図４において接続されている２つの強磁性体または導電体の間にさらなる導電体が設けられていてもよい。

図５は、第１実施形態の抵抗変化素子ＶＲの構造を示す。積層体２２は少なくとも１つの強磁性体として強磁性体２２１を含む。強磁性体２２１の磁化の向きは記憶装置１でのデータの読み出しおよび書き込みによっても不変である。強磁性体２４および２２１は、強磁性体２４、絶縁体２３、および強磁性体２２１の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有する。強磁性体２４および２２１は、強磁性体２４、絶縁体２３、および強磁性体２２１の界面に沿った磁化容易軸を有していてもよい。

強磁性体２４の磁化の向きが強磁性体２２１の磁化の向きと平行であると、抵抗変化素子ＶＲは、Ｐ状態にあり、低抵抗状態にある。強磁性体２４の磁化の向きが強磁性体２２１の磁化の向きと反平行であると、抵抗変化素子ＶＲは、ＡＰ状態にあり、高抵抗状態にある。

データ読み出しのために、データ読み出し対象のメモリセルＭＣの抵抗変化素子ＶＲと接続されたワード線ＷＬおよびビット線ＢＬに適切な電圧が印加される。この電圧により、抵抗変化素子ＶＲを読み出し電流Ｉｒが流れる。読み出し電流Ｉｒは、抵抗変化素子ＶＲがＡＰおよびＰ状態であるかに基づいて相違する大きさを有する。抵抗変化素子ＶＲを流れる読み出し電流Ｉｒの大きさに基づいて、抵抗変化素子ＶＲの抵抗状態が、読み出し回路１７によって判断される。

強磁性体２４から強磁性体２２１に向かって書き込み電流Ｉｗ_Ｐが流れると、強磁性体２４の磁化の向きは強磁性体２２１の磁化の向きと平行になる。一方、強磁性体２２１から強磁性体２４に向かって書き込み電流Ｉｗ_ＡＰが流れると、強磁性体２４の磁化の向きは強磁性体２２１の磁化の向きと反平行になる。上記の、強磁性体２２１の磁化の向きが「不変」であるとは、強磁性体２４の磁化の向きを反転させ得る大きさの電流によって強磁性体２２１の磁化の向きが変化（反転）しないことを指す。

強磁性体２２１は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。強磁性体２２１は、積層体２２の平面形状と同じ平面形状を有する。

積層体２２は、ＳＡＦ（synthetic antiferromagnetic）構造を有することができる。そのために、積層体２２は導電体２２２および強磁性体２２３をさらに含むことができる。強磁性体２２３は、１つの導電体２１の上面上に位置する。強磁性体２２３は、強磁性体２２１により生成されかつ強磁性体２４に印加される磁界（漏れ磁界）を抑制する。強磁性体２２３は、強磁性体２２１の磁化と反対の方向の磁化を有する。強磁性体２２３は、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄを含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。強磁性体２２３は、積層体２２の平面形状と同じ平面形状を有する。

導電体２２２は、強磁性体２２３と強磁性体２２１とを反強磁性結合させる。導電体２２２は、例えばＲｕまたはＩｒを含むか、ＲｕまたはＩｒからなる。ＲｕおよびＩｒは、ＲｕまたはＩｒの層を挟む２つの磁性体を、ＲｕまたはＩｒの厚さに基づいて、磁性結合させるかあるいは反強磁性結合させることが知られている。導電体２２２は、強磁性体２２３と強磁性体２２１とを反強磁性結合させる厚さを有する。導電体２２２は、積層体２２の平面形状と同じ平面形状を有する。導電体２２２は、Ｐｔおよび／またはＰｄの層をさらに含んでいてもよい。

＜動作＞
１つの抵抗変化素子ＶＲがデータの書き込みまたはデータの読み出しのために選択される。そのために、被選択抵抗変化素子ＶＲと接続されたスイッチ素子（被選択スイッチ素子）ＳＥＬのみがオンする必要がある。そのために、被選択スイッチ素子ＳＥＬと接続されたワード線ＷＬと、被選択抵抗変化素子ＶＲと接続されたビット線ＢＬに、ある電圧Ｖが印加される。電圧Ｖは、被選択スイッチ素子ＳＥＬがオンするとともに、被選択スイッチ素子ＳＥＬに対する処理に応じた大きさの電流Ｉ１（すなわち、書き込み電流ＩＷ_ＡＰまたはＩＷ_Ｐ、あるいは読み出し電流Ｉｒ）を流す大きさを有する。可変抵抗材料２６は、複数の抵抗変化素子ＶＲと接続されているので、電圧Ｖの印加により、図６に示されるように、可変抵抗材料２６の広範囲にわたって、電流が流れ得る。しかし、ワード線ＷＬ（導電体３１）と非選択のビット線ＢＬ（導電体２１）との間には、電圧Ｖが印加されていない。このため、電圧Ｖによって電流は主に部分２６ａを流れ、部分２６ａを電流Ｉ１が流れる。一方、可変抵抗材料２６の部分２６ａ以外の部分２６ｂでは、電流Ｉ２（＜Ｉ１）しか流れない。よって、可変抵抗材料２６の部分２６ａのみがオンする。こうして、可変抵抗材料２６が複数の抵抗変化素子ＶＲと接続されていても、被選択抵抗変化素子ＶＲのみをデータ書き込みまたは読み出しに必要な電流が流れることができる。

＜製造方法＞
図７乃至図１５は、第１実施形態の記憶装置１の製造工程の間の状態を順に示す。図７乃至図１５の各々は、部分（ａ）において図３のＩＶＡ−ＩＶＡ線に沿った断面の一部の構造を示し、部分（ｂ）において図３のＩＶＢ−ＩＶＢ線に沿った断面の一部の構造を示す。

図７に示されるように、絶縁体２０の部分２０ａの上面上に、導電体２１Ａ、積層体２２Ａ、絶縁体２３Ａ、強磁性体２４Ａ、および導電体２５Ａがこの順に堆積される。導電体２１Ａ、積層体２２Ａ、絶縁体２３Ａ、強磁性体２４Ａ、および導電体２５Ａは、それぞれ導電体２１、積層体２２、絶縁体２３、強磁性体２４、および導電体２５と実質的に同じ材料からなる。次いで、導電体２５Ａの上面上に、ハードマスク４１が形成される。ハードマスク４１は、導電体２１および積層体２２が形成される領域の上方において残存するとともにその他の部分で開口するパターンを有する。すなわち、ハードマスク４１のパターンは、ｙ軸に沿って延びる線状の形状を有し、ｘ軸に沿って間隔を有する。

図８に示されるように、ハードマスク４１をマスクとし用いたエッチングにより、導電体２１Ａ、積層体２２Ａ、絶縁体２３Ａ、強磁性体２４Ａ、および導電体２５Ａが部分的に除去される。エッチングは、ＲＩＥ（reactive ion etching）またはＩＢＥ（ion beam etching）であることができる。エッチングにより、導電体２１、積層体２２、絶縁体２３Ｂ、強磁性体２４Ｂ、および導電体２５Ｂが形成される。絶縁体２３Ｂ、強磁性体２４Ｂ、および導電体２５Ｂは、導電体２１および積層体２２と同様にｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。ＩＢＥの使用によって、積層体２２中の強磁性体２２１および２２３、ならびに強磁性体２４Ｂの磁気特性が劣化することが抑制されることができる。

図８のＩＢＥは、シャドーイング効果を抑制するために、ｙｚ面に沿って進むイオンビームのみを使用して行われることができる。または、図８のＩＢＥは、ｘｙ面に対して垂直に近い角度で進むイオンビームを用いて行われることができる。また、図８のＩＢＥは、同じ条件の１回のエッチングのステップのみを含んでいても良いし、相違する条件の複数のエッチングのステップを含んでいてもよい。

図８のＩＢＥによって例えば導電体２１Ａおよび（または）積層体２２Ａ中の導電体から除去された材料が、絶縁体２３Ｂの側面上に再堆積される場合がある。再堆積された導電体は、絶縁体２３Ｂを迂回する電流経路として機能し得る。再堆積した導電体を除去するために、条件の異なるＩＢＥステップが適用されてもよい。または、再堆積された導電体を酸化させることによっても、迂回経路の機能が抑制されることができる。

図９に示されるように、ここまでの工程によって得られる構造上に、絶縁体２０の部分２０ｂが堆積される。絶縁体２０の部分２０ｂは、導電体２１、積層体２２、絶縁体２３Ｂ、強磁性体２４Ｂ、導電体２５Ｂ、およびハードマスク４１を含んだ構造の間の領域を埋め込む。

図１０に示されるように、絶縁体２０の部分２０ｂの上部およびハードマスク４１が、例えばＣＭＰ（chemical mechanical polishing）により除去される。ＣＭＰは、例えば、導電体２５Ｂの上面をストッパーとして、導電体２５Ｂの上面の高さで停止される。

図１１に示されるように、導電体２５Ｂの上面上および絶縁体２０ｂの上面上の全面に、可変抵抗材料２６Ａおよび導電体３１Ａがこの順に堆積される。可変抵抗材料２６Ａおよび導電体３１Ａは、それぞれ可変抵抗材料２６および導電体３１と実質的に同じ材料からなる。

図１２に示されるように、導電体３１Ａの上面上にハードマスク４２が形成される。ハードマスク４２は、可変抵抗材料２６および導電体３１の積層構造が形成される領域の上方において残存するとともにその他の部分で開口４３を有するパターンを有する。すなわち、ハードマスク４２のパターンは、ｘ軸に沿って延びる線状の形状を有し、ｙ軸に沿って間隔を有する。ハードマスク４２は、ハードマスク３２と実質的に同じ材料からなる。

図１３に示されるように、ハードマスク４２をマスクとして用いたエッチングにより、導電体３１Ａおよび可変抵抗材料２６Ａが部分的に除去される。エッチングは、ＲＩＥまたはＩＢＥであることができる。エッチングは、導電体２５Ｂの上面および絶縁体２０の部分２０ｂの上面の高さで停止される。エッチングを導電体２５Ｂの上面および絶縁体２０の部分２０ｂの上面の高さで停止させるために、例えば、ＲＩＥが使用されることができる。エッチングにより、導電体２５Ｂの上面のうちの開口４３の下方の部分が露出するとともに、可変抵抗材料２６および導電体３１が形成される。また、エッチングによって、ハードマスク４２の上面が低下し、ハードマスク４２のうちのエッチングの終了の時点で残存する部分がハードマスク３２として残存する。ＩＢＥが使用される場合、ＩＢＥは、例えば、ｘｚ面に沿って進むイオンビームのみを使用して行われることができる。

図１４に示されるように、導電体２５Ｂのうちの開口４３の下方の部分が除去される。除去は、例えば、ＲＩＥにより行われることができ、すなわち、露出している部分をＯ_２処理を通じて揮発させることによって行われることができる。導電体２５Ｂの部分的除去の結果、導電体２５が形成されるとともに、強磁性体２４Ｂの上面が部分的に露出する。

図１５に示されるように、強磁性体２４Ｂおよび絶縁体２３Ｂのうちの開口４３の下方の部分がエッチングにより除去される。エッチングは例えば、ＩＢＥである。エッチングにより、強磁性体２４Ｂは、ハードマスク３２、導電体３１、可変抵抗材料２６、および導電体２５の複数の積層構造のそれぞれの下方の部分へと分離され、結果、強磁性体２４が形成される。また、エッチングにより、絶縁体２３が形成される。絶縁体２３のエッチングは、積層体２２の中まで到達しても構わない。

次に、ここまでの工程で得られる構造上の全面に、絶縁体２０の部分２０ｂがさらに堆積されることにより図４の構造が得られる。

＜利点（効果）＞
第１実施形態によれば、以下に記述されるように、高性能な記憶装置および記憶装置のより容易な製造方法が提供されることができる。

第１実施形態の記憶装置のようにビット線とワード線の交点に位置するメモリセルは、以下のような工程で形成され得る。まず、図１６に示されるように、ビット線ＢＬとして機能する導電体１２１が形成され、導電体１２１上に、メモリセルを構成する複数の層の材料の積層体１５０が堆積される。積層体１５０は、例えば、ＭＴＪ素子およびセレクタの材料１２２Ａ、１２３Ａ、１２４Ａ、および１２５Ａを含む。材料１２２Ａ、１２３Ａ、１２４Ａ、および１２５Ａは、それぞれ、積層体２２、絶縁体２３、強磁性体２４、導電体２５、および可変抵抗材料２６と同様の要素へと加工されるものである。次いで、積層体１５０が、ＩＢＥにより複数の独立した積層体へと分離される。個々の積層体は、１つのメモリセルとして機能する。次いで、ｘ軸に沿って並ぶ複数の積層体上に、ワード線が形成される。

しかしながら、この製造方法では、メモリセルとビット線との位置合わせ、およびメモリセルとワード線との位置合わせが必要である。このような位置合わせは、メモリセル、ビット線、およびワード線が微細であるため、非常に難しく、メモリセル、ビット線、およびワード線との相対的な位置が意図した位置から容易にずれ得る。

また、積層体１５０のＩＢＥが困難である。すなわち、図１６に示されるように、積層体１５０のＩＢＥのために、積層体１５０の上面上にマスク１４１が形成される。マスク１４１は、積層体１５０の厚さと同様の厚さを有する。ＩＢＥでのイオンビームは、ＩＢＥによって積層体１５０から除去された材料が、積層体１５０に再堆積されることを抑制するために、ｚ軸に対して角度を有する。しかしながら、マスク１４１の開口のアスペクト比が高いため、シャドーイング効果が生じ得、すなわち、ｚ軸に対して角度を有するイオンビームが積層体１５０の下部に届かない場合がある。このことは、積層体１５０のＩＢＥによる加工を困難または不能にする。マスク１４１の開口の面積が広ければ、シャドーイング効果が抑制されることができるが、メモリセルＭＣの集積度が低い。

第１実施形態によれば、各積層体２２は、ｘｙ面において線状の形状を有し、メモリセルＭＣによって共用され、また、各可変抵抗材料２６は、ｘｙ面において線状の形状を有し、複数のメモリセルＭＣによって共用される。換言すると、積層体２２および可変抵抗材料２６が１つのメモリセルＭＣごとに設けられていない。このため、積層体２２Ａおよび可変抵抗材料２６Ａを含んだ厚い積層体をそれぞれのメモリセル用の部分へと分割する工程、すなわち図１６のような工程が不要である。よって、ＩＢＥによる積層体のパターニングは図１６の例よりも容易であり、図１６の工程でのマスク１４１のように広い開口を有する必要がない。このことは、記憶装置１のメモリセルＭＣの集積度を上げることを可能にする。

積層体２２および可変抵抗材料２６が複数のメモリセルＭＣで共用されていても、強磁性体２４は、メモリセルＭＣごとに独立している。メモリセルＭＣにおけるトンネル磁気抵抗効果は、強磁性体２４の磁化の方向に依存するので、積層体２２および可変抵抗材料２６がメモリセルＭＣごとに独立していなくても、各メモリセルＭＣはトンネル磁気抵抗効果を発現してデータを保持することができる。

また、積層体２２が線状の形状を有する。このため、ある数のメモリセルＭＣのために必要な積層体２２の数は、積層体２２がメモリセルごとに設けられている場合よりも少ない。一般に磁性体は、その縁より磁界を生じるため、積層体２２の数が少なければ、積層体２２の縁の数も少ない。よって、第１実施形態の積層体２２からの漏れ磁場の強さは、積層体２２がメモリセルごとに設けられている場合よりも弱い。このことは、強磁性体２４等の強磁性体の磁化をより安定させ、より安定してデータを保持できる記憶装置１の提供を可能にする。

また、積層体２２中の導電体２２２は、積層体２２がメモリセルごとに設けられている場合よりも大きな体積を有する。このため、積層体２２は、強磁性体２２１と強磁性体２２３を積層体２２がメモリセルＭＣごとに設けられている場合よりも強く反強磁性結像させることができる。このことは、積層体２２の磁化をより安定させ、より安定してデータを保持できる記憶装置１の提供を可能にする。

また、線状の形状の積層体２２は、導電体２１Ａをパターニングする工程と共通の工程で形成されることができ、線状の可変抵抗材料２６は、導電体３１Ａをパターニングする工程と共通の工程で形成されることができる。このため、積層体２２および可変抵抗材料２６が効率よく形成されることができる。

また、強磁性体２４は、強磁性体２４Ａを導電体２１の形成と共通の工程でパターニングするとともに導電体３１の形成と共通の工程でパターニングすることを通じて形成される。このため、各強磁性体２４は、１つの導電体２１と１つの導電体３１の交点に自己整合的に形成される。したがって、強磁性体２４を図１６の工程のように導電体２１および３１のパターニングとは独立した工程で形成する場合と異なり、強磁性体２４が導電体２１および３１の交点からずれることが抑制される。このことは、各強磁性体２４と、対応する導電体２１および３１との電気的な接触の不良を抑制し、より高性能な記憶装置１の提供を可能にする。

また、強磁性体２４が導電体２１の形成と共通の工程でパターニングされるとともに導電体３１の形成と共通の工程でパターニングされることを通じて形成される。このため、例えば図１６の工程のように積層体１５０をメモリセルごとに分離させるための専用のパターニング工程、ひいてはそのためのマスク１４１の露光の工程は不要である。よって、記憶装置１は、図１６の工程を含む製造方法での場合よりも少ない露光工程で形成されることが可能である。

（第２実施形態）
第２実施形態は、メモリセルアレイ１１の構造の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。

図１７は、第２実施形態のメモリセルアレイ１１の一部の概略的な構造の斜視図である。図１７では、いくつかの要素が、示されていないか、簡略化されて示されている。図１８は、部分（ａ）において図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面の一部の構造を示し、部分（ｂ）において図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面の一部の構造を示す。

図１７および図１８に示されるように、メモリセルアレイ１１は、第１実施形態（図３および図４）での可変抵抗材料２６を含まず、可変抵抗材料５１を含んでいる。各可変抵抗材料５１は、可変抵抗材料２６がｘ軸に沿って並ぶ複数の導電体２５の上面上に設けられているのに対し、１つの導電体２５の上面上に設けられている。よって、可変抵抗材料５１は、ｘ軸およびｙ軸に沿って配列している。

各導電体３１は、ｘ軸に沿って並ぶ複数の可変抵抗材料５１の上面上に設けられている。

図１９乃至図２７は、第２実施形態の記憶装置１の製造工程の間の状態を順に示す。図１９乃至図２７の各々は、部分（ａ）において図１８のＸＶＩＩＩＡ−ＸＶＩＩＩＡ線に沿った断面の一部の構造を示し、部分（ｂ）において図１８のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った断面の一部の構造を示す。図１９乃至図２７の工程は、それぞれ第１実施形態の図７乃至図１５の工程に類似する。

図１９に示されるように、絶縁体２０の部分２０ａの上面上に、導電体２１Ａ、積層体２２Ａ、絶縁体２３Ａ、強磁性体２４Ａ、導電体２５Ａ、および可変抵抗材料５１Ａがこの順に堆積される。可変抵抗材料５１Ａは、可変抵抗材料５１と実質的に同じ材料からなる。次いで、可変抵抗材料５１Ａの上面上に、ハードマスク５２が形成される。ハードマスク５２は、導電体２１、積層体２２、絶縁体２３、および強磁性体２４の積層構造が形成される領域の上方において残存するとともにその他の部分で開口するパターンを有する。すなわち、ハードマスク５２のパターンは、ｙ軸に沿って延びる線状の形状を有し、ｘ軸に沿って間隔を有する。

図２０に示されるように、ハードマスク５２をマスクとし用いたエッチングにより、導電体２１Ａ、積層体２２Ａ、絶縁体２３Ａ、強磁性体２４Ａ、導電体２５Ａ、および可変抵抗材料５１Ａが部分的に除去される。エッチングは、ＲＩＥまたはＩＢＥであることができる。エッチングにより、導電体２１、積層体２２、絶縁体２３Ｂ、強磁性体２４Ｂ、導電体２５Ｂ、および可変抵抗材料５１Ｂが形成される。可変抵抗材料５１Ｂは、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。図２０に関する他の特徴については、図８についての記述が当てはまる。

図２１に示されるように、ここまでの工程によって得られる構造の全面に、絶縁体２０の部分２０ｂが堆積される。絶縁体２０の部分２０ｂは、導電体２１、積層体２２、絶縁体２３Ｂ、強磁性体２４Ｂ、導電体２５Ｂ、および可変抵抗材料５１Ｂを含んだ積層構造の間の領域を埋め込む。

図２２に示されるように、絶縁体２０の部分２０ｂの上部およびハードマスク５２が、例えばＣＭＰにより除去される。ＣＭＰは、例えば、可変抵抗材料５１Ｂの上面をストッパーとして、可変抵抗材料５１Ｂの上面の高さで停止される。

図２３に示されるように、可変抵抗材料５１Ｂの上面上および絶縁体２０ｂの上面上の全面に、導電体３１Ａが堆積される。

図２４に示されるように、導電体３１Ａの上面上にハードマスク５４が形成される。ハードマスク５４は、導電体３１が形成される領域の上方において残存するとともにその他の部分で開口５５を有する。すなわち、ハードマスク５４のパターンは、ｘ軸に沿って延びる線状の形状を有し、ｙ軸に沿って間隔を有する。ハードマスク５４は、ハードマスク３２と実質的に同じ材料からなる。

図２５に示されるように、図１３と同様に、ハードマスク５４をマスクとして用いたエッチングにより、導電体３１Ａおよび可変抵抗材料５１Ｂが部分的にエッチングされ、絶縁体２０ｂのうちの開口５５の下方かつ導電体２５Ｂよりも上方の部分が除去される。エッチングは、ＲＩＥまたはＩＢＥであることができる。エッチングは、導電体２５Ｂの上面の高さで停止される。エッチングの結果、導電体２５Ｂの上面のうちの開口５５の下方の部分が露出する。エッチングを導電体２５Ｂの上面で停止させるために、例えば、ＲＩＥが使用されることができる。エッチングにより、可変抵抗材料５１および導電体３１が形成される。図２５に関する他の特徴については、図１３についての記述が当てはまる。

図２６に示されるように、図１４と同様にして、導電体２５Ｂのうちの開口５５の下方の部分が除去される。除去の結果、導電体２５が形成されるとともに、強磁性体２４Ｂの上面が部分的に露出する。図２６に関する他の特徴については、図１４についての記述が当てはまる。

図２７に示されるように、図１５と同じく、エッチングにより、強磁性体２４Ｂおよび絶縁体２３Ｂが部分的に除去される。この結果、強磁性体２４および絶縁体２３が形成される。

次に、ここまでの工程で得られる構造上の全面に、絶縁体２０の部分２０ｂがさらに堆積されることにより図１８の構造が得られる。

第２実施形態によれば、第１実施形態と同じく、各積層体２２は、ｘｙ面において線状の形状を有し、複数のメモリセルＭＣによって共用されており、積層体２２が１つのメモリセルＭＣごとに設けられていない。このため、第１実施形態と同じく、積層体２２Ａおよび可変抵抗材料２６Ａを含んだ厚い積層体を、それぞれのメモリセル用の部分へと分割する工程、すなわち図１６のような工程が不要である。

また、第１実施形態と同じく、積層体２２が線状の形状を有する。このため、第１実施形態と同じく、より安定してデータを保持できる記憶装置１が提供されることができる。

また、線状の形状の積層体２２は、導電体２１Ａをパターニングする工程と共通の工程で形成されることができる。このため、積層体２２が効率よく形成されることができる。

また、強磁性体２４および可変抵抗材料５１は、強磁性体２４Ａおよび可変抵抗材料５１Ａを導電体２１の形成と共通の工程でパターニングするとともに導電体３１の形成と共通の工程でパターニングすることを通じて形成される。このため、各強磁性体２４および可変抵抗材料５１は、１つの導電体２１と１つの導電体３１の交点に自己整合的に形成される。したがって、導電体２１および３１のパターニングとは独立した工程で形成する場合、例えば図１６の工程の場合と異なり、強磁性体２４および可変抵抗材料５１の組が導電体２１および３１の交点からずれることが抑制される。このことは、強磁性体２４および可変抵抗材料５１の各組と対応する導電体２１および３１との電気的な接触の不良を抑制し、より高性能な記憶装置１の提供を可能にする。

また、強磁性体２４Ａおよび可変抵抗材料５１が導電体２１の形成と共通の工程でパターニングされるとともに導電体３１の形成と共通の工程でパターニングされることを通じて形成される。このため、例えば図１６の工程のように積層体１５０をメモリセルごとに分離させるための専用のパターニング工程、ひいてはそのためのマスク１４１の露光の工程は不要である。よって、記憶装置１は、図１６の工程を含む製造方法での場合よりも少ない露光工程で形成されることが可能である。

＜変形例＞
図１７の構造は、ｚ軸に沿って繰り返し設けられることが可能である。図２８は、そのような例を示しており、第１実施形態の変形例のメモリセルアレイ１１の一部の概略的な構造の斜視図である。図２８は、図３と同様に、いくつかの要素が、示されていないか、簡略化されて示されている。

図２８での導電体２１＿１、積層体２２＿１、強磁性体２４＿１、可変抵抗材料２６＿１、および導電体３１＿１は、図３での導電体２１、積層体２２、強磁性体２４、可変抵抗材料２６、および導電体３１にそれぞれ相当する。以下の記述において、或る数字とアンダーバーを含んだ参照符号を付される要素は、アンダーバー無しの参照符号を付される要素と、同じまたは同様の特徴を有し、アンダーバー無しの参照符号を付される要素を互いに区別するために用いられる。

導電体２１＿１、積層体２２＿１、強磁性体２４＿１、可変抵抗材料２６＿１、および導電体３１＿１の層は、第１メモリ層ＭＬ１を構成する。後述の第２メモリ層ＭＬ２、第３メモリ層ＭＬ３、および第４メモリ層ＭＬ４を含め、第１メモリ層ＭＬ１〜第４メモリ層ＭＬ４の各々は、１つの単位構造を構成する。すなわち、第１メモリ層ＭＬ１〜第４メモリ層ＭＬ４の各々において、複数のワード線ＷＬ、複数のビット線ＢＬ、および当該複数のワード線ＷＬの各々と当該複数のビット線ＢＬの１つとの間に１つのメモリセルＭＣが接続される構造が形成されている。

各導電体３１＿１の上面上に、積層体６１＿１が設けられている。積層体６１＿１は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。積層体６１＿１は、積層体２２に含まれる層と同じ特性および機能の層を含む。すなわち、積層体６１は、強磁性体６１１（図示せず）、導電体６１２（図示せず）、および強磁性体６１３（図示せず）を含む。強磁性体６１１、導電体６１２、および強磁性体６１３は、それぞれ強磁性体２２１、導電体２２２、および強磁性体２２３と同じ材料を含む。

各積層体６１＿１の上面上に、複数の強磁性体２４＿２が設けられている。ｙ軸に沿って並ぶ複数の強磁性体２４＿２の上面上に、可変抵抗材料６２＿１が設けられている。可変抵抗材料６２＿１は、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並んでいる。可変抵抗材料６２＿１は、可変抵抗材料２６と同じ材料を含む。

各可変抵抗材料６２＿１の上面上に、導電体２１＿２が設けられている。導電体２１＿２はｙ軸に沿って延び、ｘ軸に沿って間隔を有して並んでいる。

導電体３１＿１、積層体６１＿１、強磁性体２４＿２、可変抵抗材料６２＿１、および導電体２１＿２は、第２メモリ層ＭＬ２を構成する。

導電体２１＿２を含む第３メモリ層ＭＬ３が設けられている。第３メモリ層ＭＬ３は、導電体２１＿２、積層体２２＿２、強磁性体２４＿３、可変抵抗材料２６＿２、および導電体３１＿２を含む。第３メモリ層ＭＬ３は、第１メモリ層ＭＬ１と同じ構造を有する。

導電体３１＿２を含む第４メモリ層ＭＬ４が設けられている。第４メモリ層ＭＬ４は、導電体３１＿２、積層体６１＿２、強磁性体２４＿４、可変抵抗材料６２＿２、および導電体２１＿３を含む。第４メモリ層ＭＬ４は、第２メモリ層ＭＬ２と同じ構造を有する。

ここまで記述された構造を拡張することによって、さらなるメモリ層が設けられることもできる。例えば、第（２ｋ＋１）メモリ層（ｋは２以上の自然数）は、第（２ｋ）メモリ層と導電体を共有するとともに、第１メモリ層ＭＬ１と同じ構造を有する。また、第（２ｋ＋２）メモリセルは、第（２ｋ＋１）メモリ層と導電体を共有するとともに、第２メモリ層ＭＬ２と同じ構造を有する、
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書き込み回路、１７…読み出し回路、ＭＣ…メモリセル、ＶＲ…抵抗変化素子、ＳＥＬ…スイッチ素子、ＷＬ…ワード線、ＢＬ…ビット線、２０…絶縁体、２１…導電体、２２…積層体、２３…絶縁体、２４…強磁性体、２５…導電体、２６…可変抵抗材料、３１…導電体、３２…ハードマスク。

Claims (9)

1. 第１軸に沿って延びる第１導電体と、
   前記第１軸に沿って延び、前記第１導電体と電気的に接続され、前記第１軸に沿って延びる第１強磁性体を含んだ第１積層体と、
   前記第１積層体と電気的に接続された第１絶縁体と、
   前記第１絶縁体と電気的に接続された第２強磁性体と、
   第１端および第２端を有し、前記第１端を前記第２強磁性体と電気的に接続された第１スイッチ素子であって、前記第１スイッチ素子は、前記第１端と前記第２端との間に印加される電圧に応答して前記第１端から前記第２端への電流を許可または遮断し、前記第２端と前記第１端との間に印加される電圧に応答して前記第２端から前記第１端への電流を許可または遮断する、第１スイッチ素子と、
   第２軸に沿って延び、前記第１スイッチ素子の前記第２端と電気的に接続された第２導電体と、
   を備える記憶装置。
2. 前記第１積層体と電気的に接続された第２絶縁体と、
   前記第２絶縁体と電気的に接続された第３強磁性体と、
   をさらに備える、
   請求項１の記憶装置。
3. 前記第１スイッチ素子の前記第１端は、前記第３強磁性体と電気的に接続されている、
   請求項２の記憶装置。
4. 前記第１積層体は、
   前記第１軸に沿って延び、前記第１強磁性体と電気的に接続された第３導電体と、
   前記第１軸に沿って延び、前記第３導電体と電気的に接続された第３強磁性体と、
   を含む、請求項１の記憶装置。
5. 前記第１積層体は、前記第１導電体の上方に位置し、
   前記第１絶縁体は、前記第１積層体の上方に位置し、
   前記第２強磁性体は、前記第１絶縁体の上方に位置し、
   前記第１スイッチ素子は、前記第２強磁性体の上方に位置し、
   前記第２導電体は、前記第１スイッチ素子の上方に位置する、
   請求項１の記憶装置。
6. 前記第１スイッチ素子は、
   前記第２軸に沿って延びる可変抵抗材料を含み、
   前記第１端から前記第２端に向かって第１閾値未満の電圧を印加されていると、前記第１端から前記第２端へ流れる電流を遮断し、
   前記第１端から前記第２端に向かって前記第１閾値以上の電圧を印加されていると、前記第１端から前記第２端へ電流を流し、
   前記第２端から前記第１端に向かって第２閾値未満の電圧を印加されていると、前記第２端から前記第１端へ流れる電流を遮断し、
   前記第２端から前記第１端に向かって前記第２閾値以上の電圧を印加されていると、前記第２端から前記第１端へ電流を流す、
   請求項１の記憶装置。
7. 前記第２軸に沿って延び、前記第２導電体と電気的に接続され、前記第２軸に沿って延びる第３強磁性体を含んだ第２積層体と、
   前記第２積層体と電気的に接続された第２絶縁体と、
   前記第２絶縁体と電気的に接続された第４強磁性体と、
   第３端および第４端を有し、前記第３端を前記第４強磁性体と電気的に接続された第２スイッチ素子であって、前記第２スイッチ素子は、前記第３端と前記第４端との間に印加される電圧に応答して前記第３端から前記第４端への電流を許可または遮断し、前記第３端と前記第４端との間に印加される電圧に応答して前記第４端から前記第３端への電流を許可または遮断する、第２スイッチ素子と、
   前記第１軸に沿って延び、前記第２スイッチ素子の前記第４端と電気的に接続された第３導電体と、
   をさらに備える、請求項１の記憶装置。
8. 第１軸に沿って延びる複数の第１導電体と、
   前記第１軸に沿って延び、前記複数の第１導電体とそれぞれ電気的に接続された複数の第１積層体であって、前記複数の第１積層体の各々は前記第１軸に沿って延びる第１強磁性体を含む、複数の第１積層体と、
   前記複数の第１積層体上で前記第１軸および前記第１軸と交差する第２軸からなる面内で行列状に配置され、前記複数の第１積層体と電気的に接続された複数の第１絶縁体と、
   各々が前記複数の第１絶縁体の１つと電気的に接続された、複数の第２強磁性体と、
   第１端および第２端を有する複数の第１スイッチ素子であって、前記複数の第１素子の各々は、前記第１端を前記複数の第２強磁性体の１つと接続され、前記第１端と前記第２端との間に印加される電圧に応答して前記第１端から前記第２端への電流を許可または遮断し、前記第２端と前記第１端との間に印加される電圧に応答して前記第２端から前記第１端への電流を許可または遮断する、複数の第１スイッチ素子と、
   前記第２軸に沿って延びる複数の第２導電体であって、前記複数の第２導電体の各々は前記複数の第１スイッチ素子のうちの前記第２軸に沿って延びる複数の第１スイッチ素子の各々の前記第２端と電気的に接続されている、複数の第２導電体と、
   を備える記憶装置。
9. 第１導電体上に、第１強磁性体を含んだ第１積層体を形成することと、
   前記第１積層体上に、第１絶縁体および第２強磁性体を順に形成することと、
   前記第１導電体、前記第１積層体、前記第１絶縁体、および前記第２強磁性体を第１軸に沿う複数の部分へと分離して、前記第１導電体、前記第１積層体、前記第１絶縁体、および前記第２強磁性体から、それぞれ、第１軸に沿って延びる複数の第２導電体、複数の第２積層体、複数の第２絶縁体、および複数の第３強磁性体を形成することと、
   前記複数の第３強磁性体上に前記複数の第３強磁性体に亘って広がる第１可変抵抗材料を形成することと、
   前記複数の第２絶縁体、前記複数の第３強磁性体、および前記第１可変抵抗材料を前記第１軸と交わる第２軸に沿う複数の部分へと分離して、前記複数の第２絶縁体、前記複数の第３強磁性体、および前記第１可変抵抗材料から、それぞれ、
   複数の第３絶縁体、複数の第４強磁性体、および、複数の第２可変抵抗材料、を形成することと、
   を備える記憶装置の製造方法。