JP2022049876A - 磁気記憶装置及び磁気記憶装置の製造方法 - Google Patents

Abstract

【課題】スイッチング素子の不良を抑制する。【解決手段】一実施形態の磁気記憶装置は、基板の上方に設けられた第１磁気抵抗効果素子と、各々が第１磁気抵抗効果素子の上方に設けられた第１スイッチング素子材及び第１導電体と、を備える。第１スイッチング素子材は、第１磁気抵抗効果素子の直上において第１導電体の下面と接する第１部分を含む。第１スイッチング素子材の下面の面積は、第１導電体の下面に沿った第１スイッチング素子材の断面積より小さい。【選択図】図３

Description

実施形態は、磁気記憶装置及び磁気記憶装置の製造方法に関する。

抵抗変化素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。

特開２０２０－０４３１３１号公報

スイッチング素子の不良を抑制する。

実施形態の磁気記憶装置は、基板の上方に設けられた第１磁気抵抗効果素子と、各々が上記第１磁気抵抗効果素子の上方に設けられた第１スイッチング素子材及び第１導電体と、を備える。上記第１スイッチング素子材は、上記第１磁気抵抗効果素子の直上において上記第１導電体の下面と接する第１部分を含む。上記第１スイッチング素子材の下面の面積は、上記第１導電体の下面に沿った上記第１スイッチング素子材の断面積より小さい。

第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る磁気体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。 第１変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。

１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置を含む。ＭＴＪ素子を磁気抵抗効果素子（Magnetoresistance effect element）とも称する場合もある。本実施形態を含めて後述する実施形態では、磁気抵抗効果素子としてＭＴＪ素子を適用した場合にて説明を行う。また、説明の便宜上、磁気抵抗効果素子ＭＴＪと表記して説明を行う。

１．１ 構成
まず、第１実施形態に係る磁気記憶装置の構成について説明する。

１．１．１ 磁気記憶装置
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備える。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。

ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応するビット線ＢＬを選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。

読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。

電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。

制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．２ メモリセルアレイ
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。

図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及び複数のワード線ＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。

なお、添え字の“ｄ”及び“ｕ”はそれぞれ、複数のメモリセルＭＣのうちの、（例えば、ビット線ＢＬに対して）下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。

メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含み、メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。

スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。

スイッチング素子ＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。

磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。

しかしながら、スイッチング素子ＳＥＬに何らかの不良が生じて短絡した場合、スイッチング素子ＳＥＬは、印加される電圧に応じて磁気抵抗効果素子ＭＴＪに流れる電流を制御できない。この場合、当該短絡したスイッチング素子ＳＥＬに接続されたビット線ＢＬ又はワード線ＷＬを電流経路として使用する全てのメモリセルＭＣについて、流れる電流を制御できなくなる可能性があり、好ましくない。

次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図の一例である。図３及び図４では、説明の便宜上、層間絶縁膜が省略して示される。

図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０の上方に設けられる。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な軸をＺ軸とする。Ｚ軸に沿って半導体基板２０に近づく方向を「下方」とし、遠ざかる方向を「上方」とする。ＸＹ平面内において、互いに直交する２つの軸の組の一つをＸ軸及びＹ軸とする。

半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１の各々は、導電性を有し、ワード線ＷＬｄとして機能する。導電体２１は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの金属の窒化物から選択される少なくとも１つの材料を含むが、上述した例に限らず、導電性を示す材料であればよい。なお、図３及び図４では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。

１つの導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪｄとして機能する複数の素子２２が設けられる。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ軸に沿って並ぶ複数の素子２２が共通して接続される。複数の素子２２の各々は、例えば、下端の方が上端よりもＸＹ平面に沿った断面積が大きいテーパ形状を有する。なお、素子２２の構成の詳細については、後述する。

複数の素子２２の各々の上面上には、スイッチング素子材２３と、導電体２４と、を含む構造体が設けられる。複数の構造体の各々に含まれるスイッチング素子材２３は、例えば、窒化物、及び（又は）酸化物を含む絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。ドーパントは、例えば、ヒ素（Ａｓ）、又はゲルマニウム（Ｇｅ）を含む。スイッチング素子材２３は、スイッチング素子ＳＥＬｄとして機能する第１部分と、スイッチング素子ＳＥＬｄとして機能しない第２部分と、を含む。複数の構造体の各々に含まれる導電体２４は、スイッチング素子ＳＥＬｄとビット線ＢＬとの間を電気的に接続するビアＶＩＡｄとして機能する。

導電体２４は、下端の方が上端よりもＸＹ平面に沿った断面積が小さい逆テーパ形状を有し、Ｚ軸に沿って延びる柱状の構造を有する。スイッチング素子材２３は、導電体２４の下面及び側面を覆い、導電体２４と同様に、逆テーパ形状を有する。このため、スイッチング素子材２３の下面の面積は、導電体２４の下面に沿ったスイッチング素子材２３の断面積より小さい。

スイッチング素子材２３の上面は、導電体２４の上面と同等の高さに位置する。スイッチング素子材２３の下面は、例えば、素子２２の上面に接する。すなわち、スイッチング素子材２３のうち、素子２２の直上において導電体２４の下面と接する部分がスイッチング素子ＳＥＬｄとして機能する第１部分となり、導電体２４の側面と接する部分がスイッチング素子ＳＥＬｄとして機能しない第２部分となる。なお、スイッチング素子材２３のうち、導電体２４の下面と接するが素子２２の直上ではない部分は、スイッチング素子ＳＥＬｄとして機能しない第２部分に含まれる。スイッチング素子材２３の第１部分のＸＹ平面に沿った断面積は、素子２２のＸＹ平面に沿った断面積より小さい。

複数の構造体の各々に含まれる導電体２４は、各々がＹ軸に沿って延びる複数の導電体２５のいずれか１つに接続される。複数の導電体２５は、導電性を有し、ビット線ＢＬとして機能する。１つの導電体２５には、Ｙ軸に沿って並ぶ複数の導電体２４が共通して接続される。導電体２４及び２５は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの金属の窒化物から選択される少なくとも１つの材料を含むが、上述した例に限らず、導電性を示す材料であればよい。なお、図３及び図４では、導電体２４が導電体２５に接する場合について説明したが、これに限られない。例えば、複数の導電体２４の各々は、導電性のコンタクトプラグ（図示せず）を介して、導電体２５と接続されていてもよい。

１つの導電体２５の上面上には、各々が磁気抵抗効果素子ＭＴＪｕとして機能する複数の素子２６が設けられる。１つの導電体２５の上面上に設けられる複数の素子２６は、例えば、Ｙ軸に沿って並んで設けられる。すなわち、１つの導電体２５の上面には、Ｙ軸に沿って並ぶ複数の素子２６が共通して接続される。複数の素子２６の各々は、例えば、下端の方が上端よりもＸＹ平面に沿った断面積が大きいテーパ形状を有する。なお、素子２６は、素子２２と同等の構造を有する。

複数の素子２６の各々の上面上には、スイッチング素子材２７と、導電体２８と、を含む構造体が設けられる。複数の構造体の各々に含まれるスイッチング素子材２７は、例えば、窒化物、及び（又は）酸化物を含む絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。ドーパントは、例えば、ヒ素（Ａｓ）、又はゲルマニウム（Ｇｅ）を含む。スイッチング素子材２７は、スイッチング素子ＳＥＬｕとして機能する第１部分と、スイッチング素子ＳＥＬｕとして機能しない第２部分と、を含む。複数の構造体の各々に含まれる導電体２８は、スイッチング素子ＳＥＬｕとワード線ＷＬｕとの間を電気的に接続するビアＶＩＡｕとして機能する。

導電体２８は、下端の方が上端よりもＸＹ平面に沿った断面積が小さい逆テーパ形状を有し、Ｚ軸に沿って延びる柱状の構造を有する。スイッチング素子材２７は、導電体２８の下面及び側面を覆い、導電体２８と同様に、逆テーパ形状を有する。このため、スイッチング素子材２７の下面の面積は、導電体２８の下面に沿ったスイッチング素子材２７の断面積より小さい。

スイッチング素子材２７の上面は、導電体２８の上面と同等の高さに位置する。スイッチング素子材２７の下面は、例えば、素子２６の上面に接する。すなわち、スイッチング素子材２７のうち、素子２６の直上において導電体２８の下面と接する部分がスイッチング素子ＳＥＬｕとして機能する第１部分となり、導電体２８の側面と接する部分がスイッチング素子ＳＥＬｕとして機能しない第２部分となる。なお、スイッチング素子材２７のうち、導電体２８の下面と接するが素子２６の直上ではない部分は、スイッチング素子ＳＥＬｕとして機能しない第２部分に含まれる。スイッチング素子材２７の第１部分のＸＹ平面に沿った断面積は、素子２６のＸＹ平面に沿った断面積より小さい。

複数の構造体の各々に含まれる導電体２８は、各々がＸ軸に沿って延びる複数の導電体２９のいずれか１つに接続される。複数の導電体２９は、導電性を有し、ワード線ＷＬｕとして機能する。１つの導電体２９には、Ｘ軸に沿って並ぶ複数の導電体２８が共通して接続される。導電体２８及び２９は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの金属の窒化物から選択される少なくとも１つの材料を含むが、上述した例に限らず、導電性を示す材料であればよい。なお、図３及び図４では、導電体２８が導電体２９に接する場合について説明したが、これに限られない。例えば、複数の導電体２８の各々は、導電性のコンタクトプラグ（図示せず）を介して、導電体２９と接続されていてもよい。

以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられる。つまり、メモリセルアレイ１０は、複数のメモリセルＭＣがＺ軸に沿って異なる高さに設けられる構造を有する。図３及び図４において示されたセル構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。

１．１．３ 磁気抵抗効果素子
次に、第１実施形態に係る磁気装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、実施形態に係る磁気装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図３及び図４に示された磁気抵抗効果素子ＭＴＪをＺ軸に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。

図５に示すように、磁気抵抗効果素子ＭＴＪは、例えば、記憶層ＳＬ（Storage layer）として機能する強磁性体３１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３２、参照層ＲＬ（Reference layer）として機能する強磁性体３３、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体３４、及びシフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体３５を含む。

磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（又はビット線ＢＬ側からワード線ＷＬｕ側に向けて）、強磁性体３５、非磁性体３４、強磁性体３３、非磁性体３２、及び強磁性体３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向が膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３５の間に、図示しない更なる層を含んでいてもよい。

強磁性体３１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３１は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３１は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。また、強磁性体３１は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３１は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。

非磁性体３２は、非磁性の絶縁体であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体３２は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有し、強磁性体３１の結晶化処理において、強磁性体３１との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性体３２は、強磁性体３１と強磁性体３３との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。

強磁性体３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３３は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３３は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。また、強磁性体３３は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３３は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。強磁性体３３の磁化方向は、固定されており、図５の例では、強磁性体３５の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。

なお、図５では図示を省略しているが、強磁性体３３は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体３３を構成する積層体は、上述の鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含む層を非磁性体３２との界面層として有しつつ、当該界面層と非磁性体３４との間に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３３を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３３を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

非磁性体３４は、非磁性の導電体であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。

強磁性体３５は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３５は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３５の磁化方向は、強磁性体３３と同様に固定されており、図５の例では、強磁性体３３の方向を向いている。強磁性体３５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３５は、強磁性体３３と同様、複数の層からなる積層体であってもよい。その場合、強磁性体３５は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

強磁性体３３及び３５は、非磁性体３４によって反強磁性的に結合される。すなわち、強磁性体３３及び３５は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体３３及び３５の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体３３、非磁性体３４、及び強磁性体３５の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３５は、強磁性体３３の漏れ磁場が強磁性体３１の磁化方向に与える影響を相殺することができる。このため、強磁性体３３の漏れ磁場等によって強磁性体３１の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３１の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。

第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。

磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．２ 製造方法
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について、図６～図１０を用いて説明する。図６～図１０では、メモリセルアレイ１０のうち、ビット線ＢＬが設けられるまで（すなわち、Ｚ軸に沿って積層されるメモリセルＭＣｄ及びメモリセルＭＣｕのうちのメモリセルＭＣｄが形成されるまで）の工程が示される。また、図６～図１０では、各々の上部（Ａ）に、半導体基板２０を上方から見下ろした上面図が示され、各々の下部（Ｂ）に、ＸＺ平面に沿った断面図が示される。

まず、図６に示すように、半導体基板２０の上面上に導電体層が設けられる。導電体層は、例えば、フォトリソグラフィ及び異方性エッチングによって、ワード線ＷＬｄとして機能する予定の部分を残して除去される。これにより、各々がＸ軸に沿って延び、互いにＹ軸に沿って並ぶ複数の導電体２１が形成される。図６における工程で使用される異方性エッチングは、例えば、ＲＩＥ（Reactive ion etching）である。複数の導電体２１の間には、絶縁体４０が設けられる。これにより、複数の導電体２１は互いに絶縁される。

続いて、図７に示すように、全面にわたって磁気抵抗効果素子層が設けられる。磁気抵抗効果素子層は、図５において説明した磁気抵抗効果素子ＭＴＪを構成する各層が順に積層された構造体である。磁気抵抗効果素子層は、例えば、フォトリソグラフィ及び異方性エッチングによって、磁気抵抗効果素子ＭＴＪｄとして機能する予定の部分を残して除去される。これにより、マトリクス状に並ぶ複数の素子２２が形成される。図７の例では、素子２２は、円柱状の形状である場合が示されるが、これに限られず、角柱状の形状であってもよい。図７における工程で使用される異方性エッチングは、例えば、ＩＢＥ（Ion beam etching）である。複数の素子２２の間には、絶縁体４１が設けられる。これにより、複数の素子２２は互いに絶縁される。

続いて、図８に示すように、全面にわたって絶縁体層４２が設けられる。絶縁体層４２は、例えば、フォトリソグラフィ及び異方性エッチングによって、スイッチング素子材２３及び導電体２４が設けられる予定の部分が選択的に除去される。これにより、絶縁体層４２内に複数のホールＨ１が形成される。複数のホールＨ１の下端には、対応する素子２２の上面が露出する。図８における工程で使用される異方性エッチングは、例えば、ＲＩＥである。なお、エッチングの加工条件を調整することにより、ホールＨ１は、下端（すなわち素子２２が露出している面）の面積が開口部の面積よりも小さくなる逆テーパ形状となるように形成される。

続いて、図９に示すように、全面にわたってスイッチング素子層及び導電体層が設けられる。スイッチング素子層は、複数のホールＨ１の各々の側面及び下面を覆う。導電体層は、スイッチング素子層の上面に設けられ、複数のホールＨ１を埋め込む。その後、スイッチング素子層及び導電体層は、例えばＣＭＰ（Chemical mechanical polishing）によって平坦化され、絶縁体層４２より上方の部分が除去される。これにより、スイッチング素子層及び導電体層は、複数のホールＨ１の各々に設けられた部分（すなわち、スイッチング素子材２３及び導電体２４を含む複数の構造体）に分離される。上述のとおり、ホールＨ１が逆テーパ形状に設けられるため、スイッチング素子材２３及び導電体２４も逆テーパ形状となる。このため、スイッチング素子材２３の第１部分のＸＹ平面に沿った断面積Ｓ２（図９において例えば、一点鎖線で囲まれる領域内のうち斜線でハッチングされる領域）は、素子２２のＸＹ平面に沿った断面積Ｓ１（図９において例えば、一点鎖線で囲まれる領域）よりも小さくなる。

続いて、図１０に示すように、全面にわたって導電体層が設けられる。導電体層は、例えば、フォトリソグラフィ及び異方性エッチングによって、ビット線ＢＬとして機能する予定の部分を残して除去される。これにより、各々がＹ軸に沿って延び、互いにＸ軸に沿って並ぶ複数の導電体２５が形成される。図１０における工程で使用される異方性エッチングは、例えば、ＲＩＥである。複数の導電体２５の間には、絶縁体４３が設けられる。これにより、複数の導電体２５は互いに絶縁される。

以上により、メモリセルアレイ１０のうちメモリセルＭＣｄに対応する部分が設けられる。なお、メモリセルＭＣｕに対応する部分についても、上述した図７乃至図１０における工程を繰り返すことにより、設けることができる。

１．３． 本実施形態に係る効果
第１実施形態によれば、磁気抵抗効果素子ＭＴＪとして機能する素子２２の上方に、スイッチング素子材２３及び導電体２４により構成される構造体が設けられる。スイッチング素子材２３は、素子２２の直上において導電体２４の下面に接する第１部分と、導電体２４の側面に接する第２部分と、を含む。これにより、スイッチング素子材２３のうち、第１部分のみがスイッチング素子ＳＥＬとして機能することができる。このため、スイッチング素子材２３の断面積を、導電体２４の下面の面積Ｓ２程度に抑制することができる。したがって、スイッチング素子ＳＥＬの断面積の増大を抑制することができ、スイッチング素子ＳＥＬに短絡欠陥が発生する確率を低減することができる。

補足すると、スイッチング素子ＳＥＬが短絡した場合、当該短絡したスイッチング素子ＳＥＬを含むメモリセルＭＣのみならず、当該短絡したスイッチング素子ＳＥＬと共通のワード線ＷＬ又はビット線ＢＬに並列接続された全てのメモリセルＭＣが選択不能となる。このため、スイッチング素子ＳＥＬが短絡する故障モードは極力発生しないことが望ましい。スイッチング素子ＳＥＬの短絡は、スイッチング素子材内に生じるピンホールや粒子状の不純物（パーティクル）に起因する。これらのピンホールやパーティクルは、製造工程の諸条件によって、層中に所定の確率で発生すると考えられるため、スイッチング素子ＳＥＬが短絡する確率は、スイッチング素子材のＸＹ平面に沿った断面積の大きさに比例し得る。

第１実施形態によれば、素子２２が形成された後、全面にわたって絶縁体層４２を形成し、当該絶縁体層４２内にホールＨ１を形成する。そして、ホールＨ１内にスイッチング素子材２３及び導電体２４をこの順に形成する。これにより、素子２２と対向する導電体２４の下面の面積を、素子２２の上面の面積よりも小さくすることができる。このため、素子２２と導電体２４との間に形成されたスイッチング素子材２３のうちスイッチング素子ＳＥＬとして機能する部分を、導電体２４の下面に接する領域に限定することができる。したがって、スイッチング素子ＳＥＬの断面積の増大を抑制することができ、スイッチング素子ＳＥＬに短絡欠陥が発生する確率を低減することができる。

また、ホールＨ１は、下端の面積が開口部の面積よりも小さい逆テーパ形状となるように形成される。これにより、導電体２４の下面の面積は、導電体２４の上面の面積よりも小さくなる。このため、スイッチング素子材２３の第１部分の断面積の増加を抑制できる。

また、導電体２４の下面の面積は、素子２２の上面の面積よりも小さい。上述の通り、素子２２は下面の面積の方が上面の面積よりも大きくなるテーパ形状に形成される。このため、スイッチング素子ＳＥＬの断面積は、少なくとも素子２２の断面積より小さくなる。したがって、素子２２内にもスイッチング素子材２３と同等の確率でピンホール及びパーティクルが発生するとした場合、スイッチング素子ＳＥＬ内に短絡欠陥が発生する確率を、磁気抵抗効果素子ＭＴＪ内に短絡欠陥が発生する確率よりも小さくすることができる。

また、ホールＨ１は、絶縁体層４２内において、素子２２毎に設けられる。これにより、スイッチング素子ＳＥＬ及びビアＶＩＡは、メモリセルＭＣ毎に分離して形成される。この場合、スイッチング素子材２３及び導電体２４の上方において、複数の導電体２４に共通接続される導電体２５が形成されることにより、当該導電体２５がビット線ＢＬとして機能する。これにより、メモリセルアレイ１０内のメモリセルＭＣを、ビット線ＢＬ及びワード線ＷＬの組に一意に対応づけることができる。

２． 第２実施形態
次に、第２実施形態に係る磁気記憶装置について説明する。第２実施形態では、スイッチング素子材が複数の素子２２で共有される点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。

２．１ メモリセルアレイの構成
図１１及び図１２は、第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図の一例であり、第１実施形態における図３及び図４にそれぞれ対応する。

図１１及び図１２に示すように、複数の素子２２が設けられる層の上面上には、各々がスイッチング素子材２３Ａ及び導電体２４Ａを含み、かつＹ軸に沿って延び、互いにＸ軸に沿って並ぶ複数の構造体が設けられる。複数の構造体の各々は、Ｙ軸に沿って並ぶ複数の素子２２の組の上面上に設けられる。複数の構造体の各々に含まれるスイッチング素子材２３Ａは、各々が対応する素子２２に直列接続されるスイッチング素子ＳＥＬｄとして機能する複数の第１部分と、スイッチング素子ＳＥＬｄとして機能しない第２部分と、を含む。複数の構造体の各々に含まれる導電体２４Ａは、スイッチング素子材２３Ａ内の複数のスイッチング素子ＳＥＬｄと電気的に接続されるビット線ＢＬとして機能する。

導電体２４Ａは、下端の方が上端よりもＸ軸に沿った幅が小さい逆テーパ形状を有する。スイッチング素子材２３Ａは、導電体２４Ａの下面及び側面を覆い、導電体２４Ａと同様に、逆テーパ形状を有する。スイッチング素子材２３Ａの上面は、導電体２４Ａの上面と同等の高さに位置する。スイッチング素子材２３Ａの下面は、例えば、対応する複数の素子２２の各々の上面に接する。すなわち、スイッチング素子材２３Ａのうち、複数の素子２２の各々の直上において導電体２４Ａの下面と接する部分がそれぞれスイッチング素子ＳＥＬｄとして機能する第１部分となり、導電体２４Ａの側面と接する部分がスイッチング素子ＳＥＬｄとして機能しない第２部分となる。なお、スイッチング素子材２３Ａのうち、導電体２４の下面と接するが対応する複数の素子２２の直上ではない部分は、スイッチング素子ＳＥＬｄとして機能しない第２部分に含まれる。スイッチング素子材２３Ａの第１部分のＸＹ平面に沿った断面積は、素子２２のＸＹ平面に沿った断面積より小さい。

１つの導電体２４Ａの上面上には、各々が磁気抵抗効果素子ＭＴＪｕとして機能する複数の素子２６が設けられる。１つの導電体２４Ａの上面上に設けられる複数の素子２６は、例えば、Ｙ軸に沿って並んで設けられる。すなわち、１つの導電体２４Ａの上面には、Ｙ軸に沿って並ぶ複数の素子２６が共通して接続される。

複数の素子２６が設けられる層の上面上には、各々がスイッチング素子材２７Ａ及び導電体２８Ａを含みかつＸ軸に沿って延び、互いにＹ軸に沿って並ぶ複数の構造体が設けられる。複数の構造体の各々は、Ｘ軸に沿って並ぶ複数の素子２６の組の上面上に設けられる。複数の構造体の各々に含まれるスイッチング素子材２７Ａは、各々が対応する素子２６に直列接続されるスイッチング素子ＳＥＬｕとして機能する複数の第１部分と、スイッチング素子ＳＥＬｕとして機能しない第２部分と、を含む。複数の構造体の各々に含まれる導電体２８Ａは、スイッチング素子材２７Ａ内の複数のスイッチング素子ＳＥＬｕと電気的に接続されるワード線ＷＬｕとして機能する。

導電体２８Ａは、下端の方が上端よりもＸ軸に沿った幅が小さい逆テーパ形状を有する。スイッチング素子材２７Ａは、導電体２８Ａの下面及び側面を覆い、導電体２８Ａと同様に、逆テーパ形状を有する。スイッチング素子材２７Ａの上面は、導電体２８Ａの上面と同等の高さに位置する。スイッチング素子材２７Ａの下面は、例えば、対応する複数の素子２２の各々の上面に接する。すなわち、スイッチング素子材２７Ａのうち、複数の素子２６の各々の直上において導電体２８Ａの下面と接する部分がそれぞれスイッチング素子ＳＥＬｕとして機能する第１部分となり、導電体２８Ａの側面と接する部分がスイッチング素子ＳＥＬｕとして機能しない第２部分となる。なお、スイッチング素子材２７Ａのうち、導電体２８の下面と接するが対応する複数の素子２６の直上ではない部分は、スイッチング素子ＳＥＬｕとして機能しない第２部分に含まれる。スイッチング素子材２７Ａの第１部分のＸＹ平面に沿った断面積は、素子２６のＸＹ平面に沿った断面積より小さい。

２．２ メモリセルアレイの製造方法
次に、第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について、図１３及び図１４を用いて説明する。図１３及び図１４は、第１実施形態における図８及び図９に対応し、メモリセルアレイ１０のうち、素子２２が設けられた後にスイッチング素子材２３Ａ及び導電体２４Ａが設けられるまでの工程が示される。

まず、第１実施形態における図６及び図７と同様の工程により、半導体基板２０上に複数の導電体２１及び複数の素子２２が設けられる。

続いて、図１３に示すように、全面にわたって絶縁体層４２Ａが設けられる。絶縁体層４２Ａは、例えば、フォトリソグラフィ及び異方性エッチングによって、スイッチング素子材２３Ａ及び導電体２４Ａが設けられる予定の部分が選択的に除去される。これにより、絶縁体層４２Ａ内に複数のスリットＳＬＴが形成される。複数のスリットＳＬＴの下端には、対応する複数の素子２２の上面が露出する。図１３における工程で使用される異方性エッチングは、例えば、ＲＩＥである。なお、エッチングの加工条件を調整することにより、スリットＳＬＴは、下端（すなわち複数の素子２２が露出している面）の面積が開口部の面積よりも小さくなる逆テーパ形状となるように形成される。

続いて、図１４に示すように、全面にわたってスイッチング素子層及び導電体層が設けられる。スイッチング素子層は、複数のスリットＳＬＴの各々の側面及び下面を覆う。導電体層は、スイッチング素子層の上面に設けられ、複数のスリットＳＬＴを埋め込む。その後、スイッチング素子層及び導電体層は、例えばＣＭＰによって平坦化され、絶縁体層４２Ａより上方の部分が除去される。これにより、スイッチング素子層及び導電体層は、複数のスリットＳＬＴの各々に設けられた部分（すなわち、スイッチング素子材２３Ａ及び導電体２４Ａの構造体）に分離される。上述のとおり、スリットＳＬＴが逆テーパ形状に設けられるため、スイッチング素子材２３Ａ及び導電体２４Ａも逆テーパ形状となる。このため、スイッチング素子材２３Ａの第１部分のＸＹ平面に沿った断面積Ｓ２Ａ（図１３において、一点鎖線で囲まれる領域内のうち斜線でハッチングされる領域）は、素子２２のＸＹ平面に沿った断面積Ｓ１（図１３において、一点鎖線で囲まれる領域）よりも小さくなる。

以上により、メモリセルアレイ１０のうちメモリセルＭＣｄに対応する部分が設けられる。なお、メモリセルＭＣｕに対応する部分についても、上述した図１３及び図１４を含む工程を繰り返すことにより、設けることができる。

２．３ 本実施形態に係る効果
第２実施形態によれば、Ｙ軸に沿って並ぶ複数の素子２２の上方に、スイッチング素子材２３Ａ及び導電体２４Ａにより構成される１つの構造体が設けられる。スイッチング素子材２３Ａは、各々が対応する素子２２の直上において導電体２４Ａの下面に接する複数の第１部分と、導電体２４Ａの側面に接する第２部分と、を含む。これにより、スイッチング素子材２３のうち、複数の第１部分が、対応する複数のメモリセルＭＣにおけるスイッチング素子ＳＥＬとして機能することができる。このため、スイッチング素子材２３Ａの断面積を、対応する素子２２の直上における導電体２４Ａの下面の面積Ｓ２Ａ程度に抑制することができる。したがって、スイッチング素子ＳＥＬの断面積の増大を抑制することができ、スイッチング素子ＳＥＬに短絡欠陥が発生する確率を低減することができる。

また、スリットＳＬＴは、下端の幅が開口部の幅よりも小さい逆テーパ形状となるように形成される。これにより、導電体２４Ａの下面の面積は、導電体２４Ａの上面の面積よりも小さくなる。このため、スイッチング素子材２３Ａの第１部分の断面積の増加を抑制できる。

また、導電体２４Ａの下面の面積は、素子２２の上面の面積よりも小さい。上述の通り、素子２２は下面の面積の方が上面の面積よりも大きくなるテーパ形状に形成される。このため、スイッチング素子ＳＥＬの断面積は、少なくとも素子２２の断面積より小さくなる。したがって、スイッチング素子ＳＥＬ内に短絡欠陥が発生する確率を、磁気抵抗効果素子ＭＴＪ内に短絡欠陥が発生する確率よりも小さくすることができる。

また、スリットＳＬＴは、絶縁体層４２Ａ内において、素子２２と同等のピッチで設けられる。これにより、同一のビット線ＢＬに共通接続される複数のスイッチング素子ＳＥＬｄを、同一の材料内に形成することができる。

３． 第３実施形態
次に、第３実施形態に係る磁気記憶装置について説明する。第３実施形態では、磁気抵抗効果素子ＭＴＪとスイッチング素子ＳＥＬとが導電体を介して接続される点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。

３．１ メモリセルアレイの構成
図１５は、第３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図の一例であり、第１実施形態における図３に対応する。図１５では、スイッチング素子材２３及び導電体２４の構造体の軸が素子２２の軸に対して偏心して形成され、スイッチング素子材２７及び導電体２８の構造体の軸が素子２６の軸に対して偏心して形成された場合が示される。

図１５に示すように、素子２２とスイッチング素子材２３とを電気的に接続する導電体５０が設けられる。導電体５０は、素子２２の上面とスイッチング素子材２３の下面との間の第１部分と、素子２２の側面に接する第２部分と、を含む。すなわち、導電体５０（の第２部分）の下面は、素子２２の上面より下方に位置し、導電体５０（の第１部分）の上面は、素子２２の上面より上方に位置する。導電体５０の上面（すなわち、スイッチング素子材２３の下面）は、素子２２の直上であるか否かによらず、Ｚ軸に沿った高さが変化しない。導電体５０は、酸化膜に対して選択比をとりつつ選択的に異方性エッチングできる導電材料が望ましく、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの金属の窒化物、又はポリシリコンから選択される少なくとも１つの材料を含む。

同様に、素子２６とスイッチング素子材２７とを電気的に接続する導電体５１が設けられる。導電体５１は、素子２６の上面とスイッチング素子材２７の下面との間の第１部分と、素子２６の側面に接する第２部分と、を含む。すなわち、導電体５１（の第２部分）の下面は、素子２６の上面より下方に位置し、導電体５１（の第１部分）の上面は、素子２６の上面より上方に位置する。導電体５１の上面（すなわち、スイッチング素子材２７の下面）は、素子２６の直上であるか否かによらず、Ｚ軸に沿った高さが変化しない。導電体５１は、導電体５０と同様、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの金属の窒化物、又はポリシリコンから選択される少なくとも１つの材料を含む。

３．２ メモリセルアレイの製造方法
次に、第３実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について、図１６乃至図１９を用いて説明する。図１６乃至図１９は、第１実施形態における図８及び図９に対応し、メモリセルアレイ１０のうち、素子２２が設けられた後に導電体５０、スイッチング素子材２３、及び導電体２４が設けられるまでの工程が示される。

まず、第１実施形態における図６及び図７と同様の工程により、半導体基板２０上に複数の導電体２１及び複数の素子２２が設けられる。

続いて、図１６に示すように、全面にわたって絶縁体層４２が設けられる。絶縁体層４２は、例えば、フォトリソグラフィ及び異方性エッチングによって、スイッチング素子材２３及び導電体２４が設けられる予定の部分が選択的に除去される。これにより、絶縁体層４２内に複数のホールＨ２が形成される。しかしながら、ホールＨ２は、製造工程上の種々の要因により、素子２２に対して偏心して形成され得る。

ホールＨ２の形成における異方性エッチングでは、素子２２のエッチングレートは、絶縁体層４２及び絶縁体４１のエッチングレートより小さい。これにより、エッチング工程において、素子２２が露出した部分についてはエッチングの進行がほとんどストップするのに対して、素子２２の外側（すなわち絶縁体４１が露出した部分）については、引き続きエッチングされる。このため、ホールＨ２が素子２２に対して偏心している場合、ホールＨ２内において、素子２２の上面よりも下方までエッチングされる領域が形成されやすい。

続いて、図１７に示すように、全面にわたって導電体層が設けられる。導電体層は、複数のホールＨ２を埋め込む。その後、導電体層は、例えばＣＭＰによって平坦化され、絶縁体層４２より上方の部分が除去される。これにより、導電体層は、複数のホールＨ２の各々に設けられた導電体５０に分離される。

続いて、図１８に示すように、導電体５０の選択比が高い異方性エッチングにより、導電体５０の一部が選択的に除去される。導電体５０は、例えば、素子２２の上面が露出する直前まで除去される。これにより、素子２２の直上であるか否かに依らずに平坦な下面を有するホールＨ３が形成される。

続いて、図１９に示すように、全面にわたってスイッチング素子層及び導電体層が設けられる。スイッチング素子層は、複数のホールＨ３の各々の側面及び下面を覆う。導電体層は、スイッチング素子層の上面に設けられ、複数のホールＨ３を埋め込む。その後、スイッチング素子層及び導電体層は、例えばＣＭＰによって平坦化され、絶縁体層４２より上方の部分が除去される。これにより、スイッチング素子層及び導電体層は、複数のホールＨ３の各々に設けられた部分（すなわち、スイッチング素子材２３及び導電体２４の構造体）に分離される。

その後、第１実施形態における図１０と同等の工程により、メモリセルＭＣｄに対応する部分が設けられる。

３．３ 本実施形態に係る効果
素子２２に対して偏心したホールＨ２内に、導電体５０を介さずにスイッチング素子材２３を成膜した場合、スイッチング素子材２３は、素子２２の側面及び上面に沿って設けられる。このため、スイッチング素子ＳＥＬとして機能するスイッチング素子材２３の下部に歪みが生じ、当該歪みが短絡欠陥の発生を増大させる原因となる場合がある。

第３実施形態によれば、ホールＨ２内において素子２２の側面が露出する部分が導電体５０によって埋め込まれる。これにより、スイッチング素子材２３の下面は、素子２２の上面よりも上方に位置し、かつ平坦な形状となる。このため、素子２２とスイッチング素子材２３とが互いに偏心して設けられる場合においても、スイッチング素子材２３の下部に歪みが生じることを抑制できる。したがって、スイッチング素子ＳＥＬに短絡欠陥が発生する確率の上昇を抑制することができる。

４． その他
なお、上述の第１実施形態乃至第３実施形態に限らず、種々の変形が適用可能である。

例えば、上述の第１実施形態乃至第３実施形態では、最下層に形成されるワード線ＷＬｄが、ビット線ＢＬ及びワード線ＷＬｕと異なり、スイッチング素子材を含まない構成である場合について説明したが、これに限られない。例えば、ワード線ＷＬｄは、ビット線ＢＬ及びワード線ＷＬｕと同様に、スイッチング素子材を含む構造体として形成されてもよい。これにより、ワード線ＷＬｄを形成する工程と、ビット線ＢＬ及びワード線ＷＬｕを形成する工程とを共通化することができる。このため、配線の性能を同等に設計できると共に、設計負荷を低減することができる。

また、例えば、上述の第３実施形態では、導電体５０は、素子２２の上面とスイッチング素子材２３との間の第１部分を含む場合について説明したが、これに限られない。例えば、図２０に示すように、導電体５０の上面は、素子２２の上面と同じ高さであってもよく、この場合、スイッチング素子材２３の下面は、素子２２の上面及び導電体５０の上面のいずれとも接していてもよい。

また、例えば、上述の第１実施形態乃至第３実施形態では、スイッチング素子材２３が導電体２４の下面及び側面に接し、スイッチング素子材２７が導電体２８の下面及び側面に接する場合について説明したが、これに限られない。例えば、図２１に示すように、スイッチング素子材２３Ｂは、逆テーパ形状であればよく、素子２２の上方において、導電体２４Ｂの下面に接する部分を有し、かつ導電体２４Ｂの側面に接する部分を有していなくてもよい。同様に、スイッチング素子材２７Ｂは、逆テーパ形状であればよく、素子２６の上方において、導電体２８Ｂの下面に接する部分を有し、かつ導電体２８Ｂの側面に接する部分を有していなくてもよい。当該形状は、例えば、逆テーパ形状のホール又はスリット内に形成したスイッチング素子材２３Ｂ（又は２７Ｂ）の一部をエッチバックした後に、導電体２４Ｂ（又は２８Ｂ）を成膜することによって得られる。この場合、スイッチング素子材２３Ｂ及び２７Ｂの上面の面積はそれぞれ、導電体２４Ｂ及び２８Ｂの下面の面積と等しくなる。

加えて、図２１の例では、スイッチング素子材２３Ｂの上面（すなわち、導電体２４Ｂの下面）の面積を、素子２２の上面の面積よりも小さくすることにより、スイッチング素子ＳＥＬｄの断面積を磁気抵抗効果素子ＭＴＪｄの断面積よりも小さくすることができる。同様に、スイッチング素子材２７Ｂの上面（すなわち、導電体２８Ｂの下面）の面積を、素子２６の上面の面積よりも小さくすることにより、スイッチング素子ＳＥＬｕの断面積を磁気抵抗効果素子ＭＴＪｕの断面積よりも小さくすることができる。これにより、スイッチング素子ＳＥＬに短絡欠陥が発生する確率を、少なくとも磁気抵抗効果素子ＭＴＪよりも大きくならない程度に抑制することができる。

また、例えば、上述の第１実施形態乃至第３実施形態では、磁気抵抗効果素子ＭＴＪが、参照層ＲＬの上方に記憶層ＳＬが位置するトップフリー構造である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬの上方に参照層ＲＬが位置するボトムフリー構造であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１，２４，２４Ａ，２５，２８，２８Ａ，２９，５０，５１…導電体、２２，２６…素子、２３，２３Ａ，２７，２７Ａ…スイッチング素子材、３２，３４…非磁性体、３１，３３，３５…強磁性体、４１，４３…絶縁体、４２，４２Ａ…絶縁体層。

Claims (19)

1. 基板の上方に設けられた第１磁気抵抗効果素子と、
   各々が前記第１磁気抵抗効果素子の上方に設けられた第１スイッチング素子材及び第１導電体と、
   を備え、
   前記第１スイッチング素子材は、前記第１磁気抵抗効果素子の直上において前記第１導電体の下面と接する第１部分を含み、
   前記第１スイッチング素子材の下面の面積は、前記第１導電体の下面に沿った前記第１スイッチング素子材の断面積より小さい、
   磁気記憶装置。
2. 前記第１スイッチング素子材は、前記第１導電体の側面に接する第２部分を更に含み、
   前記第１導電体の下面の面積は、前記断面積より小さい、
   請求項１記載の磁気記憶装置。
3. 前記第１導電体の下面の面積は、前記第１磁気抵抗効果素子の上面の面積より小さい、
   請求項２記載の磁気記憶装置。
4. 前記基板の表面に平行な第１方向に沿って前記第１磁気抵抗効果素子と並ぶ第２磁気抵抗効果素子と、
   各々が前記第２磁気抵抗効果素子の上方に設けられた第２スイッチング素子材及び第２導電体と、
   を更に備え、
   前記第２スイッチング素子材は、
   前記第２磁気抵抗効果素子の直上において前記第２導電体の下面に接する第１部分と、
   前記第２導電体の側面に接する第２部分と、
   を含む、
   請求項３記載の磁気記憶装置。
5. 前記第１導電体の上面及び前記第２導電体の上面に接し、前記第１方向に沿って延びる第３導電体と、
   前記第１磁気抵抗効果素子の下面に接し、前記基板の表面に平行かつ前記第１方向と交差する第２方向に沿って延びる第３導電体と、
   前記第２磁気抵抗効果素子の下面に接し、前記第２方向に沿って延びる第４導電体と、
   を更に備えた、
   請求項４記載の磁気記憶装置。
6. 前記第１スイッチング素子材及び前記第１導電体は、前記基板の表面に平行な第１方向に沿って延びる、
   請求項２記載の磁気記憶装置。
7. 前記第１導電体の前記基板の表面に平行かつ前記第１方向と交差する第２方向に沿った長さは、前記第１磁気抵抗効果素子の前記第２方向に沿った長さより短い、
   請求項６記載の磁気記憶装置。
8. 前記第１磁気抵抗効果素子と前記第１方向に沿って並ぶ第２磁気抵抗効果素子を更に備え、
   前記第１スイッチング素子材は、前記第２磁気抵抗効果素子の直上において前記第１導電体の下面に接する第３部分を更に含む、
   請求項７記載の磁気記憶装置。
9. 前記第１スイッチング素子材の下面及び前記第１磁気抵抗効果素子の側面に接する第１部分を含む第６導電体を更に備えた、
   請求項２記載の磁気記憶装置。
10. 前記第６導電体は、前記第１磁気抵抗効果素子の上面と前記第１スイッチング素子材の下面との間の第２部分を更に含む、
    請求項９記載の磁気記憶装置。
11. 前記第１導電体の下面の面積は、前記断面積と等しい、
    請求項１記載の磁気記憶装置。
12. 基板の上方に、前記基板の表面に平行な第１方向に沿って並ぶ第１磁気抵抗効果素子及び第２磁気抵抗効果素子を設けることと、
    前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子の上面上に絶縁体層を設けることと、
    前記絶縁体層内に前記第１磁気抵抗効果素子の上面及び前記第２磁気抵抗効果素子の上面に達する空間を形成することと、
    前記空間内にスイッチング素子層及び第１導電体層を順に形成することと、
    を備えた、
    磁気記憶装置の製造方法。
13. 前記空間を形成することは、前記第１磁気抵抗効果素子の上面に達する第１ホールと、前記第２磁気抵抗効果素子の上面に達しかつ前記第１ホールと分離した第２ホールと、を形成することを含み、
    前記スイッチング素子層及び前記第１導電体層を、前記第１ホール内の第１スイッチング素子材及び第１導電体と、前記第２ホール内の第２スイッチング素子材及び第２導電体と、に分離すること、
    を更に備えた、
    請求項１２記載の製造方法。
14. 前記第１導電体の下面の面積は、前記第１磁気抵抗効果素子の上面の面積より小さい、
    請求項１３記載の製造方法。
15. 前記第１導電体の上面及び前記第２導電体の上面に接し、前記第１方向に沿って延びる第３導電体を設けることと、
    前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子を設ける前に、前記基板の上方に、各々が前記基板の表面に平行かつ前記第１方向と交差する第２方向に沿って延び、かつ前記第１方向に沿って並ぶ第４導電体及び第５導電体を設けることと、
    を更に備え、
    前記第１磁気抵抗効果素子は、前記第４導電体の上面に接し、
    前記第２磁気抵抗効果素子は、前記第５導電体の上面に接する、
    請求項１４記載の製造方法。
16. 前記空間を形成することは、前記第１磁気抵抗効果素子の上面及び前記第２磁気抵抗効果素子の上面に達し、前記第１方向に沿って延びるスリットを形成することを含む、
    請求項１３記載の製造方法。
17. 前記第１導電体の前記基板の表面に平行かつ前記第１方向と交差する第２方向に沿った長さは、前記第１磁気抵抗効果素子の前記第２方向に沿った長さより短い、
    請求項１６記載の製造方法。
18. 前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子を設ける前に、前記基板の上方に、各々が前記第２方向に沿って延び、かつ前記第１方向に沿って並ぶ第４導電体及び第５導電体を設けることと、
    を更に備え、
    前記第１磁気抵抗効果素子は、前記第４導電体の上面に接し、
    前記第２磁気抵抗効果素子は、前記第５導電体の上面に接する、
    請求項１７記載の製造方法。
19. 前記空間の下面は、前記第１磁気抵抗効果素子の上面及び前記第２磁気抵抗効果素子の上面より下方に位置し、
    前記スイッチング素子層及び前記第１導電体層を形成する前に、前記空間内に第２導電体層を形成することと、
    前記第２導電体層を、前記第１磁気抵抗効果素子の上面及び前記第２磁気抵抗効果素子の上面より下方に位置する部分を残して除去することと、
    を更に備え、
    前記スイッチング素子層及び前記第１導電体層を形成することは、前記第２導電体層が前記部分を残して除去された後の前記空間内に前記スイッチング素子層及び前記第１導電体層を順に形成することを含む、
    請求項１２記載の製造方法。
    

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