TWI775290B - 磁性記憶裝置及磁性記憶裝置之製造方法 - Google Patents

磁性記憶裝置及磁性記憶裝置之製造方法 Download PDF

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Abstract

本發明之實施形態提供一種能夠以高縱橫比配置磁阻效應元件之磁性記憶裝置及磁性記憶裝置之製造方法。 實施形態之磁性記憶裝置具備：第1導電體，其沿第1方向延伸；第2導電體，其在第1導電體之上方沿第2方向延伸；及第1積層體，其設置於第1導電體與第2導電體之間，且包含第1磁阻效應元件。第1積層體沿第1積層體之積層面具有矩形狀，第1積層體之矩形狀之邊與第1方向及第2方向之任一方向均交叉。

Description

磁性記憶裝置及磁性記憶裝置之製造方法
實施形態係關於一種磁性記憶裝置及磁性記憶裝置之製造方法。
業已知悉利用磁阻效應元件作為記憶元件之磁性記憶裝置(MRAM：Magnetoresistive Random Access Memory，磁性隨機存取記憶體)。
本發明所欲解決之問題係提供一種能夠以高縱橫比配置磁阻效應元件之磁性記憶裝置及磁性記憶裝置之製造方法。
實施形態之磁性記憶裝置具備：第1導電體，其沿第1方向延伸；第2導電體，其在上述第1導電體之上方沿第2方向延伸；及第1積層體，其設置於上述第1導電體與上述第2導電體之間，且包含第1磁阻效應元件。上述第1積層體沿上述第1積層體之積層面具有矩形狀，上述第1積層體之上述矩形狀之邊與上述第1方向及上述第2方向之任一方向均交叉。
以下，參照圖式，針對實施形態進行說明。此外，於以下之說明中，針對具有同一功能及構成之構成要素，加上共通之參考符號。又，於區別具有共通之參考符號之複數個構成要素之情形下，對該共通之參考符號加上尾標而進行區別。此外，於針對複數個構成要素，無須特別區別之情形下，對該複數個構成要素僅加上共通之參考符號，而不加上尾標。此處，尾標並不限定於下標或上標，例如，包含添加於參考符號之末尾之小寫字母、及意指排列之索引等。
1.實施形態 針對實施形態之磁性記憶裝置進行說明。實施形態之磁性記憶裝置例如包含利用藉由磁性穿隧接面(MTJ：Magnetic Tunnel Junction)而具有磁阻效應(Magnetoresistance effect)之元件(亦稱為MTJ元件、或磁阻效應元件(Magnetoresistance effect element))來作為可變電阻元件之由垂直磁化方式實現之磁性記憶裝置。
1.1 構成 首先，針對實施形態之磁性記憶裝置之構成進行說明。
1.1.1 磁性記憶裝置之構成 圖1係顯示實施形態之磁性記憶裝置之構成之方塊圖。如圖1所示，磁性記憶裝置1具備：記憶體單元陣列10、列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16、輸入輸出電路17、及控制電路18。
記憶體單元陣列10具備各自與列(row)、及行(column)之組建立對應關係之複數個記憶體單元MC。具體而言，位於同一列之記憶體單元MC連接於同一字元線WL，位於同一行之記憶體單元MC連接於同一位元線BL。
列選擇電路11經由字元線WL與記憶體單元陣列10連接。對列選擇電路11，供給來自解碼電路13之位址ADD之解碼結果(列位址)。列選擇電路11將與基於位址ADD之解碼結果之列對應之字元線WL設定為選擇狀態。以下，設定為選擇狀態之字元線WL稱為選擇字元線WL。又，選擇字元線WL以外之字元線WL稱為非選擇字元線WL。
行選擇電路12經由位元線BL與記憶體單元陣列10連接。對行選擇電路12，供給來自解碼電路13之位址ADD之解碼結果(行位址)。行選擇電路12將與基於位址ADD之解碼結果之行對應之位元線BL設定為選擇狀態。以下，設定為選擇狀態之位元線BL稱為選擇位元線BL。又，選擇位元線BL以外之位元線BL稱為非選擇位元線BL。
解碼電路13將來自輸入輸出電路17之位址ADD解碼。解碼電路13將位址ADD之解碼結果供給至列選擇電路11、及行選擇電路12。位址ADD包含所選擇之行位址、及列位址。
寫入電路14進行資料向記憶體單元MC之寫入。寫入電路14例如包含寫入驅動器(未圖示)。
讀出電路15進行資料自記憶體單元MC之讀出。讀出電路15例如包含感測放大器(未圖示)。
電壓產生電路16利用自磁性記憶裝置1之外部(未圖示)提供之電源電壓，產生用於記憶體單元陣列10之各種動作之電壓。例如，電壓產生電路16產生於寫入動作時所需之各種電壓，並輸出至寫入電路14。又，例如，電壓產生電路16產生於讀出動作時所需之各種電壓，並輸出至讀出電路15。
輸入輸出電路17將來自磁性記憶裝置1之外部之位址ADD傳送至解碼電路13。輸入輸出電路17將來自磁性記憶裝置1之外部之指令CMD傳送至控制電路18。輸入輸出電路17於磁性記憶裝置1之外部與控制電路18之間收發各種控制信號CNT。輸入輸出電路17將來自磁性記憶裝置1之外部之資料DAT傳送至寫入電路14，並將自讀出電路15傳送之資料DAT輸出至磁性記憶裝置1之外部。
控制電路18基於控制信號CNT及指令CMD，控制磁性記憶裝置1內之列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16、及輸入輸出電路17之動作。
1.1.2 記憶體單元陣列之構成 其次，針對實施形態之磁性記憶裝置之記憶體單元陣列之構成，利用圖2進行說明。圖2係顯示實施形態之磁性記憶裝置之記憶體單元陣列之構成之電路圖。於圖2中，字元線WL係由包含索引(″＜＞″)之尾標予以分類而顯示。
如圖2所示，記憶體單元MC於記憶體單元陣列10內矩陣狀配置，跟複數條位元線BL(BL＜0＞、BL＜1＞、…、BL＜N＞)中之1條、與複數條字元線WL(WL＜0＞、WL＜1＞、…、WL＜M＞)中之1條之組建立對應關係(M及N為任意之整數)。亦即，記憶體單元MC＜i、j＞(0≦i≦M、0≦j≦N)連接於字元線WL＜i＞與位元線BL＜j＞之間。
記憶體單元MC＜i、j＞包含串聯連接之開關元件SEL＜i、j＞及磁阻效應元件MTJ＜i、j＞。
開關元件SEL具有作為於資料向對應之磁阻效應元件MTJ之寫入及讀出時，控制電流向磁阻效應元件MTJ之供給之開關之功能。更具體而言，例如，某一記憶體單元MC內之開關元件SEL於施加於該記憶體單元MC之電壓未達臨限值電壓Vth時，作為電阻值較大之絕緣體，截斷電流(成為關斷狀態)，於為臨限值電壓Vth以上時，作為電阻值較小之導電體，流通電流(成為導通狀態)。亦即，開關元件SEL具有可不受限於流通之電流之方向，相應於施加於記憶體單元MC之電壓之大小，切換將電流流通或截斷之功能。
開關元件SEL可為例如2端子型開關元件。於施加於2端子間之電壓未達臨限值時，該開關元件為″高電阻″狀態、例如電性非導通狀態。於施加於2端子間之電壓為臨限值以上時，開關元件變化為″低電阻″狀態、例如電性導通狀態。開關元件可無論電壓為哪一極性，均具有該功能。
磁阻效應元件MTJ藉由受開關元件SEL控制供給之電流，可將電阻值切換於低電阻狀態與高電阻狀態。磁阻效應元件MTJ作為可藉由該電阻狀態之變化寫入資料、且可將被寫入之資料非揮發地保存、並讀出之記憶元件，發揮功能。
其次，針對記憶體單元陣列10之記憶體單元MC之形狀、及記憶體單元MC對於位元線BL及字元線WL之配置，利用圖3進行說明。圖3顯示用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之俯視圖之一例。於圖3中，顯示設置於記憶體單元陣列10中之3條字元線WL＜m-1＞、WL＜m＞、及WL＜m+1＞、與3條位元線BL＜n-1＞、BL＜n＞、及BL＜n+1＞之間之複數個記憶體單元MC(1≦m≦M-1、1≦n≦N-1)。此外，為便於說明，而於圖3中省略層間絕緣膜而顯示。
如圖3所示，記憶體單元陣列10設置於半導體基板20之上方。於以下之說明中，將與半導體基板20之表面平行之面設為XY平面，將垂直於XY平面之軸設為Z軸。將沿Z軸接近半導體基板20之方向設為「下方」，將遠離之方向設為「上方」。於XY平面內，將相互正交之2個軸之組之一個設為X軸及Y軸。又，於XY平面內，將使X軸及Y軸繞Z軸旋轉θ之軸分別設為X′軸及Y′軸。
複數個記憶體單元MC設置於字元線WL與位元線BL之間。於圖3之例中，示出在記憶體單元MC之下方設置字元線WL，於記憶體單元MC之上方設置位元線BL之情形，但並不限定於此，字元線WL與位元線BL之上下關係可相反。
複數個記憶體單元MC各者沿XY剖面具有矩形狀。該複數個記憶體單元MC各者之矩形狀之剖面例如具有平行於X′軸或Y′軸之邊。亦即，該記憶體單元MC之矩形狀之剖面可與使字元線WL與位元線BL交叉之矩形狀之部分繞Z軸旋轉θ旋轉而獲得之形狀相似。
複數條字元線WL沿X軸延伸，且各者沿Y軸排列。複數條位元線BL沿Y軸排列，且各者沿X軸排列。2條字元線WL之間之距離、與2條位元線BL之間之距離例如可實質上設定得相等。於1條位元線BL與1條字元線WL相交之部分，設置1個記憶體單元MC。亦即，與同一位元線BL或同一字元線WL相接且相鄰之2個記憶體單元MC(例如，記憶體單元MC＜m,n＞及MC＜m,n+1＞、或記憶體單元MC＜m,n＞及MC＜m+1,n＞)間之距離之長度d1短於在對角線上排列之2個記憶體單元MC(例如，記憶體單元MC＜m,n＞及MC＜m+1,n+1＞)間之距離之長度d2。
其次，針對記憶體單元陣列10之剖面構造，利用圖4及圖5進行說明。圖4及圖5顯示用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之剖視圖之一例。圖4及圖5分別係沿圖3之IV-IV線、及V-V線之剖視圖。
如圖4及圖5所示，記憶體單元陣列10設置於半導體基板20之上方。
於半導體基板20之上表面上，例如設置複數個導電體21。複數個導電體21各者具有導電性，作為字元線WL發揮功能。於相鄰之2個導電體21之間之部分，設置絕緣體41。藉此，複數個導電體21各者相互絕緣。此外，於圖4及圖5中，針對複數個導電體21設置於半導體基板20上之情形進行了說明，但並不限定於此。例如，複數個導電體21可與半導體基板20相離地設置，而與半導體基板20不相接。
於1個導電體21之上表面上，設置各自作為磁阻效應元件MTJ發揮功能之複數個元件22。元件22沿Z軸具有高度L1，且具有自下方朝向上方沿XY平面之剖面積變小之錐形形狀。設置於1個導電體21之上表面上之複數個元件22例如沿X軸排列設置。亦即，於1個導電體21之上表面，沿X軸排列之複數個元件22共通地連接。此外，針對元件22之構成之細節於後文敘述。
絕緣體41中之沿圖4所示之剖面相鄰之2個元件22之間之部分41A之上表面位於較元件22之下表面低高度L2a之下方。部分41A之上表面之高度無論與元件22相隔之距離為何，均幾乎不變化。
又，絕緣體41中之沿圖5所示之剖面相鄰之2個元件22之間之部分41B之上表面位於較元件22之下表面低高度L2b之下方。部分41B之上表面之高度與部分41A之上表面同樣地無論與元件22相隔之距離為何，均幾乎不變化。
於複數個元件22各者之上表面上，設置作為開關元件SEL發揮功能之元件23。元件23與元件22同樣地，具有自下方朝向上方沿XY平面之剖面積變小之錐形形狀。複數個元件23各者之上表面連接於複數個導電體24之任一者。
複數個導電體24具有導電性，作為位元線BL發揮功能。於1個導電體24，共通地連接沿Y軸排列之複數個元件23。此外，於圖4及圖5中，針對複數個元件23各者設置於元件22上、及導電體24上之情形進行了說明，但並不限定於此。例如，複數個元件23各者可經由導電性之接觸插塞(未圖示)與元件22、及導電體24連接。
於如以上之記憶體單元陣列10之構成中，高度L2a與高度L2b可視為相同之程度。亦即，絕緣體41之部分41A之上表面與部分41B之上表面可視為位於相同之高度。具體而言，例如，高度(L1+L2b)相對於高度(L1+L2a)之比可為0.9以上1.5以下(0.9≦(L1+L2b)/(L1+L2a)≦1.5)。更佳為，高度(L1+L2b)相對於高度(L1+L2a)之比可為0.9以上1.1以下(0.9≦(L1+L2b)/(L1+L2a)≦1.1)。
此外，於以下之說明中，元件22之高度相對於沿X軸或Y軸之方向排列之2個元件22之間之距離之比，亦稱為縱橫比AR。於圖3～圖5之例中，若將在沿X軸或Y軸之方向排列之2個元件間之距離之長度視為長度d1，則記憶體單元陣列10之縱橫比AR例如由AR=L1/d1定義。縱橫比AR較理想為設定為1以上，更理想為1.5左右或1.5以上。而且，長度d1較理想為設定為例如50奈米(nm)以下。
1.1.3 磁阻效應元件 其次，針對實施形態之磁性裝置之磁阻效應元件之構成，利用圖6進行說明。圖6係顯示實施形態之磁性裝置之磁阻效應元件之構成之剖視圖。於圖6(A)中，顯示沿X′Y′平面切割磁阻效應元件MTJ內之穿隧障壁層TB之剖面之一例。於圖6(B)中，例如，顯示沿垂直於Z軸之平面(例如，X′Z平面)切割圖4及圖5所示之磁阻效應元件MTJ之剖面之一例。
首先，參照圖6(A)，針對沿磁阻效應元件MTJ之X′Y′平面之剖面形狀進行說明。
如圖6(A)所示，磁阻效應元件MTJ自上方觀察，設置為一邊為長度d3之矩形狀(例如，正方形狀)。此外，於圖6(A)中，作為一例，針對穿隧障壁層TB之沿X′Y′平面之剖面之形狀進行了說明，但針對磁阻效應元件MTJ內之其他層之形狀亦然，其概觀除了由沿Z軸之錐形形狀所致之尺寸差異以外，與圖6(A)之情形同等。
磁阻效應元件MTJ之穿隧障壁層TB於沿X′Y′平面之剖面中，沿該矩形狀之對角線方向，具有較長度d3為長之長度d4。長度d3較理想為設定為例如20奈米(nm)以下，且較理想為同時滿足對於該長度d3之要求(例如，d3≦20奈米)、與對於上述之長度d1之要求(例如，d1≦50奈米)。
其次，參照圖6(B)，針對磁阻效應元件MTJ之沿Z軸之剖面形狀進行說明。
如圖6(B)所示，磁阻效應元件MTJ例如包含：作為頂層TOP(Top layer)發揮功能之非磁性體31、作為覆蓋層CAP(Capping layer)發揮功能之非磁性體32、作為記憶層SL(Storage layer)發揮功能之鐵磁體33、作為穿隧障壁層TB(Tunnel barrier layer)發揮功能之非磁性體34、作為參考層RL(Reference layer)發揮功能之鐵磁體35、作為間隔層SP(Spacer layer)發揮功能之非磁性體36、作為移位消除層SCL(Shift cancelling layer)發揮功能之鐵磁體37、及作為基底層UL(Under layer)發揮功能之非磁性體38。
磁阻效應元件MTJ例如自字元線WL側朝向位元線BL側(朝Z軸方向)，依非磁性體38、鐵磁體37、非磁性體36、鐵磁體35、非磁性體34、鐵磁體33、非磁性體32、及非磁性體31之順序，積層複數個膜。磁阻效應元件MTJ例如構成磁阻效應元件MTJ之磁性體之磁化方向相對於膜面朝向垂直方向，作為垂直磁化型MTJ元件發揮功能。此外，磁阻效應元件MTJ可於上述之各層31～38之間，包含未圖示之進一步之層。
非磁性體31為非磁性之導電體，具有作為提高磁阻效應元件MTJ之上端與位元線BL或字元線WL之電性連接性之上部電極(top electrode)之功能。非磁性體31例如包含選自鎢(W)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、及氮化鈦(TiN)之至少1種元素或化合物。
非磁性體32為非磁性體之層，具有抑制鐵磁體33之阻尼常數之上升、且降低寫入電流之功能。非磁性體32例如包含選自氧化鎂(MgO)、氮化鎂(MgN)、氮化鋯(ZrN)、氮化鈮(NbN)、氮化矽(SiN)、氮化鋁(AlN)、氮化鉿(HfN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉻(CrN)、氮化鉬(MoN)、氮化鈦(TiN)、氮化釩(VN)之至少一種氮化物或氧化物。又，非磁性體32可為該等氮化物或氧化物之混合物。亦即，非磁性體32並不限定於包含2種元素之二元化合物，可包含含有3種元素之三元化合物、例如氮化鈦鋁(AlTiN)等。
鐵磁體33具有鐵磁性，於垂直於膜面之方向具有易磁化軸向。鐵磁體33具有沿Z軸朝向位元線BL側、字元線WL側之任一方向之磁化方向。鐵磁體33包含鐵(Fe)、鈷(Co)、及鎳(Ni)中至少任一種，鐵磁體33更包含硼(B)。更具體而言，例如，鐵磁體33可包含鐵鈷硼(FeCoB)或硼化鐵(FeB)，具有體心立方系之結晶構造。
非磁性體34為非磁性之絕緣體，包含例如氧化鎂(MgO)，可如上述般更包含硼(B)。非磁性體34具有膜面配向於(001)面之NaCl結晶構造，於鐵磁體33之結晶化處理中，作為成為用於使結晶質之膜自與鐵磁體33之界面生長之晶核之片材發揮功能。非磁性體34設置於鐵磁體33與鐵磁體35之間，與該等2個鐵磁體一起形成磁性穿隧接面。
鐵磁體35具有鐵磁性，於垂直於膜面之方向具有易磁化軸向。鐵磁體35具有沿Z軸朝向位元線BL側、字元線WL側之任一方向之磁化方向。鐵磁體35例如包含鐵(Fe)、鈷(Co)、及鎳(Ni)中至少任一種。又，鐵磁體35可更包含硼(B)。更具體而言，例如，鐵磁體35可包含鐵鈷硼(FeCoB)或硼化鐵(FeB)，具有體心立方系之結晶構造。鐵磁體35之磁化方向被固定，於圖5之例中，朝向鐵磁體37之方向。此外，「磁化方向被固定」意指磁化方向不會因可使鐵磁體33之磁化方向反轉之大小之電流(自旋轉矩)而變化。
此外，雖然於圖6中省略圖示，但鐵磁體35可為包含複數個層之積層體。具體而言，例如，構成鐵磁體35之積層體可為具有上述之包含鐵鈷硼(FeCoB)或硼化鐵(FeB)之層來作為與非磁性體34之界面層，且於該界面層與非磁性體36之間介隔著非磁性之導電體進一步積層鐵磁體之構造。構成鐵磁體35之積層體內之非磁性之導電體例如可包含選自鉭(Ta)、鉿(Hf)、鎢(W)、鋯(Zr)、鉬(Mo)、鈮(Nb)、及鈦(Ti)至少一種金屬。構成鐵磁體35之積層體內之進一步之鐵磁體例如可包含選自鈷(Co)與鉑(Pt)之多層膜(Co/Pt多層膜)、鈷(Co)與鎳(Ni)之多層膜(Co/Ni多層膜)、及鈷(Co)與鈀(Pd)之多層膜(Co/Pd多層膜)之至少一種多層膜。
非磁性體36為非磁性之導電體，例如包含選自釕(Ru)、鋨(Os)、銥(Ir)、釩(V)、及鉻(Cr)之至少一種元素。
鐵磁體37具有鐵磁性，於垂直於膜面之方向具有易磁化軸向。鐵磁體37具有沿Z軸朝向位元線BL側、字元線WL側之任一方向之磁化方向。鐵磁體37之磁化方向與鐵磁體35同樣地被固定，於圖5之例中，朝向鐵磁體35之方向。鐵磁體37例如包含選自鈷鉑(CoPt)、鈷鎳(CoNi)、及鈷鈀(CoPd)之至少一種合金。鐵磁體37可與鐵磁體35同樣地為包含複數個層之積層體。該情形下，鐵磁體37例如可包含選自鈷(Co)與鉑(Pt)之多層膜(Co/Pt多層膜)、鈷(Co)與鎳(Ni)之多層膜(Co/Ni多層膜)、及鈷(Co)與鈀(Pd)之多層膜(Co/Pd多層膜)之至少1種多層膜。
鐵磁體35及37藉由非磁性體36而反鐵磁性地耦合。亦即，鐵磁體35及37以具有相互反平行之磁化方向之方式耦合。為此，於圖6之例中，鐵磁體35及37之磁化方向朝向相互對向之方向。將如此之鐵磁體35、非磁性體36、及鐵磁體37之耦合構造稱為SAF(Synthetic Anti-Ferromagnetic，合成反鐵磁體)構造。藉此，鐵磁體37可將鐵磁體35之漏磁場對鐵磁體33之磁化方向造成之影響抵消。為此，抑制因鐵磁體35之漏磁場等，於鐵磁體33之磁化之易反轉性產生非對稱性(亦即，鐵磁體33之磁化之方向之反轉時之反易轉性於自一者朝另一者反轉之情形、及其反向地反轉之情形下不同)。
非磁性體38為非磁性之導電體，具有提高與位元線BL或字元線WL之電性連接性之電極之功能。又，非磁性體38例如包含高熔點金屬。高熔點金屬例如表示熔點高於鐵(Fe)及鈷(Co)之材料，例如包含選自鋯(Zr)、鉿(Hf)、鎢(W)、鉻(Cr)、鉬(Mo)、鈮(Nb)、鈦(Ti)、鉭(Ta)、釩(V)、釕(Ru)、及鉑(Pt)之至少一種元素。
於實施形態中，採用於如此之磁阻效應元件MTJ中流通寫入電流，藉由該寫入電流朝記憶層SL及參考層RL注入自旋轉矩，而控制記憶層SL之磁化方向及參考層RL之磁化方向之自旋注入寫入方式。磁阻效應元件MTJ可根據記憶層SL及參考層RL之磁化方向之相對關係平行或反平行，而獲取低電阻狀態及高電阻狀態之任一狀態。
若於磁阻效應元件MTJ中，於圖6之箭頭A1之方向、亦即自記憶層SL朝向參考層RL之方向，流通某大小之寫入電流Ic0，則記憶層SL及參考層RL之磁化方向之相對關係成為平行。於該平行狀態之情形下，磁阻效應元件MTJ之電阻值成為最低，磁阻效應元件MTJ設定為低電阻狀態。該低電阻狀態被稱為「P(Parallel，平行)狀態」，被規定為例如資料″0″之狀態。
又，若於磁阻效應元件MTJ中，於圖6之箭頭A2之方向、亦即自參考層RL朝向記憶層SL之方向(與箭頭A1為相反方向)，流通較寫入電流Ic0為大之寫入電流Ic1，則記憶層SL及參考層RL之磁化方向之相對關係成為反平行。於該反平行狀態之情形下，磁阻效應元件MTJ之電阻值成為最高，磁阻效應元件MTJ設定為高電阻狀態。該高電阻狀態被稱為「AP(Anti-Parallel，反平行)狀態」，被規定為例如資料「1」之狀態。
此外，於以下之說明中，依照上述之資料之規定方法進行說明，但資料「1」及資料「0」之規定方法並不限定於上述之例。例如，可將P狀態規定為資料「1」，將AP狀態規定為資料「0」。
1.2 記憶體單元陣列之製造方法 其次，針對實施形態之磁性記憶裝置之記憶體單元陣列之製造方法，進行說明。於以下之說明中，針對構成磁阻效應元件MTJ及選擇器SEL之積層構造之細節，省略說明。
圖7、圖8、圖9、圖11、圖13、圖14、圖16及圖17係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。其中，圖7、圖9、圖11、圖13、圖16及圖17顯示與圖4對應之剖面。圖8及圖14分別顯示與圖7及圖13相同之步驟之狀態，且顯示與圖5對應之剖面。又，圖10及圖15係自上方觀察記憶體單元陣列10之俯視圖。圖10顯示與圖9相同之步驟之狀態，圖15顯示與圖13及圖14相同之步驟之狀態。又，圖11及圖12分別係自剖面方向、上表面方向示意性顯示藉由利用離子束之蝕刻將磁阻效應元件MTJ及選擇器SEL成形之步驟。
如圖7及圖8所示，於作為晶圓WF之半導體基板20之上表面上，設置複數個導電體21。具體而言，當首先於半導體基板20之上表面上設置有導電體層後，藉由光微影術等，形成除了與字元線WL對應之區域以外之部分開口之遮罩。而後，藉由利用所形成之遮罩之各向異性蝕刻，將導電體層分斷，形成複數個導電體21，且形成到達半導體基板20之孔。本步驟之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻))。之後，於所形成之孔內設置絕緣體41。
其次，如圖9及圖10所示，於導電體21及絕緣體41之上表面上，依序形成磁阻效應元件層42、選擇器層43、及遮罩44。
具體而言，首先，於導電體21及絕緣體41之上表面上，設置磁阻效應元件層42。磁阻效應元件層42為圖6中所說明之磁阻效應元件MTJ中包含之各層依照該積層順序成膜為平板之積層體。
繼而，於磁阻效應元件層42之上表面上，設置選擇器層43。選擇器層43為用於作為選擇器SEL發揮功能之至少1個層構造依照該積層順序成膜為平板狀之積層體。
繼而，於選擇器層43之上表面上，藉由光微影術等，形成磁阻效應元件層42及選擇器層43中之除與磁阻效應元件MTJ及選擇器SEL對應之區域以外之部分開口之遮罩44。遮罩44例如包含氮化鈦(TiN)，於後述之離子束蝕刻中保護作為磁阻效應元件MTJ及選擇器SEL發揮功能之部分。遮罩44例如於選擇器層43之上表面上，設置為矩陣狀排列之複數個圓柱形狀之構造體，該複數個圓柱形狀之構造體各者保護與1個記憶體單元MC對應之區域。該圓柱之直徑之大小例如大於圖6所示之穿隧障壁層TB之長度d4。
其次，如圖12所示，藉由離子束蝕刻，對磁阻效應元件層42及選擇器層43予以蝕刻。藉此，去除磁阻效應元件層42及選擇器層43中之未由遮罩44保護之部分，位於該部分之下方之導電體21及絕緣體41露出。
於離子束蝕刻時，已結束至圖10之步驟之晶圓WF於未圖示之離子束產生裝置內，設置於未圖示之載台上。該載台將晶圓WF支持為可繞Z軸旋轉。而且，離子束產生裝置對於載台上之晶圓WF，自特定之方位角以特定之入射角α射出離子束。此處，方位角被定義為晶圓WF表面內之特定之軸(例如X軸或Y軸)、與離子束向晶圓WF表面之投影形成之角。於圖12中，作為晶圓WF表面內之特定之軸，設定遮罩44以最短距離排列之方向(亦即，複數個導電體21各者延伸之方向、或複數個導電體21排列之方向)。而且，顯示作為對於該特定之軸最初設定之方位角，設定角度θ之情形。此外，入射角α被定義為晶圓WF表面與離子束形成之角，於圖12中未圖示。
離子束產生裝置於使晶圓WF相對於離子束之射出方向固定而不旋轉之狀態下，對於晶圓WF射出離子束。而後，離子束產生裝置於經過特定時間後，停止離子束之射出，使晶圓WF繞Z軸旋轉特定之角度(90度)。藉由該旋轉，而方位角自θ變化為(θ+90度)。之後，離子束產生裝置使晶圓WF相對於離子束射出方向固定，並對於晶圓WF射出離子束。如此，將於將晶圓WF固定之狀態下射出離子束之步驟(離子束射出步驟)、及於停止離子束之射出之狀態下使晶圓WF旋轉之步驟(晶圓旋轉步驟)重複複數次。於圖12之例中，於晶圓WF之旋轉之前後，藉由晶圓WF相對於離子束各旋轉90度而方位角各變化90度之樣態，係藉由晶圓WF上之對準標記50之位置之變化來表示。
藉由如以上之離子束蝕刻，而最終，對遮罩44、及未由遮罩44保護之部分(選擇器層43及磁阻效應元件層42中之預定被去除之部分)予以蝕刻。
此外，1次之晶圓旋轉步驟之晶圓WF之旋轉角度例如較佳為設定為將晶圓WF之1旋轉(亦即360度)整數等分而成之值。此外，晶圓WF之旋轉角度於複數個記憶體單元MC之配置中，較佳為設定為無論於哪一離子束射出步驟中由離子束所致之蝕刻之選擇比均不變化(亦即，由遮罩44造成之陰影之影響不變)。例如，於如圖3所示般複數個記憶體單元MC配置於正方形之網目之交點之配置之情形下，1次之晶圓旋轉步驟之晶圓WF之旋轉角度例如可設定為90度。
藉由上述之離子束蝕刻，自磁阻效應元件層42及選擇器層43，形成各自包含元件22及23之複數個積層體。
此外，為了將磁阻效應元件層42確實地分斷為複數個元件22，而藉由上述之離子束蝕刻，對磁阻效應元件層42之下方之導電體21及絕緣體41之一部分予以蝕刻。如圖13所示，於遮罩44被蝕刻去高度L3而成為遮罩44A之期間，選擇器層43、磁阻效應元件層42、及絕緣體41之部分41A合計被蝕刻去高度(L1+L2a)。如圖14所示，於遮罩44被蝕刻去高度L3而成為遮罩44A之期間，選擇器層43、磁阻效應元件層42、及絕緣體41之部分41B合計被蝕刻去高度(L1+L2b)。
根據上述之離子束蝕刻，可將高度(L1+L2a)、與高度(L1+L2b)設為相同之程度。例如，高度(L1+L2b)相對於高度(L1+L2a)之比可設為1.5以下((L1+L2b)/(L1+L2a)≦1.5)，更加為可設為1.1以下((L1+L2b)/(L1+L2a)≦1.1)。
又，如圖15所示，藉由來自上述之特定之4方向之離散性離子束蝕刻，而遮罩44A、及遮罩44A之下方之元件22及23自上方觀察成為矩形狀。又，該矩形狀形成為與離子束之方位角θ對應，具有對於X軸及Y軸之任一者均交叉之邊。
其次，如圖16所示，於去除遮罩44A後，磁阻效應元件層42及選擇器層43由離子束予以蝕刻而成之空間由絕緣體45埋入。
其次，如圖17所示，於元件23及絕緣體45之上表面上，設置沿X軸排列之複數個導電體24。具體而言，當首先於元件23及絕緣體45之上表面上設置有導電體層後，藉由光微影術等，形成除了與位元線BL對應之區域以外之部分開口之遮罩。而後，藉由利用所形成之遮罩之各向異性蝕刻，將導電體層分斷，形成複數個導電體21，且形成到達絕緣體45之孔。本步驟之各向異性蝕刻例如為RIE。之後，於所形成之孔內設置未圖示之絕緣體。
根據以上步驟，相當於記憶體單元陣列10之構成形成於晶圓WF上。最終，晶圓WF被切割成晶片單位，形成磁性記憶裝置1。
1.3.本實施形態之效果 根據實施形態，於離子束蝕刻之步驟時，離子束產生裝置及支持晶圓WF之載台係使晶圓WF與離子束所成之方位角離散地變化，而非連續地變化。具體而言，離子束向晶圓WF之投影與X軸所成之角即方位角如θ、(θ+90度)、(θ+180度)、(θ+270度)、θ、…般，以週期性地重複離散性值之方式變化。藉此，磁阻效應元件MTJ之剖面形狀形成為具有平行於X′軸之2邊、及平行於Y′軸之2邊之矩形狀。因此，與具有與該矩形狀之1邊相等之長度之直徑之圓形狀之剖面的磁阻效應元件MTJ相比，可增大剖面積。伴隨於此，與具有圓形狀之剖面之磁阻效應元件MTJ相比，可增大元件電阻RA(Resistance-area product，電阻面積乘積)、磁阻比MR(magnetoresistance ratio)、及保持特性Δ。
又，上述之方位角與X軸及Y軸之任一者均交叉。藉此，於離子束蝕刻時，可緩和基於磁阻效應元件層42之蝕刻對象區域與遮罩44之幾何學關係之陰影之影響。
作為補充，蝕刻速率依存於遮罩44之配置與離子束之入射方向(亦即，方位角)之位置關係而變化。具體而言，於離子束自沿X軸之方向射出之情形下，蝕刻對象區域中配置成矩陣狀之複數個遮罩44中沿X軸排列之2個遮罩44之間之區域之蝕刻速率，比對角線上排列之2個遮罩44之間之區域更為降低。同樣地，於離子束沿Y軸射出之情形下，蝕刻對象區域中配置成矩陣狀之複數個遮罩44中沿Y軸排列之2個遮罩44之間之區域之蝕刻速率，比對角線上排列之2個遮罩44之間之區域更為降低。另一方面，於離子束向晶圓WF之投影與X軸及Y軸之任一者均交叉之情形下，沿X軸或Y軸排列之2個遮罩44之間之蝕刻對象區域之蝕刻速率較上述2例有所改善。又，針對磁阻效應元件MTJ之錐形形狀，亦以下表面與上表面之間之差變小之方式有所改善。
根據實施形態，離子束對於晶圓WF之方位角係使用適切之角度θ(≠0度、90度、180度、270度)而離散化設定。藉此，可抑制自陰影之影響變大之方向射出離子束，可於抑制蝕刻速率降低之狀況下選擇性地進行蝕刻。因此，相較於如上述2例般、執行包含存在陰影之影響變大之蝕刻對象區域之狀況的離子束蝕刻，可更有效率地進行蝕刻，且可使蝕刻對象區域內之蝕刻速率偏差平滑化。因此，於磁阻效應元件MTJ之縱橫比AR超過1～1.5之稠密之配置中，亦可製造滿足長度d1為50奈米(nm)以下、且長度d3為20奈米(nm)以下之記憶體單元陣列10。
2.變化例等 此外，並不限定於上述之實施形態，可應用各種變化。
於上述之實施形態中，針對磁阻效應元件層42形成於選擇器層43之下方之情形進行了說明，但並不限定於此。例如，磁阻效應元件層可形成於選擇器層之上方。該情形下，可藉由離子束蝕刻，對選擇器層及磁阻效應元件層予以蝕刻，亦可藉由離子束蝕刻，僅對磁阻效應元件層予以蝕刻。
圖18及圖19顯示用於說明變化例之磁性記憶裝置之記憶體單元陣列之構成之剖視圖之一例。圖18及圖19分別與實施形態之圖4及圖5對應地，顯示磁阻效應元件層42設置於選擇器層43之上方之情形之記憶體單元陣列10A。
如圖18及圖19所示，記憶體單元陣列10A設置於半導體基板20之上方。
於半導體基板20之上表面上，例如設置複數個導電體21。複數個導電體21各者具有導電性，作為字元線WL發揮功能。
於1個導電體21之上表面上，設置各自作為開關元件SEL發揮功能之複數個元件23。元件23具有自下方朝向上方沿XY平面之剖面積變小之錐形形狀。設置於1個導電體21之上表面上之複數個元件23例如沿X軸排列設置。亦即，於1個導電體21之上表面，沿X軸排列之複數個元件23共通地連接。於相鄰之2個元件23之間之部分，設置絕緣體46。藉此，複數個元件23各者相互絕緣。
絕緣體46中之沿圖18所示之剖面相鄰之2個元件22之間之部分46A之上表面位於較元件23之下表面低高度L2a′之下方。部分46A之上表面之高度無論與元件23相隔之距離為何，均幾乎不變化。
又，絕緣體46中之沿圖19所示之剖面相鄰之2個元件23之間之部分46B之上表面位於較元件23之下表面低高度L2b′之下方。部分46B之上表面之高度與部分46A之上表面同樣地無論與元件23相隔之距離為何，均幾乎不變化。
於複數個元件23各者之上表面上，設置作為磁阻效應元件MTJ發揮功能之元件22。元件22沿Z軸具有高度L1，且與元件23同樣地，具有自下方朝向上方沿XY平面之剖面積變小之錐形形狀。複數個元件22各者之上表面連接於複數個導電體24之任一者。
複數個導電體24具有導電性，作為位元線BL發揮功能。於1個導電體24，共通地連接沿Y軸排列之複數個元件22。
於如以上之記憶體單元陣列10A之構成中，高度L2a′與高度L2b′可視為相同之程度。亦即，絕緣體46之部分46A之上表面與部分46B之上表面可視為位於相同之高度。具體而言，例如，高度(L1+L2b′)相對於高度(L1+L2a′)之比可為0.9以上1.5以下(0.9≦(L1+L2b′)/(L1+L2a′)≦1.5)。更佳為，高度(L1+L2b′)相對於高度(L1+L2a′)之比可為0.9以上1.1以下(0.9≦(L1+L2b′)/(L1+L2a′)≦1.1)。
藉由如以上般構成，而可縮短遮罩44與元件22之間之距離。為此，於離子束蝕刻時，可降低陰影之影響。
又，於上述之實施形態中，針對磁阻效應元件層42與選擇器層43同時被離子束蝕刻之情形進行了說明，但並不限定於此。例如，可於選擇器層43被RIE等先蝕刻後，僅對磁阻效應元件層42予以離子束蝕刻。
又，於上述之實施形態中，針對記憶層SL設置於參考層RL之上方之頂部游離型磁阻效應元件MTJ進行了說明，但並不限定於此。例如，磁阻效應元件MTJ可為記憶層SL設置於參考層RL之下方之底部游離型。
又，於上述之實施形態中，針對所有記憶體單元MC設置於同一層內之記憶體單元陣列10行了說明，但並不限定於此。例如，記憶體單元陣列10可具有：設置於位元線BL之下方之字元線WLd、及設置於位元線BL之上方之字元線WLu，且具有：設置於字元線WLd與位元線BL之間之複數個記憶體單元MCd、及設置於字元線WLu與位元線BL之間之複數個記憶體單元MCu。亦即，沿Z軸積層之記憶體單元MC之積層數並不限定於2個，可設計為任意之積層數。
說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本發明申請案享有以日本專利申請案2020-042014號(申請日：2020年3月11日)為基礎申請案之優先權。本發明申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:磁性記憶裝置 10:記憶體單元陣列 11:列選擇電路 12:行選擇電路 13:解碼電路 14:寫入電路 15:讀出電路 16:電壓產生電路 17:輸入輸出電路 18:控制電路 20:半導體基板 21,24:導電體 22,23:元件 31,32,34,36,38:非磁性體/層 33,35,37:鐵磁體/層 41,45,46:絕緣體 41A,41B,46A,46B:部分 42:磁阻效應元件層 43:選擇器層 44,44A:遮罩 50:對準標記 A1,A2:箭頭 ADD:位址 AP:反平行 BL,BL＜0＞～BL＜N＞,BL＜n-1＞,BL＜n＞,BL＜n+1＞:位元線 CAP:覆蓋層 CNT:控制信號 CMD:指令 d1,d2,d3,d4:長度 DAT:資料 IV-IV,V-V:線 L1,L2a,L2a′,L2b,L2b′,L3:高度 MC,MC＜0,0＞~MC＜0,N＞,MC＜1,0＞~MC＜1,N＞,MC＜M,0＞~MC＜M,N＞,MC＜m+1,n-1＞,MC＜m+1,n＞,MC＜m+1,n+1＞,MC＜m,n-1＞,MC＜m,n＞,MC＜m,n+1＞,MC＜m-1,n-1＞,MC＜m-1,n＞,MC＜m-1,n+1＞:記憶體單元 MTJ:磁性穿隧接面 MTJ＜0,0＞:磁阻效應元件 P:平行 RL:平行 SCL:移位消除層 SEL:開關元件/選擇器 SEL＜0,0＞:開關元件 SL:記憶層 SP:記憶層 TB:穿隧障壁層 TOP:頂層 UL:基底層 WF:晶圓 WL,WL＜0＞,WL＜1＞~WL＜M＞,WL＜m-1＞,WL＜m＞,WL＜m+1＞:字元線 X,X′,Y,Y′,Z:軸 α:入射角 θ:角度
圖1係用於說明實施形態之磁性記憶裝置之構成之方塊圖。 圖2係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之電路圖。 圖3係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之俯視圖。 圖4係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之剖視圖。 圖5係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之構成之剖視圖。 圖6(A)、(B)係用於說明實施形態之磁性記憶裝置之磁阻效應元件之構成之剖視圖。 圖7係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖8係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖9係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖10係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之俯視圖。 圖11係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖12係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之示意圖。 圖13係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖14係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖15係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之俯視圖。 圖16係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖17係用於說明實施形態之磁性記憶裝置之記憶體單元陣列之製造方法之剖視圖。 圖18係用於說明變化例之磁性記憶裝置之記憶體單元陣列之構成之剖視圖。 圖19係用於說明變化例之磁性記憶裝置之記憶體單元陣列之構成之剖視圖。
44:遮罩
50:對準標記
WF:晶圓
θ:角度

Claims (20)

  1. 一種磁性記憶裝置，其具備：第1導電體，其沿第1方向延伸；第2導電體，其在前述第1導電體之上方沿與前述第1方向交叉之第2方向延伸；及第1積層體，其設置於前述第1導電體與前述第2導電體之間，且包含第1磁阻效應元件；且前述第1積層體沿前述第1積層體之積層面具有矩形狀；前述第1積層體之前述矩形狀之一對相對向的邊具有第4方向，另一對相對向的邊具有第5方向，前述第4方向與前述第1方向交叉，前述第5方向與前述第2方向交叉。
  2. 如請求項1之磁性記憶裝置，其更具備：第3導電體，其沿前述第1方向延伸，且與前述第1導電體沿前述第2方向排列；及第2積層體，其設置於前述第3導電體與前述第2導電體之間，且包含第2磁阻效應元件；且前述第2積層體沿前述第2積層體之積層面具有矩形狀；前述第2積層體之前述矩形狀之邊與前述第1方向及前述第2方向之任一方向均交叉。
  3. 如請求項2之磁性記憶裝置，其中前述第1積層體之前述矩形狀具有 與前述第2積層體之前述矩形狀平行之邊。
  4. 如請求項2之磁性記憶裝置，其更具備：第4導電體，其沿前述第2方向延伸，且與前述第2導電體沿前述第1方向排列；及第3積層體，其設置於前述第3導電體與前述第4導電體之間，且包含第3磁阻效應元件；且前述第3積層體沿前述第3積層體之積層面具有矩形狀；前述第3積層體之前述矩形狀之邊與前述第1方向及前述第2方向之任一方向均交叉。
  5. 如請求項4之磁性記憶裝置，其中前述第1積層體之前述矩形狀具有與前述第3積層體之前述矩形狀平行之邊。
  6. 如請求項4之磁性記憶裝置，其中前述磁性記憶裝置更具備於前述第1積層體、前述第2積層體、及前述第3積層體之下方，設置於前述第1導電體與前述第3導電體之間的絕緣體；且前述絕緣體中之前述第1積層體與前述第2積層體之間之第1部分之上表面、與前述絕緣體中之前述第1積層體與前述第3積層體之間之第2部分之上表面之高度一致。
  7. 如請求項2之磁性記憶裝置，其中前述第1積層體與前述第2積層體之間之距離為50奈米(nm)以下。
  8. 如請求項7之磁性記憶裝置，其中前述第1磁阻效應元件包含：第1鐵磁性層、第2鐵磁性層、及前述第1鐵磁性層與前述第2鐵磁性層之間之非磁性層；且前述非磁性層之前述矩形狀之邊之長度為20奈米(nm)以下。
  9. 如請求項8之磁性記憶裝置，其中前述非磁性層包含鎂(Mg)之氧化物。
  10. 如請求項9之磁性記憶裝置，其中前述第1鐵磁性層及前述第2鐵磁性層包含選自鐵(Fe)、鈷(Co)、及鎳(Ni)之至少一種元素。
  11. 如請求項10之磁性記憶裝置，其中前述第1鐵磁性層相應於自前述第1鐵磁性層流向前述第2鐵磁性層之第1電流而成為第1電阻值，且相應於自前述第2鐵磁性層流向前述第1鐵磁性層之第2電流而成為第2電阻值。
  12. 如請求項11之磁性記憶裝置，其中前述第1電阻值小於前述第2電阻值。
  13. 如請求項1之磁性記憶裝置，其中前述第1積層體更包含串聯連接於前述第1磁阻效應元件之開關元件。
  14. 一種磁性記憶裝置之製造方法，其包含：將包含第1層、及前述第1層之上表面上之第2層的積層體形成於基板之上方；及於將各自具有圓柱形狀之複數個遮罩形成於前述積層體之上表面上後，對前述積層體進行蝕刻；且前述第1層包含：各自沿第1方向延伸且相互沿第2方向排列之第1導電膜及第2導電膜、及前述第1導電膜與前述第2導電膜之間之絕緣膜；且前述第2層包含磁阻效應元件層；前述蝕刻包含：藉由自特定之第3方向射出之離子束，對前述磁阻效應元件層進行蝕刻；使前述離子束之射出停止後，使前述基板以特定之角度旋轉；重複進行藉由前述離子束進行蝕刻、及使前述基板旋轉。
  15. 如請求項14之製造方法，其中當藉由前述離子束蝕刻前述磁阻效應元件層時，對前述基板表面之前述第3方向之離子束之投影與前述第1方向及前述第2方向之任一方向均交叉。
  16. 如請求項14之製造方法，其中由前述離子束進行之前述積層體之蝕刻深度，不受限於沿前述基板表面與前述複數個遮罩相隔之距離。
  17. 如請求項14之製造方法，其中藉由前述離子束進行蝕刻、及使前述 基板旋轉，係重複進行直至將前述磁阻效應元件層分離成與前述複數個遮罩對應之複數個磁阻效應元件為止。
  18. 如請求項17之製造方法，其中前述複數個磁阻效應元件各自包含：第1鐵磁性層、第2鐵磁性層、及前述第1鐵磁性層與前述第2鐵磁性層之間之非磁性層。
  19. 如請求項18之製造方法，其中前述非磁性層包含鎂(Mg)之氧化物。
  20. 如請求項19之製造方法，其中前述第1鐵磁性層及前述第2鐵磁性層包含選自鐵(Fe)、鈷(Co)、及鎳(Ni)之至少一種元素。
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