KR102212556B1 - 반도체 장치 - Google Patents

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KR102212556B1 KR1020140135745A KR20140135745A KR102212556B1 KR 102212556 B1 KR102212556 B1 KR 102212556B1 KR 1020140135745 A KR1020140135745 A KR 1020140135745A KR 20140135745 A KR20140135745 A KR 20140135745A KR 102212556 B1 KR102212556 B1 KR 102212556B1
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 복수의 메모리 셀들을 구성하며 기판 상에 서로 이격되어 배치되는 제1 영역들, 및 각각의 제1 영역들을 둘러싸도록 배치되며 제1 영역들과 전기적으로 절연되는 제2 영역을 포함하는 제1 자성층, 제1 자성층 상에 배치되는 터널 배리어층, 및 터널 배리어층 상에 배치되는 제2 자성층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 제품의 고속화 및 저 소비전력화에 따라, 이에 내장되는 반도체 장치의 빠른 읽기/쓰기 동작 및 낮은 동작 전압이 요구되고 있다. 이에 따라, 일 방안으로 자기 저항 요소(magnetoresistive element)의 저항 변화 현상을 이용해서 데이터를 저장하는 메모리 소자인 MRAM(Magnetic Random Access Memory)이 제안된 바 있다. MRAM은 고속으로 동작할 수 있으며 비휘발성 특성을 가질 수 있다. 또한, 최근에는 기록 밀도 향상에 유리한 STT-MRAM(Spin Transfer Torque Magnetic Random Access Memory)에 대한 연구가 활발히 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 복수의 메모리 셀들을 구성하며 기판 상에 서로 이격되어 배치되는 제1 영역들, 및 각각의 상기 제1 영역들을 둘러싸도록 배치되며 상기 제1 영역들과 전기적으로 절연되는 제2 영역을 포함하는 제1 자성층; 상기 제1 자성층 상에 배치되는 터널 배리어층; 및 상기 터널 배리어층 상에 배치되는 제2 자성층을 포함할 수 있다.
일 예로, 상기 제1 영역들은 행과 열을 이루도록 배열되고, 상기 제2 영역은 상기 제1 영역들의 주변에서 서로 연결되는 하나의 층일 수 있다.
일 예로, 상기 제2 영역은 상기 제1 영역의 둘레를 따라 실질적으로 균일한 간격으로 이격될 수 있다.
일 예로, 상기 제1 영역과 상기 제2 영역의 사이에 배치되는 분리 절연층을 더 포함할 수 있다.
일 예로, 상기 분리 절연층의 폭은 상기 제1 영역의 폭보다 작을 수 있다.
일 예로, 상기 분리 절연층의 상면은 상기 제1 자성층의 상면과 동일하거나 낮은 레벨일 수 있다.
일 예로, 상기 제1 영역들 각각은 상기 기판의 상면에 평행한 평면에서 원형의 단면을 가질 수 있다.
일 예로, 상기 제1 영역들 각각의 하부에 배치되며 상기 제1 영역들과 전기적으로 연결되는 하부 전극을 더 포함할 수 있다.
일 예로, 상기 하부 전극은, 선택 소자와 전기적으로 연결되는 콘택 플러그 및 상기 콘택 플러그 상부의 하부 전극층을 포함하고, 상기 하부 전극층은 상기 제2 영역의 하부에도 배치될 수 있다.
일 예로, 상기 하부 전극층 중 상기 제2 영역의 하부에 배치되는 영역은 상기 콘택 플러그와 전기적으로 단절될 수 있다.
일 예로, 상기 터널 배리어층은 상기 제1 자성층을 덮는 하나의 층으로 배치될 수 있다.
일 예로, 상기 터널 배리어층은 상기 제1 자성층을 따라 동일한 패턴으로 배치되어, 측면이 상기 제1 자성층의 측면과 공면을 이룰 수 있다.
일 예로, 상기 제1 자성층 상에 배치되는 보호층을 더 포함할 수 있다.
일 예로, 상기 제2 자성층은 상기 터널 배리어층을 덮는 하나의 층으로 배치될 수 있다.
일 예로, 상기 제2 자성층 및 상기 터널 배리어층은 상기 제1 자성층에 대응되는 패턴을 가질 수 있다.
일 예로, 상기 제1 자성층은 변경 가능한 자화 방향을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 복수의 메모리 셀들을 구성하도록 기판 상에 배치되며, 제1 자성층, 상기 제1 자성층과 접하는 터널 배리어층 및 상기 터널 배리어층과 접하는 제2 자성층을 포함하는 자기 메모리 요소; 및 상기 기판 상 또는 상기 기판 내에 배치되는 선택 소자를 포함하고, 상기 제1 자성층은, 상기 선택 소자와 전기적으로 연결되며 서로 이격되어 배치되는 제1 영역들, 및 각각의 상기 제1 영역들을 둘러싸도록 배치되며 상기 제1 영역들과 전기적으로 절연되는 제2 영역을 포함할 수 있다.
일 예로, 상기 선택 소자와 전기적으로 연결되는 비트 라인을 더 포함할 수 있다.
일 예로, 상기 선택 소자와 전기적으로 접속되는 선택 라인; 및 상기 자기 메모리 요소와 전기적으로 연결되는 비트 라인을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 복수의 메모리 셀들을 구성하도록 기판 상에 배치되며, 제1 자성층, 상기 제1 자성층과 접하는 터널 배리어층 및 상기 터널 배리어층과 접하는 제2 자성층을 포함하는 자기 메모리 요소를 포함하고, 상기 제1 자성층은, 서로 이격되어 배치되는 제1 영역들, 및 각각의 상기 제1 영역들을 둘러싸도록 배치되며 상기 제1 영역들과 전기적으로 절연되는 제2 영역을 포함할 수 있다.
하나의 메모리 셀을 이루는 자성층의 주변에 자성층 패턴을 형성함으로써, 평탄화 공정 시의 불량을 방지하여 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 레이아웃도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 자기 메모리 요소를 설명하기 위한 단면도들로서 도 3의 'C' 영역에 대응되는 영역이 도시된다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 자기 메모리 요소를 설명하기 위한 레이아웃도들이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 레이아웃도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL)의 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 자기 저항 요소를 포함하는 자기 메모리 요소(magnetic memory element)(ME) 및 선택 소자(SE)를 포함할 수 있다. 선택 소자(SE) 및 자기 메모리 요소(ME)는 전기적으로 직렬로 연결될 수 있다. 자기 메모리 요소(ME)는 선택 소자(SE)의 일 단에 연결되고, 비트 라인(BL)은 선택 소자(SE)와 연결될 수 있으나 이에 한정되지는 않는다. 예를 들어, 일 실시예에서, 자기 메모리 요소(ME)는 비트 라인(BL)과 선택 소자(SE)의 사이에 연결될 수도 있다.
자기 메모리 요소(ME)는 자기 터널 접합(magnetic tunnel junction, MTJ)을 포함할 수 있다. MTJ의 저항은 자유층(free layer)의 자화 방향에 따라 달라진다. 예를 들어, 자유층의 자화 방향이 고정층(pinned layer)의 자화 방향과 동일할 때, MTJ는 낮은 저항값을 갖고, 반대인 경우에 높은 저항값을 갖는다. 반도체 장치에서, MTJ가 낮은 저항값을 가질 때, 데이터 '0'에 대응될 수 있고, 높은 저항값을 가질 때, 데이터 '1'에 대응될 수 있다.
선택 소자(SE)는 자기 터널 접합을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 선택 소자(SE)는 예를 들어, 다이오드, 바이폴라 트랜지스터, 전계효과 트랜지스터 중 어느 하나일 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 레이아웃도이다. 도 2에서, 도시된 영역의 경계 부분에 배치되는 구성 요소들은 일부 생략하고 도시되었다.
도 2를 참조하면, 반도체 장치(100)에 포함되는 메모리 셀 어레이 영역의 일부 구성 요소에 대한 개략적인 레이아웃이 도시된다. 반도체 장치(100)는, 복수의 활성 영역들(ACT), 수직으로 교차하는 복수의 워드 라인들(WL)과 비트 라인들(BL), 및 자기 메모리 요소(ME)(도 1 참조)를 구성하는 자유층(FL) 및 고정층(PL)을 포함할 수 있다.
다만, 도 2의 레이아웃은 도시된 구성 요소들의 배치 관계 및 연결 관계의 일 실시예를 설명하기 위한 것으로, 반도체 장치(100) 내에서 각 구성 요소들의 크기 및 형상은 실시예에 따라 다양하게 구현될 수 있다.
활성 영역들(ACT)은 2차원적으로 배열될 수 있으며, x 방향으로 일정 간격으로 배열되고 y 방향으로 서로 엇갈리도록 배열될 수 있다. 활성 영역들(ACT)은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향들에 대해 임의의 각도로 연장되는 장방형 형상 또는 바(bar) 형상을 가질 수 있다. 활성 영역들(ACT) 중 워드 라인들(WL)과 교차하지 않는 영역은 워드 라인(WL)이 구성하는 선택 소자(SE)(도 1 참조)의 소스 영역 또는 드레인 영역일 수 있다.
워드 라인들(WL)은 활성 영역들(ACT)을 가로질러 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 예를 들어, 두 개의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 이 경우, 한 쌍의 선택 소자(SE) (도 1 참조), 예를 들어 트랜지스터들이 활성 영역(ACT)에 배치될 수 있다. 비트 라인들(BL)은 워드 라인들(WL)과 수직하게 일 방향, 예를 들어 x 방향으로 연장될 수 있다.
하나의 활성 영역(ACT)에서, 활성 영역(ACT)을 가로지르는 두 개의 워드 라인들(WL) 사이에는 선택 소자(SE)의 소스 영역이 형성될 수 있으며, 두 개의 워드 라인들(WL)의 외측에는 선택 소자(SE)의 드레인 영역들이 각각 형성될 수 있다. 상기 소스 영역 및 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로서, 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다.
상기 소스 영역들 상에는 비트 라인 콘택플러그들(BC)이 형성될 수 있다. 비트 라인 콘택플러그들(BC)은 상기 소스 영역들을 비트 라인들(BL)과 전기적으로 연결할 수 있다. 비트 라인 콘택플러그들(BC)는 인접한 워드 라인들(WL)에 의해 구성되는 선택 소자(SE)에 소스 전압을 인가할 수 있다.
상기 드레인 영역들 상에는 자기 메모리 요소(ME)를 구성하는 자유층(FL)이 연결될 수 있다. 자유층(FL)은 제1 및 제2 영역(FLa, FLb)을 포함할 수 있다.
하나의 자기 메모리 요소(ME)는 하나의 제1 영역(FLa)을 포함할 수 있다. 제1 영역(FLa)은 활성 영역들(ACT)의 양단에서 y 방향으로의 경계에 걸쳐서 배치되는 것으로 도시하였으나, 제1 영역(FLa)의 구체적인 배치는 이에 한정되지 않는다. 제1 영역(FLa)의 폭(D1)은 실시예에 따라 다양하게 변화될 수 있다.
제2 영역(FLb)은 각각의 제1 영역들(FLa)로부터 소정 이격 거리(D2)로 이격되어 제1 영역(FLa)을 둘러싸며, 제1 영역들(FLa)의 주변에서 서로 연결되는 하나의 층을 형성할 수 있다. 제2 영역(FLb)의 이격 거리(D2)는, 예를 들어 제1 영역(FLa)의 폭(D1)보다 작을 수 있으나, 이에 한정되지는 않는다. 제2 영역(FLb)은 제1 영역(FLa)의 둘레를 따라 실질적으로 균일하게 이격될 수 있다.
고정층(PL)은 자유층(FL)의 상부에서 자유층(FL)을 덮는 하나의 플레이트 형상으로 배치될 수 있다. 특히, 자유층(FL)이 제1 및 제2 영역(FLa, FLb)을 포함함으로써, 평탄도를 확보할 수 있어, 자유층(FL) 상에 배치되는 고정층(PL)의 결정성이 확보되고, 이에 따라 자기 메모리 요소(ME)의 특성 열화를 방지할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다. 도 3은 도 2의 절단선 A-A' 및 B-B'를 따라 절단된 면을 포함하여 일부 영역을 도시한다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 내의 소자 분리층(110), 소자 분리층(110)에 의해 기판(101)에 정의되는 활성 영역(115), 기판(101) 내에 매몰되어 배치되는 워드 라인(126), 기판(101) 상에 배치되는 비트 라인(172) 및 자기 메모리 요소(150)를 포함할 수 있다. 또한, 반도체 장치(100)는 비트 라인(172)과 활성 영역(115)을 연결하는 제1 콘택 플러그(143), 활성 영역(115)과 자기 메모리 요소(150)를 연결하는 제2 콘택 플러그(145), 제3 콘택 플러그(147) 및 하부 전극층(148)을 더 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(115)은 소자 분리층(110)에 의해 정의되며, 소스 또는 드레인 영역으로 작용할 수 있는 제1 및 제2 불순물 영역(105a, 105b)이 형성되어 있다. 제1 및 제2 불순물 영역(105a, 105b)은 활성 영역(115)의 상면으로부터 기판(101)의 내부로 소정 깊이까지 연장될 수 있다. 제1 불순물 영역(105a)은 하나의 활성 영역(115)을 지나는 한 쌍의 워드 라인들(124)의 사이에 배치될 수 있으며, 제2 불순물 영역(105b)은 하나의 활성 영역(115)에서 워드 라인들(124)의 외측에 배치될 수 있다. 제1 및 제2 불순물 영역(105a, 105b)은 활성 영역(115)과 다른 도전형의 불순물들을 포함할 수 있다.
워드 라인(126)은 기판(101) 내에 매몰된 형태로 하나의 활성 영역(115)마다 두 개가 지나도록 배치될 수 있다. 워드 라인(126)은 트랜치(120T) 내에 형성되며, 활성 영역(115)의 상면보다 낮은 레벨의 상면을 가질 수 있다. 워드 라인(126)은 금속, 금속 질화물 또는 도핑된(doped) 폴리실리콘을 포함할 수 있다. 워드 라인(126)은 그 상면이 게이트 캡핑층(128)으로 덮일 수 있다. 게이트 캡핑층(128)은 예를 들어, 실리콘 질화막으로 이루어질 수 있다. 워드 라인(126)과 활성 영역(115)의 사이에는 게이트 절연층(124)이 배치될 수 있다. 게이트 절연층(124)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 게이트 절연층(124)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막을 포함할 수 있다.
본 실시예에서, 워드 라인(126)은 BCAT(Buried Channel Array Transistor)을 구성하는 매몰 워드 라인인 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
비트 라인(172)은 워드 라인(126) 위에서 워드 라인(126)이 연장되는 방향에 직교하는 방향으로 연장되도록 배치될 수 있다. 비트 라인(172) 상에 배치되는 상부층(174)은 절연 물질 또는 도전성 물질을 포함할 수 있다. 상부층(174)이 도전성 물질을 포함하는 경우, 상부층(174)은 비트 라인(172)과 함께 배선 라인으로 기능할 수 있다. 비트 라인(172) 및 상부층(174)의 측벽에는 스페이서층(176)이 더 배치될 수 있다.
제1 및 제2 콘택 플러그들(143, 145)이 워드 라인(126)을 덮는 제1 층간 절연층(132)을 관통하도록 배치될 수 있다. 제1 콘택 플러그(143)는 제1 불순물 영역(105a) 상에 배치되어 비트 라인(172)과 연결될 수 있다. 제2 콘택 플러그(145)는 제2 불순물 영역(105b) 상에 배치되어 상부의 제3 콘택 플러그(147)와 연결될 수 있다.
제2 층간 절연층(134)이 제1 및 제2 콘택 플러그들(143, 145) 및 제1 층간 절연층(132)을 덮도록 배치될 수 있다. 제3 콘택 플러그(147)가 제2 층간 절연층(134)을 관통하도록 배치될 수 있다. 제3 콘택 플러그(147)는 자기 메모리 요소(150) 하부의 하부 전극층(148)과 제2 콘택 플러그(145)를 연결할 수 있으며, 이에 의해 자기 메모리 요소(150)와 제2 불순물 영역(105b)이 전기적으로 연결될 수 있다. 도 3에서, 제2 콘택 플러그(145)와 제3 콘택 플러그(147)는 중심이 일치되도록 정렬되지 않은 경우도 있으며, 이는 집적도를 높이기 위하여 구성 요소들을 배치함에 따른 것일 수 있다. 다만, 본 발명은 이와 같은 제2 및 제3 콘택 플러그들(145, 147)의 배치에 한정되지 않는다.
자기 메모리 요소(150)는 제1 자성층(152), 터널 배리어층(154) 및 제2 자성층(156)을 포함할 수 있다.
제1 자성층(152)은 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)으로, 도 2의 자유층(FL)에 대응될 수 있다. 제2 자성층(156)은 제1 자성층(152)의 상부에서 플레이트 형태의 하나의 층으로 배치될 수 있다. 제2 자성층(156)은 고정된 자화 방향을 갖는 자성층으로, 도 2의 고정층(PL)에 대응될 수 있다.
제1 자성층(152)은 제1 및 제2 영역(152F, 152S)을 포함할 수 있다. 제1 영역(152F)은 도 2에 도시된 제1 영역(FLa)과 같이 주변의 제2 영역(152S)과 분리 절연층(160)에 의해 전기적으로 단절될 수 있다. 제1 영역(152F)의 하부에는 하부 전극으로 하부 전극층(148) 및 제3 콘택 플러그(147)가 배치될 수 있으며, 이에 의해 제2 불순물 영역(105b)과 전기적으로 연결될 수 있다.
제2 영역(152S)은 제1 영역(152F)과 이격되어 제1 영역(152F)의 주변에 배치될 수 있다. 제2 영역(152S)도 하부에 하부 전극층(148)이 배치될 수 있다. 다만, 제2 영역(152S)은 일종의 더미 제1 자성층일 수 있다. 따라서, 제2 영역(152S) 하부의 하부 전극층(148)은 제3 콘택 플러그(147)와 연결되지 않으며, 따라서 제2 불순물 영역(105b)과도 전기적으로 연결되지 않을 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 또는 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나, 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
제1 및 제2 자성층(152, 156)은 강자성(ferromagnetic) 물질을 포함할 수 있다. 제1 및 제2 자성층(152, 156)은 예를 들어, 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있고, 그 밖에 다른 원소, 예컨대, 붕소(B), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 더 포함할 수 있다. 제1 및 제2 자성층(152, 156)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd), 코발트철니켈(CoFeNi), 코발트철(CoFe), 니켈철(NiFe) 등에서 적어도 하나를 포함할 수 있다.
제1 및 제2 자성층(152, 156)은 기판(101)의 상부면에 평행한 일 방향 또는 수직한 일 방향으로 자화 방향을 가질 수 있다. 제1 자성층(152)은 제2 자성층(156)에 대하여 평행한 방향 또는 반평행한 방향으로 변경 가능한 자화 방향을 가질 수 있다. 또한, 제1 및 제2 자성층(152, 156)은 각각이 복수의 층으로 이루어질 수도 있다.
터널 배리어층(154)은 제1 및 제2 자성층(152, 156)의 사이에 배치될 수 있다. 본 실시예에서, 터널 배리어층(154)은 제2 자성층(156)과 같이 제1 자성층(152) 및 분리 절연층(160)의 상부를 덮도록 배치될 수 있다. 터널 배리어층(154)은 절연 물질을 포함할 수 있다. 터널 배리어층(154)은 예를 들어, 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제2 자성층(156) 상에는 제3 층간 절연층(136)이 더 배치될 수 있다. 일 실시예에서, 제2 자성층(156)의 상부에 별도의 반강자성(anti-ferromagnetic material)층이 더 배치될 수도 있다. 상기 반강자성층은 예를 들어, 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
분리 절연층(160)은 제1 및 제2 층(162, 164)을 포함할 수 있다. 제1 층(162)은 하부 전극층(148)의 측면에 배치되며, 제2 층간 절연층(134) 내로 소정 깊이로 연장될 수 있다. 제2 층(164)은 제1 자성층(152)의 측면에 배치될 수 있다. 제2 층(164)의 상면은 제1 자성층(152)의 상면과 공면(coplanar)을 이루는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 일 실시예에서, 제2 층(164)의 상면은 제1 자성층(152)의 상면보다 낮거나 높을 수 있다.
본 실시예에서, 제1 자성층(152)이 제1 및 제2 영역(152F, 152S)을 포함하므로, 분리 절연층(160)은 제1 영역(152F)과 제2 영역(152S) 사이의 상대적으로 작은 면적으로 배치되므로, 제조 공정 중에 분리 절연층(160)에서 불균일하게 평탄화가 이루어지는 것을 방지할 수 있다. 또한, 제2 영역(152S)이 제1 영역(150F)의 둘레를 따라 실질적으로 균일하게 이격됨으로써, 평탄화 공정 시 제1 영역(150F)을 중심으로 대칭성이 확보되어 평탄도가 더욱 향상될 수 있다. 이에 의해, 제1 자성층(152) 및 분리 절연층(160)을 포함하는 층의 평탄도가 향상되므로, 제2 자성층(156)의 평탄도도 확보될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 자기 메모리 요소를 설명하기 위한 단면도들로서 도 3의 'C' 영역에 대응되는 영역이 도시된다.
도 4a를 참조하면, 반도체 장치의 자기 메모리 요소(150a), 분리 절연층(160a), 제3 콘택 플러그(147) 및 제3 층간 절연층(136)이 도시된다. 자기 메모리 요소(150a)는 제1 자성층(152), 터널 배리어층(154a) 및 제2 자성층(156)을 포함할 수 있다.
특히, 본 실시예의 자기 메모리 요소(150a)는 도 3의 실시예에서와 달리, 터널 배리어층(154a)이 제1 자성층(152)에 대응되는 패턴을 이루도록 배치될 수 있다. 이에 따라, 분리 절연층(160a)의 제2 층(164a)이 터널 배리어층(154a)의 측면으로 연장될 수 있다. 일 실시예에서, 터널 배리어층(154a)은 하부의 일부만 제1 자성층(152)과 같이 패턴을 이루도록 배치되고, 상부의 일부는 도 3의 실시예에서와 같이 플레이트 형태로 배치될 수도 있다.
또한, 본 실시예에서는, 제1 자성층(152)의 하부에서 도 3의 실시예에서의 하부 전극층(148)이 생략될 수 있으며, 제3 콘택 플러그(147)가 직접 제1 자성층(152)과 연결될 수 있다.
도 4b를 참조하면, 반도체 장치의 자기 메모리 요소(150b), 분리 절연층(160b), 제3 콘택 플러그(147), 하부 전극층(148) 및 제3 층간 절연층(136)이 도시된다. 자기 메모리 요소(150b)는 제1 자성층(152), 보호층(153), 터널 배리어층(154) 및 제2 자성층(156)을 포함할 수 있다.
특히, 본 실시예의 자기 메모리 요소(150b)는 도 3의 실시예에서와 달리, 제1 자성층(152) 상에 배치되는 보호층(153)을 더 포함할 수 있다. 보호층(153)은 제1 자성층(152)의 패터닝 시 제1 자성층(152)을 보호하기 위한 층일 수 있으며, 금속 물질, 금속 산화물 또는 자성 물질을 포함할 수 있다. 이에 따라, 분리 절연층(160b)의 제2 층(164b)이 보호층(153)의 측면으로 연장될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 자기 메모리 요소를 설명하기 위한 레이아웃도들이다.
도 5a를 참조하면, 자기 메모리 요소(ME)(도 1 참조)를 구성하는 자유층(FL')이 도시된다. 자유층(FL')은 제1 및 제2 영역(FLa', FLb')을 포함할 수 있다. 제2 영역(FLb')은 각각의 제1 영역들(FLa')로부터 실질적으로 균일한 거리로 이격되어 제1 영역(FLa')을 둘러싸며, 제1 영역들(FLa')의 주변에서 서로 연결되는 하나의 층을 형성할 수 있다.
특히, 본 실시예의 자유층(FL')은 도 2의 실시예에서와 달리, 제1 영역(FLa')이 원형이 아닌 사각형의 형상을 가질 수 있다. 이에 따라, 제2 영역(FLb')도 제1 영역(FLa')과 마주하는 면이 제1 영역(FLa')에 대응되는 사각형 형상일 수 있다. 다만, 실시예에 따라, 제1 영역(FLa')의 형상은 보다 다양하게 변화될 수 있으며, 예를 들어, 타원형, 다각형 또는 곡선부를 포함하는 다각형 등의 형상을 가질 수 있다.
도 5b를 참조하면, 자기 메모리 요소(ME)(도 1 참조)를 구성하는 자유층(FL'')이 도시된다. 자유층(FL'')은 제1 및 제2 영역(FLa'', FLb'')을 포함할 수 있다. 제2 영역(FLb'')은 각각의 제1 영역들(FLa'')로부터 실질적으로 균일한 거리로 이격되어 제1 영역(FLa'')을 둘러싸며, 제1 영역들(FLa'')의 주변에서 서로 연결되는 하나의 층을 형성할 수 있다.
특히, 본 실시예의 자유층(FL'')은 도 2의 실시예에서와 달리, 제1 영역(FLa'')이 x 방향 및 y 방향에서 열과 행을 이루며 배치되지 않고, 적어도 일 방향, 예를 들어, x 방향으로 지그재그 형태로 배치될 수 있다. 이에 따라, y 방향에서 인접하는 제1 영역들(FLa'') 사이의 이격 거리는 서로 다른 두 가지 거리(D3, D4)로 나타날 수 있다. 이러한 제1 영역(FLa'')의 배치는 반도체 장치의 집적도 및 이에 따른 구성 요소들의 배치에 따라 결정될 수 있으며, 실시예에 따라 다양하게 변경될 수 있다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 6 내지 도 14에서 도시된 예에서는 도 3의 반도체 장치(100)의 제조 방법을 설명한다.
도 6을 참조하면, 기판(101) 내에 활성 영역(115) 및 워드 라인(126)을 형성할 수 있다.
먼저 기판(101) 내에 소자 분리층(110)을 형성하여 활성 영역(115)을 정의할 수 있다. 활성 영역(115)은 상부에 소정 깊이로 불순물을 주입하여 형성된 제1 및 제2 불순물 영역(105a, 105b)을 포함할 수 있다. 제1 및 제2 불순물 영역(105a, 105b)은 깊이가 워드 라인(126)의 하면까지의 깊이보다 얕도록 형성될 수 있다. 제1 및 제2 불순물 영역(105a, 105b)은, 예를 들어, 워드 라인(126)에 의해 형성되는 트랜지스터의 소스 또는 드레인 영역으로 작용할 수 있다. 워드 라인(126)이 NMOS를 구성하는 경우, 제1 및 제2 불순물 영역(105a, 105b)을 형성하기 위한 이온주입 공정 시 PH3, AsH3 등과 같은 n형 불순물 소스를 사용할 수 있다. 또한, 워드 라인(126)이 PMOS를 구성하는 경우, 제1 및 제2 불순물 영역(105a, 105b)을 형성하기 위한 이온주입 공정시 BF3, BCl3 등과 같은 p형 불순물 소스를 사용할 수 있다.
다음으로, 활성 영역(115) 내에 워드 라인(126)을 형성할 수 있다. 기판(101) 내에 복수의 트랜치들(120T)을 형성한 후, 트랜치(120T) 내에 각각 게이트 절연층(124) 및 도전성 물질로 이루어진 워드 라인(126)을 차례로 형성할 수 있다. 워드 라인(126) 상에는 트랜치(120T) 내부의 나머지 공간을 채우는 게이트 캡핑층(128)을 형성할 수 있다.
도 7을 참조하면, 활성 영역(115) 및 워드 라인(126)이 형성된 기판(101) 상에 제1 층간 절연층(132) 및 제1 및 제2 콘택 플러그들(143, 145)을 형성할 수 있다.
제1 층간 절연층(132)은 실리콘 산화물을 포함할 수 있다. 또는, 제1 층간 절연층(132)은 BPSG(Boron-Phosphorus Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 중 적어도 하나를 포함할 수 있다.
별도의 마스크층을 이용하여 제1 층간 절연층(132)의 일부를 제거함으로써, 제1 층간 절연층(132)을 관통하는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 증착함으로써, 제1 및 제2 불순물 영역(105a, 105b)과 접속되는 제1 및 제2 콘택 플러그들(143, 145)이 형성될 수 있다. 제1 및 제2 콘택 플러그들(143, 145)은, 예를 들어, 도핑된 실리콘, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 비트 라인(172) 및 제2 층간 절연층(134)을 형성할 수 있다.
비트 라인(172)은 제1 콘택 플러그(143)와 접속되도록 제1 콘택 플러그(143) 상에 형성될 수 있다. 상부층(174) 및 스페이서층(176)이 비트 라인(172)의 상면과 측면 상에 각각 형성될 수 있다.
다음으로, 비트 라인(172)을 덮는 제2 층간 절연층(134)을 형성할 수 있다. 제2 층간 절연층(134)의 일부를 제거하여 제2 콘택 플러그(145)의 상면의 적어도 일부가 노출되도록 콘택 홀(147H)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 제3 콘택 플러그(147), 하부 전극층(148), 제1 자성층(152) 및 자성 캡핑층(155)을 형성할 수 있다.
먼저, 콘택 홀(147H)을 매립하도록 도전 물질을 증착하여 제3 콘택 플러그(147)를 형성하고, 제3 콘택 플러그(147) 및 제2 층간 절연층(134)을 덮는 하부 전극층(148)을 형성할 수 있다. 제3 콘택 플러그(147) 및 하부 전극층(148)은 인-시츄(in-situ)로 형성될 수도 있다.
다음으로, 하부 전극층(148) 상에, 제1 자성층(152) 및 자성 캡핑층(155)을 형성할 수 있다. 자성 캡핑층(155)은 제1 자성층(152)을 후속 공정 중에 보호하기 위한 층일 수 있다. 상기 층들은 물리화학기상 증착법(Physical Vapor Deposition, PVD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성할 수 있다.
다음으로, 자성 캡핑층(155) 상에 마스크 패턴(182)을 형성할 수 있다. 마스크 패턴(182)은 제1 자성층(152)을 패터닝하기 위한 층으로, 도 9a에 도시된 것과 같이, 최종적으로 형성되는 제1 자성층(152)과 대응되는 패턴으로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 마스크 패턴(182)을 이용하여 제1 자성층(152) 및 자성 캡핑층(155)을 패터닝할 수 있다.
패터닝은, 예를 들어 건식 식각과 같은 식각 공정을 이용할 수 있으며, 하부 전극층(148)을 식각 정지층으로 이용할 수도 있다. 식각 공정 중에, 마스크 패턴(182')은 일부도 함께 소모되어 두께가 작아질 수 있다.
일 실시예에서, 제1 자성층(152)의 일부가 패터닝되지 않고 잔존할 수도 있으며, 이 경우 잔존한 제1 자성층(152)은 후속 공정을 통해 메모리 셀들 사이에서 분리될 수 있다.
도 11a 및 도 11b를 참조하면, 마스크 패턴(182')의 사이로 노출된 하부 전극층(148)을 산화시켜 분리 절연층(160)(도 3 참조)의 제1 층(162)을 형성할 수 있다.
하부 전극층(148)의 산화 공정은, 예를 들어, 산소 이온을 주입함으로써 수행될 수 있으나, 이에 한정되지는 않는다. 제1 층(162)은 하부 전극층(148)의 하면보다 깊게 형성될 수 있으나, 이에 한정되지 않으며, 하부 전극층(148)의 하면과 동일한 깊이로 형성될 수도 있다. 또한, 도 10a 및 도 10b를 참조하여 상술한 공정 단계에서, 제1 자성층(152)의 일부가 잔존한 경우, 본 단계에서 하부 전극층(148)과 함께 산화될 수 있다. 본 단계에 의해, 하부 전극층(148)이 제1 자성층(152)에 대응되도록 인접하는 메모리 셀들 사이에서 분리될 수 있다.
실시예에 따라, 본 단계는 생략될 수도 있으며, 이 경우 도 10a 및 도 10b를 참조하여 상술한 공정 단계에서 제1 자성층(152)의 패터닝 시 하부 전극층(148)도 함께 패터닝하거나, 별도의 공정을 수행함으로써 하부 전극층(148)을 분리할 수 있다.
도 12를 참조하면, 마스크 패턴(182') 및 제1 층(162) 상에 분리 절연층(160)의 제2 층(164)(도 3 참조)을 형성하기 위한 예비 제2 층(164p)을 형성할 수 있다.
예비 제2 층(164p)은 분리된 하부 전극층(148)의 사이를 매립하고 하부 전극층(148)의 상면을 덮도록 형성될 수 있다. 예비 제2 층(164p)은 절연 물질일 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물일 수 있다.
도 13을 참조하면, 제1 자성층(152)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다.
상기 평탄화 공정에 의해, 제1 자성층(152) 상의 예비 제2 층(164p)이 제거되고, 제1 자성층(152) 사이에 분리 절연층(160)의 제2 층(164)이 형성될 수 있다. 상기 평탄화 공정은, 예를 들어, 화학적 기계적 연마법(Chemical Mechanical Polishing, CMP) 또는 이온 빔 식각법(Ion Beam Etching, IBE)을 이용하여 수행될 수 있다. 상기 평탄화 공정은 실시예에 따라 공정 조건을 변화시키며 복수회로 나누어 수행될 수도 있다. 또한, CMP와 식각 공정이 번갈아 수행될 수도 있다.
도 13에서는 분리 절연층(160)의 제2 층(164)과 제1 자성층(152)의 상면이 공면인 평면을 이루는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 제2 층(164) 및 제1 자성층(152)을 이루는 물질에 따라, 제2 층(164)이 제1 자성층(152)보다 쉽게 연마 또는 제거되어, 제2 층(164)은 적어도 일부에서 제1 자성층(152)보다 낮은 상면을 가질 수도 있다.
본 단계에서, 상기 평탄화 공정의 수행 시, 메모리 셀을 구성하는 제1 자성층(152)의 사이에 제1 자성층(152)이 더 배치되므로, 상대적으로 제2 층(164)이 형성되는 면적이 작아서 제2 층(164)에 디싱(dishing) 또는 리세스(recess)가 발생하는 등 불균일하게 평탄화가 진행되는 것을 방지할 수 있다. 특히, 제1 자성층(152) 사이의 이격 거리, 즉 제2 층(164)이 형성되는 영역의 너비가 일정하며 제2 층(164)이 제1 영역(152FS)(도 3 참조)의 둘레에 대칭적으로 배치되므로, 상기 평탄화 공정 시 균일도가 더욱 향상될 수 있다. 이는 예를 들어, IBE를 이용하는 경우에도 제1 자성층(152)에 의한 쉐도잉(shadowing) 현상이 대칭적으로 발생하기 때문일 수 있다. 따라서, 제1 자성층(152)의 평탄도를 확보할 수 있다.
도 14를 참조하면, 분리 절연층(160) 및 제1 자성층(152) 상에 터널 배리어층(154) 및 제2 자성층(156)을 형성할 수 있다.
상기와 같이, 제1 자성층(152)의 평탄도가 확보될 수 있으므로, 그 위에 형성되는 제2 자성층(156)의 성장 시 결정성이 확보될 수 있고, 이에 따라 자기 메모리 요소(ME)의 특성 열화가 발생하는 것을 방지할 수 있다.
일 실시예에서, 상기 평탄화 공정 중에 제1 자성층(152)이 일부 손상된 경우, 먼저 제1 자성층(152)을 이루는 물질이 추가적으로 증착 및 패터닝될 수도 있다.
다음으로, 도 3을 함께 참조하면, 제2 자성층(156) 상에 제3 층간 절연층(136)을 형성할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 레이아웃도이다.
도 15를 참조하면, 반도체 장치(100a)에 포함되는 메모리 셀 어레이 영역의 일부 구성 요소에 대한 개략적인 레이아웃이 도시된다. 반도체 장치(100a)는, 복수의 활성 영역들(ACT'), 수직으로 교차하는 복수의 워드 라인들(WL')과 비트 라인들(BL'), 소스 라인(SL) 및 자기 메모리 요소(ME')를 포함할 수 있다.
활성 영역들(ACT')은 2차원적으로 배열될 수 있으며, x 방향 및 y 방향으로 열과 행을 이루어 배열될 수 있다. 활성 영역들(ACT')은 워드 라인들(WL') 및 비트 라인들(BL')의 연장 방향들에 대해 임의의 각도로 연장되는 장방형 형상 또는 바(bar) 형상을 가질 수 있다. 활성 영역들(ACT') 중 워드 라인들(WL')과 교차하지 않는 영역은 워드 라인(WL')이 구성하는 선택 소자(SE)(도 1 참조)의 소스 영역 또는 드레인 영역일 수 있다.
워드 라인들(WL')은 활성 영역들(ACT') 상에서 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 예를 들어, 두 개의 워드 라인들(WL')이 하나의 활성 영역(ACT')을 가로지르도록 배치될 수 있다. 이 경우, 한 쌍의 선택 소자(SE), 예를 들어 트랜지스터들이 활성 영역(ACT')에 형성될 수 있다.
소스 라인들(SL)이 하나의 활성 영역(ACT') 상을 지나는 한 쌍의 워드 라인들(WL')의 사이에서 y 방향으로 연장되도록 배치될 수 있다. 소스 라인들(SL)은 소스 라인 콘택플러그들(BC')에 의해 상기 소스 영역들에 접속될 수 있다. 이에 의해, 소스 라인 콘택플러그들(BC')는 인접한 워드 라인들(WL')에 의해 구성되는 선택 소자(SE)에 소스 전압을 인가할 수 있다. 따라서, 본 실시예의 반도체 장치(100a)는 도 1의 회로도와 다르게 구성될 수 있으며, 소스 라인(SL)이 도 1의 비트 라인(BL)에 대응될 수 있다.
상기 드레인 영역들 상에는 자기 메모리 요소(ME')가 배치될 수 있다. 자기 메모리 요소(ME')는 제1 및 제2 영역(MEa', MEb')을 포함할 수 있다.
하나의 제1 영역(MEa')은 하나의 메모리 셀을 구성할 수 있다. 제1 영역(MEa')은 하나의 활성 영역(ACT')의 양단에 배치될 수 있다.
제2 영역(MEb')은 각각의 제1 영역들(MEa')로부터 소정 거리로 이격되어 제1 영역(MEa')을 둘러싸며, 제1 영역들(MEa')의 주변에서 서로 연결되는 하나의 층을 형성할 수 있다. 제2 영역(MEb')은 제1 영역(MEa')의 둘레를 따라 실질적으로 균일하게 이격될 수 있다.
자기 메모리 요소(ME') 상에는 비트 라인들(BL')이 워드 라인들(WL')과 수직하게 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 비트 라인들(BL')은 메모리 요소(ME')의 제1 영역(MEa')과 전기적으로 연결될 수 있다. 따라서, 본 실시예의 반도체 장치(100a)는 도 1의 회로도에서와 달리, 비트 라인(BL')이 자기 메모리 요소(ME')와 연결되도록 구성될 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다. 도 16은 도 15의 절단선 A-A' 및 B-B'를 따라 절단된 면을 포함하여 일부 영역을 도시한다. 이하에서, 도 3과 중복되는 설명은 생략한다.
도 16을 참조하면, 반도체 장치(100a)는, 기판(101), 기판(101) 내의 소자 분리층(110), 소자 분리층(110)에 의해 기판(101)에 정의되는 활성 영역(115), 기판(101) 상에 배치되는 워드 라인(126'), 기판(101) 상에 배치되는 소스 라인(190), 자기 메모리 요소(150') 및 자기 메모리 요소(150') 상에 배치되는 비트 라인(172')을 포함할 수 있다. 또한, 반도체 장치(100a)는 소스 라인(190)과 활성 영역(115)을 연결하는 제1 콘택 플러그(143'), 활성 영역(115)과 자기 메모리 요소(150')를 연결하는 제2 콘택 플러그(145), 제3 콘택 플러그(147) 및 하부 전극층(148)을 더 포함할 수 있다.
활성 영역(115)은 소자 분리층(110)에 의해 정의되며, 활성 영역(115)에는 소스 또는 드레인 영역으로 작용할 수 있는 제1 및 제2 불순물 영역(105a', 105b')이 상면으로부터 소정 깊이로 형성될 수 있다. 제1 불순물 영역(105a')은 하나의 활성 영역(115)을 지나는 한 쌍의 워드 라인들(124')의 사이에 배치될 수 있으며, 제2 불순물 영역(105b')은 하나의 활성 영역(115)에서 워드 라인들(124')의 외측에 배치될 수 있다. 제1 및 제2 불순물 영역(105a', 105b')은 활성 영역(115)과 다른 도전형의 불순물들을 포함할 수 있다.
워드 라인(126')은 기판(101) 상에서 하나의 활성 영역(115)마다 두 개가 지나도록 배치될 수 있다. 워드 라인(126')은 금속, 금속 질화물 또는 도핑된(doped) 폴리실리콘을 포함할 수 있다. 워드 라인(126')과 활성 영역(115)의 사이에는 게이트 절연층(124')이 배치될 수 있다. 게이트 절연층(124')은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 게이트 절연층(124')은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막을 포함할 수 있다.
소스 라인(190)은 워드 라인(126') 위에서 워드 라인(126')이 연장되는 방향과 동일한 방향으로 연장되도록 배치될 수 있다.
제1 및 제2 콘택 플러그들(143', 145)이 워드 라인(126')을 덮는 제1 층간 절연층(132)을 관통하도록 배치될 수 있다. 제1 콘택 플러그(143')는 제1 불순물 영역(105a') 상에 배치되어 소스 라인(190)과 연결될 수 있다. 제2 콘택 플러그(145)는 제2 불순물 영역(105b') 상에 배치되어 상부의 제3 콘택 플러그(147)와 연결될 수 있다.
제2 층간 절연층(134)이 제1 및 제2 콘택 플러그들(143', 145) 및 제1 층간 절연층(132)을 덮도록 배치될 수 있다. 제3 콘택 플러그(147)가 제2 층간 절연층(134)을 관통하도록 배치될 수 있다. 제3 콘택 플러그(147)는 자기 메모리 요소(150') 하부의 하부 전극층(148)과 제2 콘택 플러그(145)를 연결할 수 있으며, 이에 의해 자기 메모리 요소(150')와 제2 불순물 영역(105b')이 전기적으로 연결될 수 있다.
자기 메모리 요소(150')는 제1 자성층(152'), 터널 배리어층(154'), 제2 자성층(156') 및 캡핑 전극층(157)을 포함할 수 있다.
제1 자성층(152')은 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다. 제2 자성층(156')은 고정된 자화 방향을 갖는 자성층일 수 있다. 본 실시예에서는 제2 자성층(156')이 제1 자성층(152')의 하부에 배치된 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라 제1 및 제2 자성층(152', 156')의 위치는 변경될 수 있다.
자기 메모리 요소(150')는 제1 및 제2 영역(150F', 150S')을 포함할 수 있다. 제1 영역(150F')은 도 15에 도시된 제1 영역(MEa')과 같이 주변의 제2 영역(150S')과 분리 절연층(160')에 의해 전기적으로 단절될 수 있다. 제1 영역(150F')의 하부에는 하부 전극층(148) 및 제3 콘택 플러그(147)가 배치될 수 있으며, 이에 의해 제2 불순물 영역(105b')과 전기적으로 연결될 수 있다. 제2 영역(150S')도 하부에 하부 전극층(148)이 배치될 수 있다. 다만, 제2 영역(150S')은 일종의 더미 자기 메모리 요소일 수 있다. 따라서, 제3 콘택 플러그(147)와 같은 다른 구성 요소와 전기적으로 연결되지 않을 수 있으며, 제1 영역(150F')과 다른 기능을 수행할 수 있다.
제1 및 제2 자성층(152', 156')은 강자성(ferromagnetic) 물질을 포함할 수 있다. 제1 및 제2 자성층(152', 156')은 예를 들어, 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있고, 그 밖에 다른 원소, 예컨대, 붕소(B), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 더 포함할 수 있다. 제1 및 제2 자성층(152', 156')은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd), 코발트철니켈(CoFeNi), 코발트철(CoFe), 니켈철(NiFe) 등에서 적어도 하나를 포함할 수 있다.
제1 및 제2 자성층(152', 156')은 기판(101)의 상부면에 평행한 일 방향 또는 수직한 일 방향으로 자화 방향을 가질 수 있다. 제1 자성층(152')은 제2 자성층(156')에 대하여 평행한 방향 또는 반평행한 방향으로 변경 가능한 자화 방향을 가질 수 있다. 또한, 제1 및 제2 자성층(152', 156')은 각각 복수의 층으로 이루어질 수도 있다.
터널 배리어층(154')은 제1 및 제2 자성층(152', 156')의 사이에 배치될 수 있다. 터널 배리어층(154')은 절연 물질을 포함할 수 있다. 터널 배리어층(154')은 예를 들어, 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
분리 절연층(160')은 제1 및 제2 층(162', 164')을 포함할 수 있다. 제1 층(162')은 하부 전극층(148)의 측면에 배치되며, 제2 층간 절연층(134) 내로 소정 깊이로 연장될 수 있다. 제2 층(164')은 자기 메모리 요소(150')의 측면에 배치될 수 있다. 제2 층(164')의 상면은 캡핑 전극층(157)의 상면과 공면(coplanar)을 이루는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 일 실시예에서, 제2 층(164')의 상면은 캡핑 전극층(157)의 상면보다 낮거나 높을 수 있다.
자기 메모리 요소(150')의 상부에는 제4 및 제5 층간 절연층들(138, 139)이 배치될 수 있다. 또한, 제4 층간 절연층(138)을 관통하는 제4 콘택 플러그(149) 및 제5 층간 절연층(139) 내의 비트 라인(172')이 더 배치될 수 있다. 비트 라인(172')은 제4 콘택 플러그(149)를 통해 자기 메모리 요소(150')의 제1 영역(150F')과 접속될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 17을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 16을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 17에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 18을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 16을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 19를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 내지 도 16을 참조하여 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105a, 105b: 제1 및 제2 불순물 영역
110: 소자 분리층 115: 활성 영역
124: 게이트 절연층 126: 워드 라인
132, 134, 136, 138, 139: 제1 내지 제5 층간 절연층
143, 145, 147, 149: 제1 내지 제4 콘택 플러그
150: 자기 메모리 요소 152: 제1 자성층
153: 보호층 154: 터널 배리어층
156: 제2 자성층 157: 캡핑 전극층
160: 분리 절연층 162: 제1 층
164: 제2 층 172: 비트 라인
174: 상부층 176: 스페이서층
182: 마스크 패턴 190: 소스 라인

Claims (10)

  1. 복수의 메모리 셀들을 구성하며 기판 상에 서로 이격되어 배치되는 제1 영역들, 및 상기 제1 영역들 각각의 전체를 둘러싸는 하나의 층으로 배치되며 상기 제1 영역들과 전기적으로 절연되는 제2 영역을 포함하는 제1 자성층;
    상기 제1 자성층 상에 배치되는 터널 배리어층; 및
    상기 터널 배리어층 상에 배치되는 제2 자성층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 영역들은 행과 열을 이루도록 배열되고, 상기 제2 영역은 상기 제1 영역들의 주변에서 서로 연결되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 영역은 상기 제1 영역의 둘레를 따라 실질적으로 균일한 간격으로 이격되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 영역과 상기 제2 영역의 사이에 배치되는 분리 절연층을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 영역들 각각은 상기 기판의 상면에 평행한 평면에서 원형의 단면을 가지는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역의 하부에 배치되는 하부 전극층을 더 포함하고,
    상기 제1 영역의 하부에 배치된 상기 하부 전극층은 선택 소자와 전기적으로 연결되고, 상기 제2 영역의 하부에 배치된 상기 하부 전극층은 선택 소자와 전기적으로 단절되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 자성층은 상기 터널 배리어층을 덮는 하나의 층으로 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 자성층 및 상기 터널 배리어층은 상기 제1 자성층에 대응되는 패턴을 가지는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 자성층은 변경 가능한 자화 방향을 갖는 반도체 장치.
  10. 복수의 메모리 셀들을 구성하도록 기판 상에 배치되며, 제1 자성층, 상기 제1 자성층과 접하는 터널 배리어층 및 상기 터널 배리어층과 접하는 제2 자성층을 포함하는 자기 메모리 요소; 및
    상기 기판 상 또는 상기 기판 내에 배치되는 선택 소자를 포함하고,
    상기 제1 자성층은, 상기 선택 소자와 전기적으로 연결되며 서로 이격되어 배치되는 제1 영역들, 및 상기 제1 영역들 각각의 전체를 둘러싸는 하나의 층으로 배치되며 상기 제1 영역들과 전기적으로 절연되는 제2 영역을 포함하는 반도체 장치.
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