JP4247085B2 - 磁気記憶装置およびその製造方法 - Google Patents

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Description

本発明は、磁気記憶装置およびその製造方法に関するもので、特に、記憶素子にＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を用いたＭＲＡＭ（Ｍａｇｍｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
従来、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ：以下、ＴＭＲと略記する）効果を利用した磁気記憶装置、いわゆるＭＲＡＭが提案されている（たとえば、非特許文献１参照）。
図４９は、従来のＭＲＡＭの基本構成を示すものである。同図に示すように、たとえば、Ｐ型半導体基板（または、ウェル領域）１０１の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の複数の素子分離領域１０２が形成されている。上記複数の素子分離領域１０２の形成領域を除く、各素子領域には、複数のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１０３ａ，１０３ｂが選択的に設けられている。つまり、上記複数の素子分離領域１０２によって画定された各素子領域に対応する、上記Ｐ型半導体基板１０１の表面部には、たとえば、Ｎ型の複数の拡散層１０４ａ，１０４ｂが選択的に形成されている。上記複数の拡散層１０４ａ，１０４ｂの相互間に対応する、上記Ｐ型半導体基板１０１の表面上には、それぞれゲート酸化膜を介して、ゲート電極１０５ａ，１０５ｂが設けられている。
上記Ｐ型半導体基板１０１上には絶縁膜１０６が設けられている。上記絶縁膜１０６内には、たとえば、第１層１０７〜第５層１１１の複数の配線が形成されている。この例の場合、第１層１０７には、配線１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，１０７ｅ，１０７ｆ，１０７ｇが設けられている。第２層１０８には、配線１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，１０８ｅ，１０８ｆ，１０８ｇが設けられている。第３層１０９には、配線１０９ａ，１０９ｂ，１０９ｃ，１０９ｄ，１０９ｅ，１０９ｆ，１０９ｇが設けられている。第４層１１０には、配線１１０ａ，１１０ｂが設けられている。第５層１１１には、配線１１１ａ，１１１ｂ，１１１ｃ，１１１ｄが設けられている。
また、上記絶縁膜１０６内には、たとえば、上記複数の拡散層１０４ａ，１０４ｂと上記第１層１０７の各配線１０７ａ，１０７ｃ，１０７ｅ，１０７ｇとをそれぞれ接続する、第１のコンタクトプラグ１１２ａ，１１２ｃ，１１２ｅ，１１２ｇが設けられている。また、たとえば、上記第１層１０７の各配線１０７ａ，１０７ｃ，１０７ｅ，１０７ｇと上記第２層１０８の各配線１０８ａ，１０８ｃ，１０８ｅ，１０８ｇとをそれぞれ接続する、第２のコンタクトプラグ１１３ａ，１１３ｃ，１１３ｅ，１１３ｇが設けられている。また、たとえば、上記第２層１０８の各配線１０８ａ，１０８ｃ，１０８ｅ，１０８ｇと上記第３層１０９の各配線１０９ａ，１０９ｃ，１０９ｅ，１０９ｇとをそれぞれ接続する、第３のコンタクトプラグ１１４ａ，１１４ｃ，１１４ｅ，１１４ｇが設けられている。また、たとえば、上記第３層１０９の各配線１０９ａ，１０９ｃと上記第４層１１０の各配線１１０ａ，１１０ｂとをそれぞれ接続する、第４のコンタクトプラグ１１５ａ，１１５ｃ、および、上記第３層１０９の各配線１０９ｅ，１０９ｇと上記第５層１１１の各配線１１１ｂ，１１１ｄとをそれぞれ接続する、第４のコンタクトプラグ１１５ｅ，１１５ｇが設けられている。さらに、たとえば、上記第４層１１０の各配線１１０ａ，１１０ｂと上記第５層１１１の配線１１１ａとは、それぞれ、ＴＭＲ素子１１６ａ，１１６ｂを介して接続されている。
このような構成のＭＲＡＭは、メモリセル部とこのメモリセル部を制御するコア・周辺回路部とを有して構成されている。上記メモリセル部において、上記ＴＭＲ素子１１６ａ，１１６ｂにつながる配線１１１ａはビット線として機能する。また、上記第４層１１０の各配線１１０ａ，１１０ｂと接続されていない、上記第３層１０９の各配線１０９ｂ，１０９ｄは書き込みワード線として機能する。この書き込みワード線１０９ｂ，１０９ｄは、上記ビット線１１１ａと直交するように配置されている。そして、上記ＴＭＲ素子１１６ａ，１１６ｂは、上記ビット線１１１ａと上記書き込みワード線１０９ｂ，１０９ｄとの交点に配置され、それぞれ記憶素子として用いられる。なお、このＴＭＲ素子１１６ａ，１１６ｂに電気的に接続された上記ＭＯＳＦＥＴ１０３ａは、スイッチング素子として機能する。このＭＯＳＦＥＴ１０３ａの上記ゲート電極１０５ａは、読み出しワード線として機能する。
図５０は、上記した構成におけるメモリセル部（ＭＲＡＭセル）の等価回路を示すものである。同図に示すように、ビット線１１１ａと書き込みワード線１０９ｂ（または、１０９ｄ）および読み出しワード線１０５ａとが互いに直交するように配置されている。そして、ビット線１１１ａと書き込みワード線１０９ｂ（または、１０９ｄ）との交点に、ＴＭＲ素子１１６ａ（または、１１６ｂ）が配置されている。このＴＭＲ素子１１６ａ（または、１１６ｂ）の一端はビット線１１１ａに接続され、他端はＭＯＳＦＥＴ１０３ａに接続されている。このＭＯＳＦＥＴ１０３ａのゲート電極１０５ａが、上記読み出しワード線となっている。
図５１は、上記ＴＭＲ素子１１６ａ，１１６ｂの構成例を示すものである。ＴＭＲ素子１１６ａ，１１６ｂは、２つの磁性層と、これら磁性層に挟まれた非磁性層とからなる３層構造になっている。つまり、ＴＭＲ素子１１６ａ，１１６ｂは、たとえば、磁化固着層（磁性層）１１６-1、トンネル接合層（非磁性層）１１６-2、および、磁気記録層（磁性層）１１６-3を積層してなる構成とされている。
ここで、上記磁化固着層１１６-1は反強磁性層と強磁性層とで構成されており、磁化の向きが一方向に固定されているためにピン層と呼ばれる。これに対し、上記磁気記録層１１６-3は強磁性層によって形成されており、磁化の方向が自由に変えられることから、情報を蓄積するためのメモリ層と呼ばれる。この磁気記録層１１６-3の磁化の方向は、上記ビット線１１１ａに流れる電流と上記書き込みワード線１０９ｂ，１０９ｄに流れる電流とで形成される、合成磁界（電流磁界）によって変化させることができる。
このような構成のＭＲＡＭセルに対する、情報の書き込み・読み出し動作について簡単に説明する。たとえば、ＴＭＲ素子１１６ａに“１”または“０”の情報を書き込む場合は、まず、書き込みワード線１０９ｂおよびビット線１１１ａを選択する。その選択された書き込みワード線１０９ｂおよびビット線１１１ａに電流（書き込み電流）を流して、それぞれ電流磁界を発生させる。すると、選択された書き込みワード線１０９ｂおよびビット線１１１ａの交点に位置する選択セル（ＴＭＲ素子１１６ａ）にかかる磁界のみが、そのＴＭＲ素子１１６ａの磁化の反転閾値を超え、これによりＴＭＲ素子１１６ａに対する情報の書き込みが行われる。
この際、磁化固着層１１６-1および磁気記録層１１６-3の磁化の方向が、たとえば平行になった場合、トンネル接合層１１６-2に電流を流すことにより検出されるトンネル抵抗は最も低い値となり、この状態で“１”を記憶させることができる。これに対し、磁化固着層１１６-1および磁気記録層１１６-3の磁化の方向が、たとえば反平行になった場合、トンネル接合層１１６-2に電流を流すことにより検出されるトンネル抵抗は最も高い値となり、この状態で“０”を記憶させることができる。つまり、ＭＲＡＭでは、このトンネル抵抗の差を、“１”または“０”の情報として記憶する。
一方、ＴＭＲ素子１１６ａに書き込まれた“１”または“０”の情報を読み出す場合は、まず、読み出しワード線１０５ａおよびビット線１１１ａを選択する。すると、ビット線１１１ａからＴＭＲ素子１１６ａおよびＭＯＳＦＥＴ１０３ａを介して、グランド（Ｇｎｄ）線に電流が流れる。このＧｎｄ線に流れる電流の違いを、トンネル抵抗の差としてコア・周辺回路部で読み取ることにより、ＴＭＲ素子１１６ａに対する情報（“１”または“０”）の判定が行われる。
ＩＳＳＣＣ２０００ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．１２８ "Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ"
上記した構成のＭＲＡＭにおいて、書き込み電流の低減のためには、ビット線１１１ａと書き込みワード線１０９ｂ，１０９ｄとを、できるだけ近接させて配置するのが望ましい。
ところが、上記のようなメモリセル部を有する従来のＭＲＡＭにおいては、メモリセル部の周辺に、メモリセル部を制御するためのコア・周辺回路部が設けられる。このコア・周辺回路部は、コスト・パフォーマンスなどの問題から、メモリセル部と同一プロセスにより形成されるのが通常である。したがって、ビット線１１１ａと書き込みワード線１０９ｂ，１０９ｄとを近接させて配置するということは、必然的に、コア・周辺回路部における第４層１０９の配線１０９ｆと第５層１１１の配線１１１ｃとが近接して配置されることになる。
しかしながら、複数の配線を近接させて配置するようにした場合、インダクタンス成分が発生しやすくなる。特に、非常に近接した２本の配線をコア・周辺回路部に用いるようにした場合、一方の配線に電流を流すと、他方の配線に起電力を発生させる可能性があり、これが問題となることが懸念される。つまり、ビット線１１１ａおよび書き込みワード線１０９ｂ，１０９ｄは、ますます接近する可能性がある。その場合、コア・周辺回路部の第３層１０９の配線１０９ｆおよび第５層１１１の配線１１１ｃも非常に接近することになる結果、インダクタンス成分の発生が大きな問題となる。この成分は、ヨーク配線を使用することにより、さらに大きくなると予想される。
上記したように、従来のＭＲＡＭにおいては、書き込み電流の低減のためにビット線と書き込みワード線とを近接させて配置するようにした場合、それにともなうコア・周辺回路部での配線の近接によるインダクタンス成分の発生が懸念されており、特に、近接した配線間での起電力による干渉が問題となる可能性があった。
本発明は、上記の課題を解決するためになされたものであって、その目的とするところは、コスト・パフォーマンスを悪化させることなしに、近接した配線間で発生する起電力による干渉を低減させることが可能な磁気記憶装置およびその製造方法を提供することにある。
本願発明の一態様によれば、第１層目配線からなる書き込みワード線、前記書き込みワード線の上方向に絶縁膜を介して配置された第２層目配線からなる第１の配線、前記第１の配線の上方向に、前記書き込みワード線と交差して配置された第３層目配線からなるビット線、および、前記ビット線と前記書き込みワード線との交差位置に対応する、前記ビット線と前記第１の配線との間に配置された、第１および第２の磁性体層と前記第１および第２の磁性体層間に配置された第１の非磁性体層とを含む３層構造の磁気抵抗効果素子を有するメモリセル部と、前記メモリセル部の周辺に配置され、前記第１層目配線からなる第２の配線、前記第２の配線の上方向に絶縁膜を介して配置された前記第２層目配線からなる第３の配線、前記前記第３の配線の上方向に配置された前記第３層目配線からなる第４の配線、および、前記第３の配線と前記第４の配線との間に、前記第４の配線から離間して配置された第３の磁性体層と前記第３の磁性体層を前記第３の配線にだけ接続する第２の非磁性体層とを含む２層構造の積層膜を有する周辺回路部とを具備したことを特徴とする磁気記憶装置が提供される。
また、本願発明の一態様によれば、第１層目配線を用いて、メモリセル部の書き込みワード線および周辺回路部の第２の配線を形成する工程と、絶縁膜を介し、第２層目配線を用いて、前記メモリセル部の第１の配線および前記周辺回路部の第３の配線を形成する工程と、前記第１の配線および前記第３の配線のそれぞれ上方向に、第１の磁性体層を形成する工程と、前記第３の配線上に形成された、前記第１の磁性体層をすべて除去する工程と、前記第１の配線の、前記第１の磁性体層上に第１の非磁性体層および第２の磁性体層を順に形成し、前記メモリセル部の磁気抵抗効果素子を選択的に形成するとともに、前記第３の配線上に前記第１の非磁性体層からなる第２の非磁性体層および前記第２の磁性体層からなる第３の磁性体層を順に形成し、前記周辺回路部の積層膜を選択的に形成する工程と、第３層目配線を用いて、前記磁気抵抗効果素子の前記第２の磁性体層と接するビット線、および、絶縁膜を介して、前記積層膜の前記第３の磁性体層と少なくとも一部が重なる第４の配線を形成する工程とを具備したことを特徴とする磁気記憶装置の製造方法が提供される。
上記した構成とした場合、特別なプロセスの追加を必要とすることなく、近接する配線間でのインダクタンス成分の影響を回避できるようになる。これにより、書き込み電流の低減のためにビット線と書き込みワード線とを近接させて配置するようにした場合にも、周辺回路部での配線の近接による起電力の発生を抑えることが可能となるものである。
この発明によれば、コスト・パフォーマンスを悪化させることなしに、近接した配線間で発生する起電力による干渉を低減させることが可能な磁気記憶装置およびその製造方法を提供できる。
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、磁気記憶装置（以下、ＭＲＡＭと略記する）の構成例を示すものである。ここでは、書き込み電流の低減のためにビット線と書き込みワード線とを近接させて配置するようにした場合において、周辺回路部での配線の近接によるインダクタンス成分の発生を、ＭＴＲ素子と同一のＭＴＪ構造をもつ磁性体を用いて抑制するようにした場合について説明する。
このＭＲＡＭは、メモリセルアレイ構造（メモリセル部）および上記メモリセル部を制御するためのコア・周辺回路部を有し、任意のセル（選択セル）にランダムにアクセスすることによって、所望のＴＭＲ素子に対する情報の書き込み・読み出し動作を可能にしたものである。上記メモリセル部には、記憶素子として用いられるＴＭＲ素子をそれぞれに備えた複数個のメモリセル（ＭＲＡＭセル）がマトリクス状に配置されている。上記コア・周辺回路部は、デコーダおよびセンス回路などを有し、上記メモリセル部の周辺に配置されている。
すなわち、図１に示すように、たとえば、Ｐ型半導体基板（または、ウェル領域）１１の表面部には、ＳＴＩ構造の複数の素子分離領域１２が形成されている。上記複数の素子分離領域１２の形成領域を除く、各素子領域には、複数のＭＯＳＦＥＴ１３ａ，１３ｂが選択的に設けられている。つまり、上記複数の素子分離領域１２によって画定された、メモリセル部に対応する上記Ｐ型半導体基板１１の表面部には、たとえば、Ｎ型の複数の拡散層１４ａが選択的に形成されている。上記複数の拡散層１４ａの相互間に対応する、上記Ｐ型半導体基板１１の表面上には、それぞれゲート酸化膜を介して、複数のゲート電極１５ａが設けられている。同様に、上記複数の素子分離領域１２によって画定された、コア・周辺回路部に対応する上記Ｐ型半導体基板１１の表面部には、たとえば、Ｎ型の複数の拡散層１４ｂが選択的に形成されている。上記複数の拡散層１４ｂの相互間に対応する、上記Ｐ型半導体基板１１の表面上には、それぞれゲート酸化膜を介して、複数のゲート電極１５ｂが設けられている。
上記Ｐ型半導体基板１１上には、絶縁膜（たとえば、ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）１６が設けられている。上記絶縁膜１６内には、複数の配線およびコンタクトプラグが形成されている。メモリセル部の上記絶縁膜１６内には、たとえば、第１層目の配線１７ａ，１７ｂ，１７ｃ，１７ｄ、第２層目の配線１８ａ，１８ｂ，１８ｃ，１８ｄ、第３層目の配線１９ａ，１９ｂ，１９ｃ，１９ｄ、第４層目の配線２０ａ，２０ｂ、および、第５層目の配線２１ａが設けられている。また、コア・周辺回路部の上記絶縁膜１６内には、たとえば、第１層目の配線１７ｅ，１７ｆ，１７ｇ、第２層目の配線１８ｅ，１８ｆ，１８ｇ、第３層目の配線１９ｅ，１９ｆ，１９ｇ、第４層目の配線２０ｃ、および、第５層目の配線２１ｂ，２１ｃ，２１ｄが設けられている。なお、少なくとも上記第１層目の各配線１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ、上記第２層目の各配線１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆ，１８ｇ、および、上記第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇの上下には、たとえば、バリアメタル用の金属膜３１がそれぞれ設けられている。
また、上記絶縁膜１６内には、たとえば、上記複数の拡散層１４ａ，１４ｂと上記第１層目の各配線１７ａ，１７ｃ，１７ｅ，１７ｇとをそれぞれ接続する、第１のコンタクトプラグ２２ａ，２２ｃ，２２ｅ，２２ｇが設けられている。また、上記絶縁膜１６内には、たとえば、上記第１層目の各配線１７ａ，１７ｃ，１７ｅ，１７ｇと上記第２層目の各配線１８ａ，１８ｃ，１８ｅ，１８ｇとをそれぞれ接続する、第２のコンタクトプラグ２３ａ，２３ｃ，２３ｅ，２３ｇが設けられている。また、上記絶縁膜１６内には、たとえば、上記第２層目の各配線１８ａ，１８ｃ，１８ｅ，１８ｇと上記第３層目の各配線１９ａ，１９ｃ，１９ｅ，１９ｇとをそれぞれ接続する、第３のコンタクトプラグ２４ａ，２４ｃ，２４ｅ，２４ｇが設けられている。また、上記絶縁膜１６内には、たとえば、上記第３層目の各配線１９ａ，１９ｃと上記第４層目の各配線２０ａ，２０ｂとをそれぞれ接続する第４のコンタクトプラグ２５ａ，２５ｃ、および、上記第３層目の各配線１９ｅ，１９ｇと上記第５層目の各配線２１ｂ，２１ｄとをそれぞれ接続する第５のコンタクトプラグ２５ｅ，２５ｇが設けられている。
さらに、たとえば、上記第４層目の各配線２０ａ，２０ｂと上記第５層目の配線２１ａとは、それぞれ、ＴＭＲ素子２６ａ，２６ｂを介して接続されている。また、たとえば、上記第４層目の配線２０ｃと上記第５層目の配線２１ｃとは、ＭＴＪ膜２７を介して接続されている。つまり、上記ＭＴＪ膜２７は、第３層目の配線１９ｆと第５層目の配線２１ｃとの間に選択的に設けられている。このＭＴＪ膜２７は、本実施形態の場合、上記ＴＭＲ素子２６ａ，２６ｂと同一のＭＴＪ構造を有して形成されている。
ここで、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７は、たとえば図５１に示したように、２つの磁性層と、これら磁性層に挟まれた非磁性層とからなる３層構造（ＭＴＪ構造）になっている。つまり、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７は、たとえば、磁性層としての磁化固着層（ピン層）１１６-1、非磁性層としてのトンネル接合層１１６-2、および、磁性層としての磁気記録層（メモリ層）１１６-3を積層してなる構成とされている。ただし、上記ＭＴＪ膜２７は、情報を記憶するための素子としては機能しない。
このような構成のＭＲＡＭにおいては、上記メモリセル部の、上記ＴＭＲ素子２６ａ，２６ｂにつながる第５層目の配線２１ａがビット線として機能する。また、上記第４層目の各配線２０ａ，２０ｂと接続されていない、上記第３層目の各配線１９ｂ，１９ｄが書き込みワード線として機能する。この書き込みワード線１９ｂ，１９ｄは、上記ビット線２１ａと直交するように配置されている。そして、上記ＴＭＲ素子２６ａ，２６ｂは、上記ビット線２１ａと上記書き込みワード線１９ｂ，１９ｄとの交点に配置され、それぞれ記憶素子として用いられる。なお、このＴＭＲ素子２６ａ，２６ｂに電気的に接続された上記ＭＯＳＦＥＴ１３ａは、スイッチング素子として機能する。このＭＯＳＦＥＴ１３ａの上記ゲート電極１５ａは、読み出しワード線として機能する。
一方、コア・周辺回路部の上記ＭＴＪ膜２７は、第３層目の配線１９ｆと第５層目の配線２１ｃとの間での、インダクタンスの発生を抑制するために用いられる。本実施形態の場合、上記第３層目の配線１９ｆおよび上記第５層目の配線２１ｃは、共に、上記ビット線２１ａと直交するように配置されている。上記第３層目の配線１９ｆおよび上記第５層目の配線２１ｃの相互間において、上記ＭＴＪ膜２７が選択的に形成される位置は、回路特性上、インダクタンスの発生が好ましくない部位であり、また、キャパシタンスなどの影響が比較的ない部位となっている。
このような構成によれば、たとえコア・周辺回路部の第３層目の配線１９ｆおよび第５層目の配線２１ｃの相互がより近接したとしても、ＭＴＪ膜２７によるインダクタンスの影響の回避が可能である。つまり、書き込み電流の低減のためにビット線２１ａと書き込みワード線１９ｂ，１９ｄとを近接させて配置するようにした場合にも、ＭＴＪ膜２７によって、近接した上記配線１９ｆ，２１ｃ間での起電力による干渉を低減できる。
次に、上記した構成のＭＲＡＭの製造方法について説明する。なお、上記した第４のコンタクトプラグ２５ａ，２５ｃまでは従来と同様のプロセスにより形成できるため、ここでの詳細な説明は割愛する。すなわち、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ、および、上記各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ上の金属膜３１を形成した後、たとえば図２に示すように、全面（メモリセル部およびコア・周辺回路部）に絶縁膜１６ａを形成する。
次いで、その表面が平坦化された上記絶縁膜１６ａに、金属膜３２を介して、上記第３層目の各配線１９ａ，１９ｃにつながる第４のコンタクトプラグ２５ａ，２５ｃを形成する。この後、全面に金属膜２０、磁性層と非磁性層と磁性層とからなる３層構造膜１１６、および、レジスト膜３３を順に形成する（たとえば、図３参照）。次いで、上記レジスト膜３３をパターニングして、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７の形成部にマスクパターン３３ａを形成する（たとえば、図４参照）。
次いで、そのマスクパターン３３ａをマスク材に上記３層構造膜１１６を選択的にエッチングして、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７となる、磁化固着層１１６-1、トンネル接合層１１６-2、および、磁気記録層１１６-3を加工する。その後、全面に絶縁膜１６ｂを形成する（たとえば、図５参照）。次いで、上記絶縁膜１６ｂおよび上記金属膜２０を加工して、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７にそれぞれつながる、第４層目の各配線２０ａ，２０ｂ，２０ｃを形成する（たとえば、図６参照）。
次いで、たとえば図７に示すように、全面に絶縁膜１６ｃを形成した後、上記絶縁膜１６ｃ，１６ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）処理する。これにより、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７の、上記磁気記録層１１６-3の表面を露出させる（たとえば、図８参照）。次いで、上記絶縁膜１６ｃ，１６ａに、上記第３層目の各配線１９ｅ，１９ｇにつながるコンタクトホール３４，３４を開孔する（たとえば、図９参照）。次いで、たとえば図１０に示すように、全面に金属膜３５，２１，３６を形成する。そして、上記金属膜３５，２１，３６を加工して、第５層目の各配線２１ａ，２１ｂ，２１ｃ，２１ｄを形成するとともに、上記第３層目の各配線１９ｅ，１９ｇにつながる第５のコンタクトプラグ２５ｅ，２５ｇを形成する。この後、全面に絶縁膜を形成し、その表面を平坦化することにより、図１に示した構成のＭＲＡＭが完成する。
上記したように、特別なプロセスの追加を必要とすることなく、近接する配線間でのインダクタンスの影響を回避できるようにしている。すなわち、メモリセル部とこのメモリセル部を制御するコア・周辺回路部とを備えるＭＲＡＭにおいて、コア・周辺回路部の上下に配置された配線１９ｆ，２１ｃの相互間に、ＴＭＲ素子２６ａ，２６ｂと同一のＭＴＪ構造のＭＴＪ膜２７を設けるようにしている。これにより、書き込み電流の低減のためにビット線２１ａと書き込みワード線１９ｂ，１９ｄとを近接させて配置するようにした場合にも、コア・周辺回路部での配線１９ｆ，２１ｃの近接による起電力の発生を抑えることが可能となる。したがって、近接した配線１９ｆ，２１ｃ間で発生する起電力による干渉を低減できるようになるものである。
しかも、ＴＭＲ素子２６ａ，２６ｂの形成と同時に、ＭＴＪ膜２７を自動的に形成することができる。つまり、ＭＴＪ膜２７は、ＴＭＲ素子２６ａ，２６ｂを形成するためのリソグラフィー工程において、ＴＭＲ素子２６ａ，２６ｂを構成する３層構造膜１１６が、コア・周辺回路部内の所定の部位にも残存するようにマスクパターンをデザインすることのみによって簡単に形成できる。そのため、特別なプロセスの追加など、コスト・パフォーマンスを悪化させることもない。
なお、上記ＭＴＪ膜２７の形成に関しては、第３層目の配線１９ｆと第５層目の配線２１ｃとのコンタクト部分（プラグの形成位置）を避けるとともに、たとえば、配線間容量を考慮しつつ、インダクタンス抑制の効果が最大となるようにパターンニングすることが望ましい。
［第２の実施形態］
図１１は、この発明の第２の実施形態にしたがったＭＲＡＭの構成例を示すものである。ここでは、書き込み電流の低減のためにビット線と書き込みワード線とを近接させて配置するようにした場合において、周辺回路部での配線の近接によるインダクタンス成分の発生を抑制させるために、ＭＴＲ素子を構成する複数の膜のうちの一部の磁性層（磁性体）を用いるようにした場合について説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
本実施形態の場合、たとえば、上記第４層目の各配線２０ａ，２０ｂと上記第５層目の配線２１ａとは、それぞれ、上記ＴＭＲ素子２６ａ，２６ｂを介して接続されている。一方、たとえば、上記第４層目の配線２０ｃ上にはＭＴＪ膜２７ａが設けられているものの、上記第４層目の配線２０ｃと上記第５層目の配線２１ｃとは電気的に接続されていない。すなわち、上記ＴＭＲ素子２６ａ，２６ｂは、たとえば図５１に示したように、磁性層としての磁化固着層（ピン層）１１６-1、非磁性層としてのトンネル接合層１１６-2、および、磁性層としての磁気記録層（メモリ層）１１６-3を積層してなる構成とされている。これに対し、上記第３層目の配線１９ｆと上記第５層目の配線２１ｃとの間の、上記第４層目の配線２０ｃ上には、上記トンネル接合層１１６-2および上記磁気記録層（磁性膜）１１６-3からなる上記ＭＴＪ膜２７ａが選択的に配置されている。つまり、上記ＭＴＪ膜２７ａは、上記ＴＭＲ素子２６ａ，２６ｂを構成する上記磁化固着層１１６-1、上記トンネル接合層１１６-2および上記磁気記録層１１６-3のうち、たとえば、上記磁化固着層１１６-1を除く、上記トンネル接合層１１６-2および上記磁気記録層１１６-3のみが積層されてなる構成となっている。
このような構成とした場合にも、上述した第１の実施形態の場合と同様に、コア・周辺回路部の第３層目の配線１９ｆおよび第５層目の配線２１ｃの近接によるインダクタンスの影響の回避が可能である。つまり、書き込み電流の低減のためにビット線２１ａと書き込みワード線１９ｂ，１９ｄとを近接させて配置するようにした場合にも、上記ＭＴＪ膜２７ａによって、近接した上記配線１９ｆ，２１ｃ間での起電力による干渉を低減できる。
次に、上記した構成のＭＲＡＭの製造方法について説明する。なお、上記した第４のコンタクトプラグ２５ａ，２５ｃまでは従来と同様のプロセスにより形成できるため、ここでの詳細な説明は割愛する。すなわち、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ、および、上記各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ上の金属膜３１を形成した後、たとえば図１２に示すように、全面（メモリセル部およびコア・周辺回路部）に絶縁膜１６ａを形成する。
次いで、その表面が平坦化された上記絶縁膜１６ａに、金属膜３２を介して、上記第３層目の各配線１９ａ，１９ｃにつながる第４のコンタクトプラグ２５ａ，２５ｃを形成する。この後、全面に金属膜２０および磁化固着層１１６-1を形成する（たとえば、図１３参照）。次いで、メモリセル部にのみレジスト膜４１を形成し（たとえば、図１４参照）、そのレジスト膜４１をマスク材に、コア・周辺回路部の上記磁化固着層１１６-1をすべて除去する（たとえば、図１５参照）。
次いで、上記レジスト膜４１を剥離した後、たとえば図１６に示すように、全面に、トンネル接合層１１６-2および磁気記録層１１６-3を順に形成する。これにより、メモリセル部にのみ、３層構造膜１１６が形成される。次いで、メモリセル部の上記３層構造膜１１６、および、コア・周辺回路部の上記トンネル接合層１１６-2および上記磁気記録層１１６-3をそれぞれ選択的にエッチングして、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７ａを形成する（たとえば、図１７参照）。
次いで、たとえば図１８に示すように、全面に絶縁膜１６ｂを形成する。そして、その絶縁膜１６ｂおよび上記金属膜２０を加工して、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７ａにそれぞれつながる、第４層目の各配線２０ａ，２０ｂ，２０ｃを形成する（たとえば、図１９参照）。次いで、たとえば図２０に示すように、全面に絶縁膜１６ｃを形成した後、上記絶縁膜１６ｃ，１６ｂをＣＭＰ処理する。これにより、上記ＴＭＲ素子２６ａ，２６ｂの、上記磁気記録層１１６-3の表面だけを露出させる（たとえば、図２１参照）。
これ以降、上述した第１の実施形態の場合と同様に、第５層目の各配線２１ａ，２１ｂ，２１ｃ，２１ｄおよび第５のコンタクトプラグ２５ｅ，２５ｇの形成が行われる。つまり、上記絶縁膜１６ｃ，１６ａに、上記第３層目の各配線１９ｅ，１９ｇにつながるコンタクトホール３４，３４を開孔する（たとえば、図２２参照）。次いで、たとえば図２３に示すように、全面に金属膜３５，２１，３６を形成する。そして、上記金属膜３５，２１，３６を加工して、第５層目の各配線２１ａ，２１ｂ，２１ｃ，２１ｄを形成するとともに、上記第３層目の各配線１９ｅ，１９ｇにつながる第５のコンタクトプラグ２５ｅ，２５ｇを形成する。この後、全面に絶縁膜を形成し、その表面を平坦化することにより、図１１に示した構成のＭＲＡＭが完成する。
上記したように、メモリセル部とこのメモリセル部を制御するコア・周辺回路部とを備えるＭＲＡＭにおいて、コア・周辺回路部の上下に配置された配線１９ｆ，２１ｃの相互間に、ＴＭＲ素子２６ａ，２６ｂの形成に用いる、少なくとも磁気記録層１１６-3を含むＭＴＪ膜２７ａを設けることによっても、コア・周辺回路部での配線１９ｆ，２１ｃの近接による起電力の発生を抑えることが可能である。この第２の実施形態の場合も、上記ＭＴＪ膜２７ａは簡単に形成できるため、特別なプロセスの追加など、コスト・パフォーマンスを悪化させることもない。
特に、コア・周辺回路部においては、３層構造膜１１６を加工する場合に、その膜厚の薄さから、パターンの粗密による加工性の違いにより、ジャンクションのショートを生じる恐れがある。よって、３層構造膜１１６のうちの、一部の磁性層（この第２の実施形態の場合、磁気記録層１１６-3）のみを残すことが、加工する上で有利となる可能性がある。
また、本実施形態の場合、第４層目の配線２０ｃおよび第５層目の配線２１ｃは電気的に接続されておらず、第４層目の配線２０ｃおよび第５層目の配線２１ｃがショートする可能性はほとんどない。つまり、第５層目の配線２１ｃは、絶縁膜１６ｂを介して、磁気記録層１１６-3と接続されている。したがって、たとえ書き込み・読み出し配線が共通になっているクロスポイント型のセルにおいても、上下の配線がジャンクションを介して接続されるのを防ぐことができる。
なお、本実施形態の場合においても、上記ＭＴＪ膜２７ａの形成に関しては、第３層目の配線１９ｆと第５層目の配線２１ｃとのコンタクト部分（プラグの形成位置）を避けるとともに、たとえば、配線間容量を考慮しつつ、インダクタンス抑制の効果が最大となるようにパターンニングすることが望ましい。
［第３の実施形態］
図２４は、この発明の第３の実施形態にしたがったＭＲＡＭの構成例を示すものである。ここでは、書き込み電流の低減のためにビット線と書き込みワード線とを近接させて配置するようにした場合において、周辺回路部での配線の近接によるインダクタンス成分の発生を抑制させるために、ＭＴＲ素子を構成する複数の膜のうちの一部の磁性層（磁性体）を用いるようにした場合の、さらに別の例について説明する。なお、図１１と同一部分には同一符号を付し、詳しい説明は割愛する。
本実施形態の場合、たとえば、上記第４層目の各配線２０ａ，２０ｂと上記第５層目の配線２１ａとは、それぞれ、上記ＴＭＲ素子２６ａ，２６ｂを介して接続されている。一方、たとえば、上記第４層目の配線２０ｃ上にはＭＴＪ膜２７ｂが設けられているものの、上記第４層目の配線２０ｃと上記第５層目の配線２１ｃとは電気的に接続されていない。すなわち、上記ＴＭＲ素子２６ａ，２６ｂは、たとえば図５１に示したように、磁性層としての磁化固着層（ピン層）１１６-1、非磁性層としてのトンネル接合層１１６-2、および、磁性層としての磁気記録層（メモリ層）１１６-3を積層してなる構成とされている。これに対し、上記第３層目の配線１９ｆと上記第５層目の配線２１ｃとの間の、上記第４層目の配線２０ｃ上には、上記磁化固着層（磁性膜）１１６-1からなる上記ＭＴＪ膜２７ｂが選択的に配置されている。つまり、上記ＭＴＪ膜２７ｂは、上記ＴＭＲ素子２６ａ，２６ｂを構成する上記磁化固着層１１６-1、上記トンネル接合層１１６-2および上記磁気記録層１１６-3のうち、たとえば、上記磁気記録層１１６-3および上記トンネル接合層１１６-2を除く、上記磁化固着層１１６-1のみによって形成されてなる構成となっている。
このような構成とした場合にも、上述した第１，第２の実施形態の場合と同様に、コア・周辺回路部の第３層目の配線１９ｆおよび第５層目の配線２１ｃの近接によるインダクタンスの影響の回避が可能である。つまり、書き込み電流の低減のためにビット線２１ａと書き込みワード線１９ｂ，１９ｄとを近接させて配置するようにした場合にも、上記ＭＴＪ膜２７ｂによって、近接した上記配線１９ｆ，２１ｃ間での起電力による干渉を低減できる。
次に、上記した構成のＭＲＡＭの製造方法について説明する。なお、上記した第４のコンタクトプラグ２５ａ，２５ｃまでは従来と同様のプロセスにより形成できるため、ここでの詳細な説明は割愛する。すなわち、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ、および、上記各配線１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ上の金属膜３１を形成した後、たとえば図２５に示すように、全面（メモリセル部およびコア・周辺回路部）に絶縁膜１６ａを形成する。
次いで、その表面が平坦化された上記絶縁膜１６ａに、金属膜３２を介して、上記第３層目の各配線１９ａ，１９ｃにつながる第４のコンタクトプラグ２５ａ，２５ｃを形成する。この後、全面に金属膜２０を形成するとともに、磁化固着層１１６-1、トンネル接合層１１６-2および磁気記録層１１６-3とからなる３層構造膜１１６を形成する（たとえば、図２６参照）。次いで、メモリセル部にのみレジスト膜４１を形成し（たとえば、図２７参照）、そのレジスト膜４１をマスク材に、コア・周辺回路部の上記磁気記録層１１６-3および上記トンネル接合層１１６-2をすべて除去する（たとえば、図２８参照）。
次いで、上記レジスト膜４１を剥離した後、たとえば図２９に示すように、メモリセル部の上記３層構造膜１１６、および、コア・周辺回路部の上記磁化固着層１１６-1をそれぞれ選択的にエッチングして、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７ｂを形成する。次いで、全面に絶縁膜１６ｂを形成する（たとえば、図３０参照）。そして、その絶縁膜１６ｂおよび上記金属膜２０を加工して、上記ＴＭＲ素子２６ａ，２６ｂおよび上記ＭＴＪ膜２７ｂにそれぞれつながる、第４層目の各配線２０ａ，２０ｂ，２０ｃを形成する（たとえば、図３１参照）。次いで、たとえば図３２に示すように、全面に絶縁膜１６ｃを形成した後、上記絶縁膜１６ｃ，１６ｂをＣＭＰ処理する。これにより、上記ＴＭＲ素子２６ａ，２６ｂの、上記磁気記録層１１６-3の表面だけを露出させる（たとえば、図３３参照）。
これ以降、上述した第１，第２の実施形態の場合と同様に、第５層目の各配線２１ａ，２１ｂ，２１ｃ，２１ｄおよび第５のコンタクトプラグ２５ｅ，２５ｇの形成が行われる。つまり、上記絶縁膜１６ｃ，１６ａに、上記第３層目の各配線１９ｅ，１９ｇにつながるコンタクトホール３４，３４を開孔する（たとえば、図３４参照）。次いで、たとえば図３５に示すように、全面に金属膜３５，２１，３６を形成する。そして、上記金属膜３５，２１，３６を加工して、第５層目の各配線２１ａ，２１ｂ，２１ｃ，２１ｄを形成するとともに、上記第３層目の各配線１９ｅ，１９ｇにつながる第５のコンタクトプラグ２５ｅ，２５ｇを形成する。この後、全面に絶縁膜を形成し、その表面を平坦化することにより、図２４に示した構成のＭＲＡＭが完成する。
上記したように、メモリセル部とこのメモリセル部を制御するコア・周辺回路部とを備えるＭＲＡＭにおいて、コア・周辺回路部の上下に配置された配線１９ｆ，２１ｃの相互間に、ＴＭＲ素子２６ａ，２６ｂの形成に用いる、少なくとも磁化固着層１１６-1を含むＭＴＪ膜２７ｂを設けることによっても、コア・周辺回路部での配線１９ｆ，２１ｃの近接による起電力の発生を抑えることが可能である。この実施形態の場合も、上記ＭＴＪ膜２７ｂは簡単に形成できるため、特別なプロセスの追加など、コスト・パフォーマンスを悪化させることもない。
また、上記した第２の実施形態の場合と同様に、コア・周辺回路部においては、３層構造膜１１６のうちの、一部の磁性層（この実施形態の場合、磁化固着層１１６-1）のみを残すことが、加工する上で有利となる可能性がある。また、書き込み・読み出し配線が共通になっているクロスポイント型のセルにおいて、上下の配線がジャンクションを介して接続されるのを防ぐこともできる。
なお、本実施形態の場合においても、上記ＭＴＪ膜２７ｂの形成に関しては、第３層目の配線１９ｆと第５層目の配線２１ｃとのコンタクト部分（プラグの形成位置）を避けるとともに、たとえば、配線間容量を考慮しつつ、インダクタンス抑制の効果が最大となるようにパターンニングすることが望ましい。
［第４の実施形態］
図３６および図３７は、この発明の第４の実施形態にしたがったＭＲＡＭの構成例を示すものである。ここでは、ヨーク構造の配線を備えるＭＲＡＭを例に説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。すなわち、ヨーク構造の配線を備えるＭＲＡＭの場合、たとえば図３６に示すように、少なくともメモリセル部における、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄおよび第５層目の配線２１ａが、それぞれ、磁性膜５１を有してなる構成とされている。つまり、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄおよび第５層目の配線２１ａの、それぞれＴＭＲ素子２６ａ，２６ｂに対抗する面以外の各面が磁性膜５１によって覆われている。そして、コア・周辺回路部の、第３層目の配線１９ｆと第５層目の配線２１ｃとの間には、上述の第１の実施形態に示した構成のＭＴＪ膜２７が設けられている。
このようなヨーク配線構造を採用するＭＲＡＭの場合、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄと第５層目の配線２１ａとの間で磁気集中が起こりやすくなる。つまり、第３層目の各配線１９ａ，１９ｂ，１９ｃ，１９ｄと第５層目の配線２１ａとの間において、よりインダクタンスの影響が生じやすい状態となっている。したがって、コア・周辺回路部の第３層目の配線１９ｆと第５層目の配線２１ｃとの間にＭＴＪ膜２７を配置することで、このインダクタンスの影響を効果的に回避することが可能となる。
ヨーク配線構造を採用するＭＲＡＭとしては、たとえば図３７に示すように、さらにコア・周辺回路部における、第３層目の各配線１９ｅ，１９ｆ，１９ｇおよび第５層目の各配線２１ｂ，２１ｃ，２１ｄの、それぞれ三方の面を覆うようにして磁性膜５１が設けられてなる構成とすることも可能であり、この構成のＭＲＡＭに適用した場合にも同様の効果が期待できる。
［第５の実施形態］
図３８および図３９は、この発明の第５の実施形態にしたがったＭＲＡＭの構成例を示すものである。ここでは、ヨーク構造の配線を備えるＭＲＡＭを例に説明する。なお、図１１と同一部分には同一符号を付し、詳しい説明は割愛する。すなわち、ＭＴＪ膜２７に限らず、ヨーク配線構造を採用するＭＲＡＭにおいては、たとえば図３８または図３９に示すように、第２の実施形態に示した構成のＭＴＪ膜２７ａによっても、コア・周辺回路部の第３層目の配線１９ｆと第５層目の配線２１ｃとの間のインダクタンスの影響を回避することが可能である。
［第６の実施形態］
図４０および図４１は、この発明の第６の実施形態にしたがったＭＲＡＭの構成例を示すものである。ここでは、ヨーク構造の配線を備えるＭＲＡＭを例に説明する。なお、図２４と同一部分には同一符号を付し、詳しい説明は割愛する。すなわち、ＭＴＪ膜２７，２７ａに限らず、ヨーク配線構造を採用するＭＲＡＭにおいては、たとえば図４０または図４１に示すように、第３の実施形態に示した構成のＭＴＪ膜２７ｂによっても、コア・周辺回路部の第３層目の配線１９ｆと第５層目の配線２１ｃとの間のインダクタンスの影響を回避することが可能である。
［第７の実施形態］
本発明の第１の実施形態〜第６の実施形態にしたがったＭＲＡＭ（磁気記憶装置）においては、様々な装置への適用が可能である。いくつかの適用例を、第７の実施形態として以下に説明する。
（適用例１）
この適用例１は、たとえば図４２に示すように、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分に、本発明の各実施形態にしたがったＭＲＡＭを用いた場合の例である。上記モデム６０は、プログラマブル・デジタル・シグナル・プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）６１、アナログ−デジタル（Ａ／Ｄ）コンバータ６２、デジタル−アナログ（Ｄ／Ａ）コンバータ６３、バンドパスフィルタ（図示していない）、送信ドライバ６４、および、受信機増幅器６５などを含んで構成されている。この例では、上記バンドパスフィルタの代わりに、回線コードプログラムを保持するための種々のタイプのオプション用のメモリとして、ＭＲＡＭ６６とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６７を備えている。
ここで、上記回線コードプログラムとは、上記ＤＳＰ６１で実行される、コード化された加入者回線情報や伝送条件（回線コード；たとえば、ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ）などに応じてモデムを選択、動作させるためのプログラムである。また、本適用例１では、回線コードプログラムを保持するためのメモリとしてＭＲＡＭ６６およびＥＥＰＲＯＭ６７の２種類のメモリを用いているが、ＥＥＰＲＯＭ６７をＭＲＡＭに置き換えてもよい。つまり、２種類のメモリを用いず、ＭＲＡＭのみを用いて構成することもできる。
（適用例２）
この適用例２は、たとえば図４３に示すように、携帯電話端末７０の制御にＭＲＡＭを用いる場合の例である。すなわち、この携帯電話端末７０は、通信機能をもつ通信部７１と、この携帯電話端末７０の各部を制御する制御部７２とを含んで構成されている。上記通信部７１は、たとえば、送受信アンテナ７１ａ、アンテナ共用器７１ｂ、受信部７１ｃ、ベースバンド処理部７１ｄ、音声コーデックとし用いられるＤＳＰ７１ｅ、スピーカ（受話器）７１ｆ、マイクロホン（送話器）７１ｇ、送信部７１ｈ、および、周波数シンセサイザ７１ｉなどを備えている。
一方、上記制御部７２は、ＣＰＵ７２ａ、ＲＯＭ７２ｂ、ＭＲＡＭ７２ｃ、および、フラッシュメモリ７２ｄが、ＣＰＵバス７２ｅを介して相互に接続されて形成されたマイクロコンピュータである。上記ＲＯＭ７２ｂには、上記ＣＰＵ７２ａにて実行されるプログラムや表示用のフォントなどの、携帯電話端末７０の制御に必要となるデータがあらかじめ記憶されている。上記ＭＲＡＭ７２ｃは主に作業領域として用いられるものであり、上記ＣＰＵ７２ａがプログラムの実行中に計算途中のデータなどを必要に応じて記憶させたり、上記制御部７２と各部との間でやり取りするデータを一時記憶させたりする場合などに用いられる。また、上記フラッシュメモリ７２ｄは、たとえば携帯電話端末７０の電源オフ直前の設定条件などを設定パラメータとして記憶しておくものである。これにより、携帯電話端末７０を次の電源オン時には同じ設定になるような使い方をする場合に、携帯電話端末７０の電源が突然にオフされても、記憶されている設定パラメータが消失するのを防ぐことができる。
さらに、この携帯電話端末７０には、オーディオ再生処理部７３、外部出力端子７４、ＬＣＤ（液晶ディスプレイ）コントローラ７５、表示用のＬＣＤ７６、および、呼び出し音を発生するリンガ７７などが設けられている。上記オーディオ再生処理部７３は、携帯電話端末７０に入力されたオーディオ情報（あるいは、後述する外部メモリ８１に記憶されたオーディオ情報）の再生を行う。再生されたオーディオ情報は、外部出力端子７４を介して、ヘッドフォンや携帯型スピーカなどに送られることにより、外部に取り出すことが可能である。このオーディオ再生処理部７３を設けることによって、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ７５は、たとえば、上記ＣＰＵバス７２ｅを介して上記ＣＰＵ７２ａからの表示情報を受け取ると、その表示情報から上記ＬＣＤ７６を制御するためのＬＣＤ制御情報を生成する。そして、そのＬＣＤ制御情報にしたがって、上記ＬＣＤ７６を駆動して表示を行わせる。
上記携帯電話端末７０には、さらに、インターフェース回路（Ｉ／Ｆ）７８ａ，７８ｂ，７８ｃ、外部メモリ８１、外部メモリスロット８２、キー操作部８３、および、外部入出力端子８４などが設けられている。上記外部メモリスロット８２には、メモリカードなどの外部メモリ８１が挿入される。この外部メモリスロット８２は、上記インターフェース回路７８ａを介して、上記ＣＰＵバス７２ｅに接続されている。このように、携帯電話端末７０に外部メモリスロット８２を設けることにより、携帯電話端末７０の内部の情報を外部メモリ８１に書き込んだり、あるいは、外部メモリ８１に記憶された情報（たとえば、オーディオ情報）を携帯電話端末７０に入力したりすることが可能となる。
上記キー操作部８３は、上記インターフェース回路７８ｂを介して、上記ＣＰＵバス７２ｅに接続されている。上記キー操作部８３から入力されたキー入力情報は、たとえば上記ＣＰＵ７２ａに伝えられる。上記外部入出力端子８４は、上記インターフェース回路７８ｃを介して、上記ＣＰＵバス７２ｅに接続されている。上記外部入出力端子８４は、携帯電話端末７０に外部から種々の情報を入力したり、あるいは、携帯電話端末７０から外部へ情報を出力したりする際の端子として機能する。
なお、本適用例２では、ＲＯＭ７２ｂ、ＭＲＡＭ７２ｃおよびフラッシュメモリ７２ｄを用いているが、上記フラッシュメモリ７２ｄをＭＲＡＭに置き換えてもよいし、さらに、上記ＲＯＭ７２ｂもＭＲＡＭに置き換えることが可能である。
（適用例３）
この適用例３は、たとえば図４４〜図４８に示すように、スマートメディアなどのメディアコンテンツを記憶するカードとして、ＭＲＡＭ（ＭＲＡＭカード）を用いるようにした場合の例である。
図４４に示すように、たとえばＭＲＡＭカード本体９０には、ＭＲＡＭチップ９０ａが内蔵されている。上記ＭＲＡＭカード本体９０には、上記ＭＲＡＭチップ９０ａに対応する位置に開口部９０ｂが形成されている。この開口部９０ｂにはシャッター９０ｃが設けられており、上記開口部９０ｂより露出する上記ＭＲＡＭチップ９０ａが、ＭＲＡＭカードの携帯時には上記シャッター９０ｃによって保護されるようになっている。上記シャッター９０ｃは、外部磁場を遮蔽する効果のある材料、たとえばセラミックスからなっている。ＭＲＡＭカードにコンテンツデータを転写する場合には、上記シャッター９０ｃを開放して、上記ＭＲＡＭチップ９０ａを露出させる。外部端子９０ｄは、ＭＲＡＭカードに転写されたコンテンツデータを外部に取り出すためのものである。
図４５および図４６は、上記ＭＲＡＭカードにデータを転写するための、カード挿入型の転写装置の構成例を示すものである。なお、図４５は転写装置の上面図であり、図４６はその断面図である。
エンドユーザの使用するＭＲＡＭカード９０Ａを、転写装置９１の挿入部９１ａより図に矢印で示す方向に挿入し、ストッパ９１ｂで止まるまで押し込む。このストッパ９１ｂは、ＭＲＡＭ９１ｃと上記ＭＲＡＭカード９０Ａとを位置合わせするための部材としても働く。上記ＭＲＡＭカード９０Ａが所定の位置に収納されると、ＭＲＡＭデータ書き換え制御部（図示していない）から外部端子９１ｄに制御信号が供給され、上記ＭＲＡＭ９１ｃに記憶されたコンテンツデータが上記ＭＲＡＭカード９０Ａに転写される。
図４７は、はめ込み型の転写装置の構成例を示すものである。この転写装置９２は、ストッパ９２ａを目標に、図に矢印で示す方向にＭＲＡＭカード９０Ａをはめ込んで、ＭＲＡＭ９２ｂ上に載置するタイプである。コンテンツデータの転写の方法については、上記したカード挿入型の転写装置９１の場合と同一であるので、説明を省略する。
図４８は、スライド型の転写装置の構成例を示すものである。この転写装置９３には、受け皿スライド９３ａが設けられており、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、この受け皿スライド９３ａが図に矢印で示す方向に移動する。受け皿スライド９３ａが破線の位置に移動したときに、ＭＲＡＭカード９０Ａを受け皿スライド９３ａ上に載置する。すると、上記ＭＲＡＭカード９０Ａは、ＭＲＡＭ９３ｂが設けられた転写装置９３の内部へ自動的に搬送され、ストッパ９３ｃに上記ＭＲＡＭカード９０Ａの先端部が当接した位置で停止される。コンテンツデータの転写の方法については、上記したカード挿入型の転写装置９１の場合と同一であるので、説明を省略する。
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の基本構成を示す要部の断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 本発明の第２の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の基本構成を示す要部の断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図１１に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 本発明の第３の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の基本構成を示す要部の断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 図２４に示した磁気記憶装置の、その製造方法について説明するために示す工程断面図。 本発明の第４の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の構成の要部を示す断面図。 本発明の第４の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の他の構成の要部を示す断面図。 本発明の第５の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の構成の要部を示す断面図。 本発明の第５の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の他の構成の要部を示す断面図。 本発明の第６の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の構成の要部を示す断面図。 本発明の第６の実施形態にしたがった磁気記憶装置（ＭＲＡＭ）の他の構成の要部を示す断面図。 本発明の第７の実施形態にしたがった、磁気記憶装置（ＭＲＡＭ）が適用されるデジタル加入者線用モデムのＤＳＬデータパス部分を示すブロック図。 本発明の第７の実施形態にしたがった、磁気記憶装置（ＭＲＡＭ）が適用される携帯電話端末の構成例を示すブロック図。 本発明の第７の実施形態にしたがった、磁気記憶装置（ＭＲＡＭ）が適用されるＭＲＡＭカードの構成例を示す図。 図４４のＭＲＡＭカードにデータを転写するための、カード挿入型の転写装置の構成例を示す上面図。 図４５に示したカード挿入型の転写装置の断面図。 図４４のＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置の構成例を示す断面図。 図４４のＭＲＡＭカードにデータを転写するための、スライド型の転写装置の構成例を示す断面図。 従来技術とその問題点を説明するために示す、磁気記憶装置（ＭＲＡＭ）の断面図。 従来の磁気記憶装置を例に、ＭＲＡＭセルの等価回路を示す図。 従来の磁気記憶装置を例に、ＭＲＡＭセル（ＴＭＲ素子）の構成を示す断面図。
符号の説明
１１…Ｐ型半導体基板、１２…素子分離領域、１３ａ，１３ｂ…ＭＯＳＦＥＴ、１４ａ，１４ｂ…Ｎ型の拡散層、１５ａ，１５ｂ…ゲート電極（１５ａ…読み出しワード線）、１６，１６ａ，１６ｂ，１６ｃ…絶縁膜、１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ…第１層目の配線、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆ，１８ｇ…第２層目の配線、１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ…第３層目の配線（１９ｂ，１９ｄ…書き込みワード線（第１の配線層からなる第１の配線）、１９ｆ…第１の配線層からなる第３の配線）、２０，２１，３１，３２，３５，３６…金属膜、２０ａ，２０ｂ，２０ｃ…第４層目の配線、２１ａ，２１ｂ，２１ｃ，２１ｄ…第５層目の配線（２１ａ…ビット線（第２の配線層からなる第２の配線）、２１ｃ…第２の配線層からなる第４の配線）、２２ａ，２２ｃ，２２ｅ，２２ｇ…第１のコンタクトプラグ、２３ａ，２３ｃ，２３ｅ，２３ｇ…第２のコンタクトプラグ、２４ａ，２４ｃ，２４ｅ，２４ｇ…第３のコンタクトプラグ、２５ａ，２５ｃ…第４のコンタクトプラグ、２５ｅ，２５ｇ…第５のコンタクトプラグ、２６ａ，２６ｂ…ＴＭＲ素子（磁気抵抗効果素子）、２７，２７ａ，２７ｂ…ＭＴＪ膜、３３…レジスト膜、３３ａ…マスクパターン、３４…コンタクトホール、４１…レジスト膜、５１…磁性膜、６０…デジタル加入者線用モデム、６１…プログラマブル・デジタル・シグナル・プロセッサ、６２…アナログ−デジタルコンバータ、６３…デジタル−アナログコンバータ、６４…送信ドライバ、６５…受信機増幅器、６６…ＭＲＡＭ、６７…ＥＥＰＲＯＭ、７０…携帯電話端末、７１…通信部、７１ａ…送受信アンテナ、７１ｂ…アンテナ共用器、７１ｃ…受信部、７１ｄ…ベースバンド処理部、７１ｅ…ＤＳＰ（音声コーデック）、７１ｆ…スピーカ、７１ｇ…マイクロホン、７１ｈ…送信部、７１ｉ…周波数シンセサイザ、７２…制御部、７２ａ…ＣＰＵ、７２ｂ…ＲＯＭ、７２ｃ…ＭＲＡＭ、７２ｄ…フラッシュメモリ、７２ｅ…ＣＰＵバス、７３…オーディオ再生処理部、７４…外部出力端子、７５…ＬＣＤコントローラ、７６…ＬＣＤ、７７…リンガ、７８ａ，７８ｂ，７８ｃ…インターフェース回路、８１…外部メモリ、８２…外部メモリスロット、８３…キー操作部、８４…外部入出力端子、９０…ＭＲＡＭカード本体、９０ａ…ＭＲＡＭチップ、９０ｂ…開口部、９０ｃ…シャッター、９０ｄ…外部端子、９０Ａ…ＭＲＡＭカード、９１…カード挿入型の転写装置、９１ａ…挿入部、９１ｂ…ストッパ、９１ｃ…ＭＲＡＭ、９１ｄ…外部端子、９２…はめ込み型の転写装置、９２ａ…ストッパ、９２ｂ…ＭＲＡＭ、９３…スライド型の転写装置、９３ａ…受け皿スライド、９３ｂ…ＭＲＡＭ、９３ｃ…ストッパ、１１６…３層構造膜、１１６-1…磁化固着層（磁性体層）、１１６-2…トンネル接合層、１１６-3…磁気記録層（磁性体層）。

Claims (12)

  1. 第１層目配線からなる書き込みワード線、前記書き込みワード線の上方向に絶縁膜を介して配置された第２層目配線からなる第１の配線、前記第１の配線の上方向に、前記書き込みワード線と交差して配置された第３層目配線からなるビット線、および、前記ビット線と前記書き込みワード線との交差位置に対応する、前記ビット線と前記第１の配線との間に配置された、第１および第２の磁性体層と前記第１および第２の磁性体層間に配置された第１の非磁性体層とを含む３層構造の磁気抵抗効果素子を有するメモリセル部と、
    前記メモリセル部の周辺に配置され、前記第１層目配線からなる第２の配線、前記第２の配線の上方向に絶縁膜を介して配置された前記第２層目配線からなる第３の配線、前記前記第３の配線の上方向に配置された前記第３層目配線からなる第４の配線、および、前記第３の配線と前記第４の配線との間に、前記第４の配線から離間して配置された第３の磁性体層と前記第３の磁性体層を前記第３の配線にだけ接続する第２の非磁性体層とを含む２層構造の積層膜を有する周辺回路部と
    を具備したことを特徴とする磁気記憶装置。
  2. 前記積層膜は、前記第２の配線と前記第４の配線との間に選択的に配置されていることを特徴とする請求項１に記載の磁気記憶装置。
  3. 前記第３の磁性体層および前記第２の非磁性体層は、前記磁気抵抗効果素子の形成に用いられる前記第２の磁性体層および前記第１の非磁性体層からなることを特徴とする請求項１に記載の磁気記憶装置。
  4. 前記ビット線または前記書き込みワード線はヨーク構造を有することを特徴とする請求項１に記載の磁気記憶装置。
  5. 前記第２または第４の配線はヨーク構造を有することを特徴とする請求項１に記載の磁気記憶装置。
  6. 前記メモリセル部は、前記磁気抵抗効果素子に電気的に接続されたスイッチング素子をさらに備えることを特徴とする請求項１に記載の磁気記憶装置。
  7. 前記第４の配線と前記第３の磁性体層との間には絶縁膜が設けられていることを特徴とする請求項１に記載の磁気記憶装置。
  8. 第１層目配線を用いて、メモリセル部の書き込みワード線および周辺回路部の第２の配線を形成する工程と、
    絶縁膜を介し、第２層目配線を用いて、前記メモリセル部の第１の配線および前記周辺回路部の第３の配線を形成する工程と、
    前記第１の配線および前記第３の配線のそれぞれ上方向に、第１の磁性体層を形成する工程と、
    前記第３の配線上に形成された、前記第１の磁性体層をすべて除去する工程と、
    前記第１の配線の、前記第１の磁性体層上に第１の非磁性体層および第２の磁性体層を順に形成し、前記メモリセル部の磁気抵抗効果素子を選択的に形成するとともに、前記第３の配線上に前記第１の非磁性体層からなる第２の非磁性体層および前記第２の磁性体層からなる第３の磁性体層を順に形成し、前記周辺回路部の積層膜を選択的に形成する工程と、
    第３層目配線を用いて、前記磁気抵抗効果素子の前記第２の磁性体層と接するビット線、および、絶縁膜を介して、前記積層膜の前記第３の磁性体層と少なくとも一部が重なる第４の配線を形成する工程と
    を具備したことを特徴とする磁気記憶装置の製造方法。
  9. 前記ビット線または前記書き込みワード線はヨーク構造を有して形成されることを特徴とする請求項８に記載の磁気記憶装置の製造方法。
  10. 前記第２または第４の配線はヨーク構造を有して形成されることを特徴とする請求項８に記載の磁気記憶装置の製造方法。
  11. 前記磁気抵抗効果素子に電気的に接続されたスイッチング素子を形成する工程をさらに備えることを特徴とする請求項８に記載の磁気記憶装置の製造方法。
  12. 前記周辺回路部は、前記メモリセル部の周辺に形成されることを特徴とする請求項８に記載の磁気記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615600B1 (ko) * 2004-08-09 2006-08-25 삼성전자주식회사 고집적 자기램 소자 및 그 제조방법
US6952364B2 (en) * 2003-03-03 2005-10-04 Samsung Electronics Co., Ltd. Magnetic tunnel junction structures and methods of fabrication
JP5007932B2 (ja) * 2004-11-11 2012-08-22 日本電気株式会社 半導体装置、及びその製造方法
JP5243746B2 (ja) * 2007-08-07 2013-07-24 ルネサスエレクトロニクス株式会社 磁気記憶装置の製造方法および磁気記憶装置
JP2009283843A (ja) * 2008-05-26 2009-12-03 Renesas Technology Corp 半導体装置及びその製造方法
JP5412640B2 (ja) 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
JP4945592B2 (ja) * 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置
JP5542550B2 (ja) 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
JP5537501B2 (ja) 2011-06-09 2014-07-02 株式会社東芝 半導体記憶装置およびその製造方法
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KR101927691B1 (ko) 2012-08-06 2018-12-12 삼성전자 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR102212556B1 (ko) * 2014-10-08 2021-02-08 삼성전자주식회사 반도체 장치
US9412745B1 (en) * 2015-02-12 2016-08-09 United Microelectronics Corp. Semiconductor structure having a center dummy region
KR102385921B1 (ko) 2017-06-07 2022-04-14 삼성전자주식회사 반도체 소자

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926414A (en) 1997-04-04 1999-07-20 Magnetic Semiconductors High-efficiency miniature magnetic integrated circuit structures
JP4309075B2 (ja) 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
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JP2002289807A (ja) 2001-03-27 2002-10-04 Toshiba Corp 磁気メモリ装置および磁気抵抗効果素子
JP2002299575A (ja) 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
JP3892736B2 (ja) * 2001-03-29 2007-03-14 株式会社東芝 半導体記憶装置
US6548849B1 (en) * 2002-01-31 2003-04-15 Sharp Laboratories Of America, Inc. Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム

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