KR101927691B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

비휘발성 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

주변 영역의 비트 라인의 두께를 증가시킴과 동시에, 상기 비트 라인 하부에 배치되는 게이트 패턴과의 단락 마진(short margin)을 확보할 수 있는 비휘발성 메모리 소자 제보 방법을 제공하는 것이다. 상기 비휘발성 메모리 소자 제조 방법은 기판 상의 제1 영역에 트랜지스터를 형성하고, 상기 트랜지스터와 연결되는 컨택을 형성하고, 상기 기판의 제2 영역 상에 2차원적으로 배치된 메모리 셀을 형성하고, 상기 콘택과 상기 정보 저장부를 덮는 정지막과 층간 절연막을 순차적으로 형성하고, 상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치로서, 상기 제1 트렌치의 하면은 상기 정보 저장부의 하면보다 낮게 형성되고, 상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함한다.

Description

비휘발성 메모리 소자 및 이의 제조 방법{Nonvolatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 소자에는 상변화 메모리 소자(PRAM: Phase change Random Access Memory), 저항 메모리 소자(RRAM: Resistive RAM), 자기 메모리 소자(MRAM: Magnetic RAM) 등 있다. 동적 메모리 소자(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 칼코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
최근 반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위해, 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 자기 메모리 소자가 제시되고 있고, 이에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 주변 영역의 비트 라인의 두께를 증가시킴과 동시에, 비트 라인 하부에 배치되는 게이트 패턴과의 단락 마진(short margin)을 확보할 수 있는 비휘발성 메모리 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 비휘발성 메모리 소자 제조 방법을 이용하여 제조한 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모지 소자 제조 방법의 일 태양(aspect)은 기판 상의 제1 영역에 트랜지스터를 형성하고, 상기 트랜지스터와 연결되는 콘택을 형성하고, 상기 기판의 제2 영역 상에 2차원적으로 배치된 정보 저장부를 형성하고, 상기 콘택과 상기 정보 저장부를 덮는 정지막과 층간 절연막을 순차적으로 형성하고, 상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치를 형성하고, 상기 제1 트렌치의 하면은 상기 정보 저장부의 하면보다 낮고, 상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치를 형성한 후에 상기 제2 트렌치를 형성하고, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치를 형성하는 것은 상기 층간 절연막을 패터닝하여 상기 제1 트렌치를 형성한 후, 충진재로 상기 제1 트렌치를 메우고, 상기 충진재 및 상기 정지막을 패터닝하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 콘택을 형성하는 것과 상기 정보 저장부를 형성하는 것 사이에, 상기 콘택을 덮는 블로킹 패턴을 상기 제1 영역 상에 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 정지막을 형성하는 것은 상기 블로킹 패턴을 제거한 후, 상기 콘택과 상기 정보 저장부를 덮는 하부 정지막 및 상부 정지막을 순차적으로 형성하는 것을 포함하고, 상기 하부 정지막은 상기 정보 저장부 상에 컨포말하게 형성된다.
본 발명의 몇몇 실시예에서, 상기 정지막을 형성하는 것은 상기 하부 정지막과 상기 상부 정지막 사이에 산화막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 상의 정지막의 상면과 상기 제2 영역 상의 정지막의 상면은 단차를 갖는다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막 내에 상기 정보 저장부를 노출하는 제3 트렌치를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 형성한 후, 상기 제1 트렌치 및 상기 제2 트렌치가 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치 내에 상기 콘택과 접속되는 비아와, 상기 제1 트렌치 내에 상기 비아와 연결되는 제1 비트 라인과, 상기 제3 트렌치 내에 상기 정보 저장부와 연결되는 제2 비트 라인을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 정보 저장부를 형성하는 것은 상기 제2 영역 상에 자성 물질을 포함하는 정보 저장막을 형성하고, 상기 정보 저장막을 패터닝하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모지 소자 제조 방법의 다른 태양은 기판 상의 제1 영역에 트랜지스터를 형성하고, 상기 트랜지스터와 연결되는 콘택을 형성하고, 상기 콘택을 덮는 정지막을 상기 제1 영역 상에 형성하고, 상기 정지막을 형성한 후, 상기 기판의 제2 영역 상에 2차원적으로 배치된 정보 저장부를 형성하고, 상기 정보 저장부 및 상기 정지막을 덮는 층간 절연막을 형성하고, 상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치와, 상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치를 형성한 후에 상기 제2 트렌치를 형성하고, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치를 형성하는 것은 상기 층간 절연막을 패터닝하여 상기 제1 트렌치를 형성한 후, 충진재로 상기 제1 트렌치를 메우고, 상기 충진재 및 상기 정지막을 패터닝하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막 내에 상기 정보 저장부를 노출하는 제3 트렌치를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 형성한 후, 상기 제1 트렌치 및 상기 제2 트렌치가 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치 내에 상기 콘택과 접속되는 비아와, 상기 제1 트렌치 내에 상기 비아와 연결되는 제1 비트 라인과, 상기 제3 트렌치 내에 상기 정보 저장부와 연결되는 제2 비트 라인을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 정보 저장부를 형성하는 것은 상기 제2 영역 상에 자성 물질을 포함하는 정보 저장막을 형성하고, 상기 정보 저장막을 패터닝하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 일 태양은 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역 상의 정보 저장부, 상기 제2 영역 상의 제1 트랜지스터, 상기 정보 저장부 상에서 상기 정부 저장부와 연결되는 제1 비트 라인, 상기 제1 트랜지스터 상에서 상기 제1 트랜지스터와 연결되는 제1 콘택, 상기 제1 콘택 상의 정지막 내에 형성되는 제1 트렌치로서, 상기 제1 트렌치의 바닥면의 적어도 일부는 상기 제1 콘택과 오버랩되는 제1 트렌치, 상기 정지막 상의 층간 절연막 내에 형성되는 제2 트렌치로서, 상기 제2 트렌치의 바닥면의 일부는 상기 정지막이고 상기 제2 트렌치의 바닥면은 상기 정보 저장부의 바닥면보다 낮은 제2 트렌치, 상기 제1 트렌치 내에서 상기 제1 콘택과 연결되는 비아, 및 상기 제2 트렌치 내에서 상기 비아와 연결되는 제2 비트 라인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 비트 라인의 상면과 상기 제2 비트라인의 상면은 실질적으로 동일한 높이이다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 높이와 상기 제2 트렌치의 높이의 비는 1:8 이상이다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 상의 형성되는 제2 트랜지스터와, 상기 제2 트랜지스터의 소스/드레인 영역과 상기 정보 저장부를 연결하는 제2 콘택을 더 포함하고, 상기 제2 콘택의 상면은 상기 제1 콘택의 상면보다 높다.
본 발명의 몇몇 실시예에서, 상기 정보 저장부는 자기 터널 접합을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도이다.
도 3은 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도이다.
도 4은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 단면도들로, 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도들이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 단면도들로, 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도들이다.
도 17는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 18은 본 발명의 실시예에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 자기 메모리 소자(MRAM: Magnetic Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 상변화 메모리 소자(PRAM: Phase change RAM) 등과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 등가 회로도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도이다. 도 3은 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도이다.
도 1을 참조하면, 자기 메모리 소자 어레이는 매트릭스 형태로 배열된 복수의 자기 메모리 소자의 단위 셀들(U)을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 엑세스 부분(C)과 메모리 셀(MC)을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 워드 라인(WL)과 비트 라인(BL)에 전기적으로 연결된다. 또한, 도 1에 도시된 바와 같이 엑세스 부분(C)이 트랜지스터인 경우에는, 엑세스 부분(C)의 소스 영역과 전기적으로 연결되는 소스 라인(SL)을 더 포함할 수 있다. 도 1에서는 하나의 소스 라인(SL)에 하나의 엑세스 부분(C)이 연결되는 것으로 도시되었으나, 하나의 소스 라인(SL)에 복수의 엑세스 부분(C)이 연결될 수 있음은 물론이다. 워드 라인(WL)과 비트 라인(BL)은 일정한 각도로 예를 들어 수직으로 2차원적으로 배열될 수 있다. 또한, 워드 라인(WL)과 소스 라인(SL)은 일정한 각도로, 예를 들어 서로 평행하게 배열될 수 있다.
엑세스 부분(C)은 워드 라인(WL)의 전압에 따라 메모리 셀(MC)로의 전류 공급을 제어한다. 액세스 부분(C)은 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터 또는 다이오드(diode)일 수 있다.
메모리 셀(MC)은 자성 물질을 포함할 수 있고, 자기 터널 접합 소자(magnetic tunnel junction. MTJ)를 포함할 수 있다. 또한, 메모리 부분(MC)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
도 2 및 도 3을 참조하면, 기판(10)은 제1 영역(CR) 및 제2 영역(PR)을 포함할 수 있다. 제1 영역(CR)은 예를 들어, 메모리 셀이 형성되는 셀 영역일 수 있다. 제2 영역(PR)은 예를 들어, 메모리 셀의 동작에 관여하는 회로가 형성되는 주변 회로 영역일 수 있다. 기판(10)은 예를 들어, 실리콘(Si), 실리콘 저머늄(SiGe) 및/또는 실리콘 카바이드(SiC)로 이뤄진 반도체층을 포함하거나, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층을 포함하거나, 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층을 포함할 수 있다. 또한, 기판(10)은 에피택셜층, 실리콘 온 절연체(SOI)층 및/또는 반도체 온 절연체(SEOI)층을 포함할 수 있다. 또한, 기판(10)은 도전 라인을 포함하거나 또는 다른 반도체 소자들을 포함할 수 있다.
기판(10)은 제1 불순물로 도핑된 기판일 수 있다. 예를 들어, 기판(10)은 p형 불순물에 의해 저농도로 도핑된 p형 실리콘 기판일 수 있다. 이하, 제1 영역(CR) 및 제2 영역(PR)은 기판(10)의 일부를 지칭하는 것으로 서술한다.
제1 영역(CR) 상에 복수의 메모리 셀(MC)이 형성될 수 있다. 메모리 셀(MC)은 기판(10) 상에 2차원적으로 배치될 수 있다. 메모리 셀(MC)은 정보 저장부(130)와 스위칭 소자를 포함할 수 있다. 예를 들어, 메모리 셀(MC)은 자기 터널 접합을 포함하는 자기 메모리 셀일 수 있다. 정보 저장부(130)에 대해서는 도 4 및 도 5를 참조하여 자세히 설명한다.
제1 영역(CR) 상의 메모리 셀(MC)에 포함되는 스위칭 소자는 예를 들어, MOS 트랜지스터들일 수 있다. 도 3에서와 같이, 제1 영역(CR) 상에 제1 트랜지스터(100)가 형성될 수 있다. 제1 트랜지스터(100)는 예를 들어, 게이트 전극 및 소오스/드레인 영역(102, 104)을 포함할 수 있다. 제1 트랜지스터(100)는 게이트 전극과 기판(10) 사이에 예를 들어, 산화물을 포함하는 게이트 절연막을 포함할 수 있다. 제1 트랜지스터(100)는 제2 방향(y)으로 연장되며, 소자 분리 영역(15)에 의해 분리된 복수의 활성 영역들 위로 연장될 수 있다. 제1 트랜지스터(100)의 게이트 전극은 예를 들어, 도핑된 반도체 및/또는 금속 물질을 포함할 수 있다. 제1 트랜지스터(100)는 예를 들어, 산화막, 산질화막 및 질화막 중 적어도 하나를 포함하는 스페이서를 더 포함할 수 있다.
도 2 및 3을 참고하면, 제1 영역(CR) 상의 소오스/드레인 영역(102, 104)는 인접하는 트랜지스터가 하나의 콘택(115)을 공유하는 제1 소오스/드레인 영역(104)과, 하나의 트랜지스터에 하나의 콘택(120)이 형성되는 제2 소오스/드레인 영역(102)을 포함할 수 있다.
도전 패턴(110)은 제1 영역(CR) 상에 배치될 수 있다. 도전 패턴(110)은 예를 들어, 제1 영역(CR) 상에만 한정되어 배치될 수 있다. 도전 패턴(110)은 제1 소오스/드레인 영역(104)와 전기적으로 연결될 수 있다. 즉, 도전 패턴(110)은 제1 트랜지스터(100)의 제1 소오스/드레인 영역(104)에 공통적으로 연결될 수 있다. 제1 층간 절연막(20)에 의해, 도전 패턴(110)은 제1 트랜지스터(100)와 이격될 수 있다. 도전 패턴(110)은 제1 영역(CR)의 제1 트랜지스터(100)를 덮는 예를 들어, 평판 형상을 가질 수 있다. 도전 패턴(110)이 평판의 형상을 갖는다면, 도전 패턴(110)은 넓은 면적을 가지므로, 저항값이 최소화될 수 있다. 따라서, 도전 패턴(110)은 판독 및/또는 프로그램 동작 시에, 기준 전압을 제1 트랜지스터(100)에 안정적으로 제공할 수 있다. 하지만, 본 발명의 실시예에서, 도전 패턴(110)은 평판의 형상을 가질 뿐, 이에 제한되는 것은 아니다. 즉, 제1 소오스/드레인 영역(104)와 연결되는 도전 패턴(110)은 제1 트랜지스터(100)에 안정된 전압을 제공할 수 있으면 충분하므로, 형상이 제한되는 것은 아니다.
도전 패턴(110)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 도전 패턴(110)은 단일층이거나 다층일 수 있다. 제1 층간 절연막(20)은 기판(10) 상에 전체적으로 형상될 수 있으며, 예를 들어, 산화막 또는 산질화막일 수 있으나, 이에 제한되는 것은 아니다.
제1 콘택(115)은 도전 패턴(110)과 제1 트랜지스터(100)의 제1 소오스/드레인 영역(104)을 전기적으로 연결할 수 있다. 제1 콘택(115)은 제1 층간 절연막(20)을 관통하여, 제1 소오스/드레인 영역(104)와 접속될 수 있다. 제1 콘택(115)은 제2 방향(y)를 따라, 제1 트랜지스터(100)와 실질적으로 평행하게 연장될 수 있다. 위에서 설명한 것과 같이, 제1 콘택(115)은 인접하는 제1 트랜지스터(100)에 공유가 되기 때문에, 하나의 제1 콘택(115)으로 2개의 제1 트랜지스터(100)에 전압이 제공될 수 있다. 제1 콘택(115)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
제2 층간 절연막(135)는 정보 저장부(130)와 도전 패턴(110) 사이에 배치될 수 있다. 제2 층간 절연막(135)은 예를 들어, 도전 패턴(110)과 정보 저장부(130) 사이의 전기적 단락을 방지하기 제공될 수 있다. 따라서, 제2 층간 절연막(135)은 제1 영역(CR) 상에만 제공되고, 제2 영역(PR) 상에는 제공되지 않을 수 있다.
정보 저장부(130)는 제1 영역(CR)의 제2 층간 절연막(135) 상에 배치될 수 있다. 정보 저장부(130)는 정지막(30)에 의해서 이격될 수 있다. 정보 저장부(130)가 정지막(30)에 의해 이격되는 이유는 도 9a 및 도 9b에서 자세히 설명한다. 정보 저장부(130)는 제2 콘택(120)에 의해 제2 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 제2 콘택(120)은 메모리 셀(MC)과 각각 대응되는 제2 소오스/드레인(102) 상에 배치될 수 있다. 제2 콘택(120)은 제1 및 제2 층간 절연막(20, 135) 및 도전 패턴(110)을 관통하여, 제2 소오스/드레인 영역(102)와 접속될 수 있다. 제2 콘택(120)은 제2 콘택 절연막(122)에 의해, 도전 패턴(110)과 전기적으로 절연될 수 있다.
제2 콘택(120)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 제2 콘택 절연막(122)은 예를 들어, 산화물, 질화물, 또는 산화질화물일 수 있다. 제2 층간 절연막(135)은 예를 들어, 산화막 또는 산질화막일 수 있으나, 이에 제한되는 것은 아니다. 정지막(30)에 대해서는 제2 영역(PR)에 관련된 설명에서 하기로 한다.
제1 비트 라인(140)은 정보 저장부(130) 상에 배치되고, 정보 저장부(130)와 연결될 수 있다. 제1 비트 라인(140)은 예를 들어, 제1 방향(x)으로 연장될 수 있다. 따라서, 제1 비트 라인(140)은 제1 방향(x)을 따라 배치된 정보 저장부(130)의 상면과 공통적으로 접속될 수 있다. 제1 비트 라인(140)은 제3 층간 절연막(40)을 관통하여 정보 저장부(130)를 노출하는 제1 트렌치(140t) 내에 배치될 수 있다. 제1 비트 라인(140)은 예를 들어, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, 구리(Cu)를 포함할 수 있다. 내부에 제1 비트 라인(140)이 배치되는 제3 층간 절연막(40)은 기판(10) 전체적으로 형성될 수 있다. 하지만, 제1 영역(CR) 상의 제3 층간 절연막과 제2 영역(PR) 상의 제3 층간 절연막(40)의 두께는 다를 수 있다.
도 2 및 도 3을 참조하여, 제2 영역(PR) 상에 제2 트랜지스터(200)가 배치될 수 있다. 제2 트랜지스터(200)는 게이트 전극, 게이트 전극과 기판(10) 사이의 게이트 절연막, 게이트 전극의 측면에 스페이서 및 제3 소오스/드레인 영역(202)를 포함할 수 있다. 제2 영역(PR)의 제2 트랜지스터(200)는 제1 영역(CR)의 제1 트랜지스터(100)보다 기판(10) 상의 점유 면적이 클 수 있다. 도 2에서, 제2 영역(PR) 상의 제2 비트 라인(210)은 제2 트랜지스터(200)와 실질적으로 평행할 수도 있고, 직교할 수도 있는 것으로 도시하였으나, 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 트랜지스터(200)를 덮는 제1 층간 절연막(20)은 제1 영역(CR) 및 제2 영역(PR)에 걸쳐 전체적으로 제공된다. 제1 영역(CR) 상의 제1 층간 절연막(20) 및 제2 영역 상의 제1 층간 절연막(20)은 실질적으로 동일한 두께를 가지고 있을 수 있다.
제3 콘택(212, 214)은 제2 트랜지스터(200) 상에 배치되고, 제2 트랜지스터(200)와 연결될 수 있다. 제3 콘택(212, 214)은 제1 층간 절연막(20)을 관통하여, 제3 소오스/드레인 영역(202) 및 제2 트랜지스터(200)의 게이트 전극 상면에 접속할 수 있다. 제3 콘택(212, 214)의 상면은 제1 콘택(115)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 하지만, 제3 콘택(212, 214)의 상면은 제2 콘택(120)의 상면보다 높이가 낮을 수 있다. 이는 도전 패턴(110) 및 제2 층간 절연막(135)로 인하여 나타나는 높이의 차이일 수 있다. 제3 콘택(212, 214)의 직경 또는 폭은 제1 콘택(115) 및 제2 콘택(120)의 직경 또는 폭보다 클 수 있다. 제1 내지 제3 콘택(115, 120, 212)과 불순물 영역(102, 104, 202) 사이에는 예를 들어, 금속 실리사이드를 포함하는 오믹층이 배치될 수 있다. 하지만, 제2 트랜지스터(200)의 게이트 전극이 금속을 포함하는 물질인 경우, 제2 트랜지스터(200)의 게이트 전극과 제3 콘택(214) 사이에는 오믹층이 제공되지 않을 수 있다.
제2 트렌치(220t)는 제1 층간 절연막(20) 상의 정지막(30) 내에 형성될 수 있다. 제2 트렌치(220t)는 제3 콘택(212, 214) 상에 배치되고, 제3 콘택(212, 214)의 상면을 노출시킬 수 있다. 즉, 제2 트렌치(220t)의 바닥면의 적어도 일부는 제3 콘택(212, 214)과 오버랩될 수 있다. 제2 트렌치(220t) 각각은 정지막(30)에 의해 이격되어 있어, 평면적으로 볼 때, 제2 영역(PR)의 정지막(30) 내에 섬처럼 배치되어 있다.
비아(220)는 제3 콘택(212, 214) 상에 배치되고, 제3 콘택(212, 214)과 연결된다. 비아(220)는 제2 트렌치(220t) 내에 배치되고, 정지막(30)에 의해 둘러싸여 있다. 비아(220)는 예를 들어, 예를 들어, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, 구리(Cu)를 포함할 수 있다.
제3 트렌치(210t)는 정지막(30) 상의 제3 층간 절연막(40) 내에 형성될 수 있다. 제3 트렌치(210t)는 비아(220) 상에 정지막(30)을 노출시키며 배치되고, 비아(220)의 상면을 노출시킬 수 있다. 즉, 제3 트렌치의 바닥면(210tb)의 일부는 정지막(30)이고, 나머지는 비아(220)이다. 제2 트렌치(220t)는 제3 트렌치의 바닥면(210tb) 상에 형성될 수 있다. 평면적으로 볼 때, 제2 트렌치(220t)는 제3 트렌치(210t)와 실질적으로 완전히 오버랩될 수 있다. 제2 트렌치(220t)와 달리, 제3 트렌치(210t)는 제1 방향(x) 또는 제2 방향(y)으로 연장되고, 평면적으로 볼 때, 폭을 갖는 라인 형상을 갖는다.
제3 트렌치의 바닥면(210tb)은 제1 영역(CR)의 정보 저장부의 바닥면(130b)보다 낮다. 제2 영역(PR)에서, 제1 층간 절연막(20) 상의 정지막(30)의 두께가 제1 영역에서, 제2 층간 절연막(135) 및 도전 패턴(110)의 두께의 합보다 작기 때문일 수 있다.
제2 트렌치(220t)의 높이는 제3 트렌치(210t)의 높이보다 클 수 있다. 예를 들어, 제2 트렌치(220t)의 높이와 제3 트렌치(210t)의 높이의 비는 1:8 이상일 수 있다. 즉, 본 발명의 비휘발성 메모리 소자의 수직 방향으로의 적층 두께가 줄어듦에 따라, 제2 트렌치(220t)의 높이와 제3 트렌치(210t)의 높이의 비는 1: 8보다 더 큰 값을 가질 수 있다. 하지만, 제1 영역(CR) 상의 도전 패턴(110), 제2 층간 절연막(135), 정보 저장부(130) 및 제1 비트 라인(140)의 두께의 총합이 감소하게 되면, 제2 트렌치(220t)의 높이와 제3 트렌치(210t)의 높이의 비는 1:8 미만일 수 있다.
제2 비트 라인(210)은 정지막(30) 및 비아(220)를 노출시키는 제3 트렌치(210t) 내에 배치된다. 제2 비트 라인(210)은 비아(220)와 연결될 수 있다. 제2 비트 라인(210)은 예를 들어, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, 구리(Cu)를 포함할 수 있다. 제1 비트 라인(140), 제2 비트 라인(210) 및 비아(220)는 예를 들어, 동일한 물질로 이뤄질 수 있고, 구체적으로 구리를 포함할 수 있다. 제1 비트 라인(140)과 제2 비트 라인(210)의 두께는 서로 다르지만, 제1 비트 라인(140)의 상면과 제2 비트 라인(210)의 상면은 실질적으로 동일한 높이일 수 있다.
제2 비트 라인(210)의 두께를 증가시킴에 따라, 제2 비트 라인(210)의 저항값은 감소하게 되어, 동작 속도가 증가할 수 있다. 하지만, 제2 비트 라인(210)과 제3 콘택(212, 214) 사이가 가까워질수록 제2 트랜지스터(200)와 제2 비트 라인(210)의 단락 마진(short margin)이 감소하게 된다. 이와 같이 단락 마진(short margin)이 감소하게 되면, 공정 상의 작은 변화에 의해서도 제2 비트 라인(210)과 제3 콘택(212, 214)이 단락이 발생할 수 있어, 비휘발성 메모리 소자의 신뢰성이 저하되게 된다. 따라서, 제2 비트 라인(210)과 제3 콘택(212, 214) 사이에 비아(220)를 제공하되, 비아(220)의 두께를 최소화시켜 줌으로써, 본 발명의 비휘발성 메모리 소자의 신뢰성을 확보함과 동시에 동작 특성도 향상시킬 수 있다.
덧붙여, 정지막(30)의 두께를 조절함으로써, 비아(220)의 높이를 조절할 수 있기 때문에, 정지막(30)의 두께를 감소시켜 비휘발성 메모리 소자가 수직 방향으로 집적화가 증가시킬 수 있다.
도 4 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 정보 저장부를 상세하게 설명한다.
도 4은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 정보 저장부의 일 예를 나타내는 단면도이다. 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 4을 참조하면, 본 실시예에 따른 정보 저장부(130)는 기준 패턴(130c), 자유 패턴(130e) 및, 기준 패턴(130c) 및 자유 패턴(130e) 사이에 배치된 터널 배리어 패턴(130d, tunnel barrier pattern)을 포함할 수 있다. 기준 패턴(130c)은 일 방향으로 고정된 자화 방향(i)을 갖고, 자유 패턴(130e)은 기준 패턴(130c)의 자화 방향(i)에 평행 또는 반 평행하도록 변경 가능한 자화 방향(ii)을 갖는다. 기준 패턴(130c) 및 자유 패턴(130e)의 자화 방향(i, ii)은 터널 배리어 패턴(130d)의 자유 패턴(130e)과 접촉된 일면에 평행할 수 있다. 기준 패턴(130c), 터널 배리어 패턴(130d) 및 자유 패턴(130e)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
자유 패턴(130e)의 상기 자화 방향(ii)이 기준 패턴(130c)의 자화 방향(i)과 평행한 경우에, 정보 저장부(130)는 제 1 저항 값을 가질 수 있으며, 상기 자유 패턴(130e)의 자화 방향(ii)이 기준 패턴(130c)의 자화 방향(i)에 반 평행한 경우에, 정보 저장부(130)는 제 2 저항 값을 가질 수 있다. 여기서, 제1 저항 값은 제 2 저항 값보다 작을 수 있다. 이러한 저항 값의 차이를 이용하여 정보 저장부(130)는 논리 데이터를 저장할 수 있다. 자유 패턴(130e)의 자화 방향(ii)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
기준 패턴(130c) 및 자유 패턴(130e)은 강자성 물질을 포함할 수 있다. 기준 패턴(130c)은 기준 패턴(130c) 내 강자성 물질의 자화 방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어 패턴(130d)은 예를 들어, 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
정보 저장부(130)는 하부 전극(130a) 및 상부 전극(130b)을 더 포함할 수 있다. 기준 패턴(130c), 터널 배리어 패턴(130d) 및 자유 패턴(130e)은 상기 하부 전극(130a) 및 상부 전극(130b) 사이에 배치될 수 있다. 도 4에 도시된 바와 같이, 기준 패턴(130c), 터널 배리어 패턴(130d) 및 자유 패턴(130e)이 하부 전극(130a) 상에 차례로 배치될 수 있으며, 상부 전극(130b)이 자유 패턴(130e) 상에 배치될 수 있다. 이와는 달리, 자유 패턴(130e), 터널 배리어 패턴(130d), 및 기준 패턴(130c)이 하부 전극(130a) 상에 차례로 적층될 수 있다. 하부 전극(130a) 및 상부 전극(130b)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
도 5를 참조하면, 본 예에 따른 정보 저장부(130)는 기준 수직 패턴(130h), 자유 수직 패턴(130j), 및 기준 수직 패턴(130h)과 자유 수직 패턴(130j) 사이에 삽입된 터널 배리어 패턴(130i)을 포함할 수 있다. 기준 수직 패턴(130h)은 일 방향으로 고정된 자화 방향(iii)을 가질 수 있으며, 자유 수직 패턴(130j)은 기준 수직 패턴(130h)의 고정된 자화 방향(iii)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화 방향(iv)을 가질 수 있다. 여기서, 기준 및 자유 수직 패턴(130h, 130j)의 자화 방향들(iii, iv)은 자유 수직 패턴(130j)과 접촉된 터널 배리어 패턴(130i)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
기준 수직 패턴(130h) 및 자유 수직 패턴(130j)은 예를 들어, CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 예를 들어, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준 수직 패턴(130h)은 자유 수직 패턴(130j)에 비하여 두꺼울 수 있으며, 기준 수직 패턴(130h)의 보자력이 자유 수직 패턴(130j)의 보자력 보다 클 수 있다.
터널 배리어 패턴(130i)은 예를 들어, 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 정보 저장부(130)는 하부 전극(130f) 및 상부 전극(130g)을 포함할 수 있다. 도시된 바와 같이, 기준 수직 패턴(130h), 터널 배리어 패턴(130i) 및 자유 수직 패턴(130j)이 하부 전극(130f) 상에 차례로 적층될 수 있으며, 상부 전극(130g)이 자유 수직 패턴(130j) 상에 배치될 수 있다. 이와는 달리, 자유 수직 패턴(130j), 터널 배리어 패턴(130i) 및 기준 수직 패턴(130h)이 하부 전극(130f) 상에 차례로 적층될 수 있으며, 상부 전극(130g)이 기준 수직 패턴(130h) 상에 배치될 수 있다. 하부 및 상부 전극(130f, 130g)은 예를 들어, 도전성 금속 질화물로 형성될 수 있다.
도 2, 도3, 도 6 내지 도 14를 참고하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법에 대해서 설명한다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 단면도들로, 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도들이다.
도 2 및 도 6을 참조하여, 기판(10) 상에 소자 분리 영역(15)을 형성하여 활성 영역을 정의할 수 있다. 소자 분리 영역(15)은 예를 들어, 트렌치형 소자 분리 패턴을 형성할 수 있다.
기판(10) 상에 정의된 제1 영역(CR) 및 제2 영역(PR)에 각각 제1 트랜지스터(100) 및 제2 트랜지스터(200)를 형성할 수 있다. 제1 트랜지스터(100)는 제1 트랜지스터(100)의 스페이서 양측에 형성된 제1 소오스/드레인 영역(104) 및 제2 소오스/드레인 영역(102)를 포함할 수 있다. 제1 소오스/드레인 영역(104)은 인접하는 제1 트랜지스터(100)에 의해 공유되는 제1 콘택(115)이 접속되는 곳이고, 제2 소오스/드레인 영역(102)는 각각의 정보 저장부(도 8의 130)와 연결되는 제2 콘택(도 7의 120)이 접속되는 곳이다. 제1 및 제2 소오스/드레인 영역(102, 104)는 기판(10)의 도전형과 반대 타입의 불순물을 도핑하여 형성될 수 있다. 제2 트랜지스터(200)는 제2 트랜지스터(200)의 스페이서 양측에 형성된 제3 소오스/드레인 영역(202)를 포함할 수 있다. 제3 소오스/드레인 영역(202)는 기판(10)의 도전형과 반대 타입의 불순물을 도핑하여 형성될 수 있다.
제1 트랜지스터(100) 및 제2 트랜지스터(200)를 덮는 제1 층간 절연막(20)을 기판(10) 상에 형성할 수 있다. 제1 층간 절연막(20)은 예를 들어, 화학 기상 증착(CDV, Chemical Vapor Deposition) 방식으로 형성될 수 있다.
제1 소오스/드레인 영역(104)을 제2 방향(y)으로 연결하는 제1 콘택(115)을 제1 영역(CR) 상의 제1 층간 절연막(20) 내에 형성할 수 있다. 제3 소오스/드레인 영역(202) 및 제2 트랜지스터(200)의 게이트 전극에 각각 연결되는 제3 콘택(212, 214)을 제2 영역(PR) 상의 제1 층간 절연막(20) 내에 형성할 수 있다.
제1 콘택(115)은 제1 층간 절연막(20)을 관통하여 제1 소오스/드레인 영역(104)을 노출시키는 제1 콘택홀(115h) 내에 형성될 수 있다. 제1 콘택홀(115h)는 제1 층간 절연막(20) 상에 마스크 패턴(미도시)를 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 제1 층간 절연막(20)을 패터닝하여 형성될 수 있다. 제3 콘택(212, 214)은 제1 층간 절연막(20)을 관통하여 제3 소오스/드레인 영역(202) 및 제2 트랜지스터(200)의 게이트 전극을 노출시키는 제3 콘택홀(212h, 214h) 내에 형성될 수 있다. 제3 콘택홀(212h, 214h)은 제1 콘택홀(115h)과 마찬가지로 제2 영역(PR) 상의 제1 층간 절연막(20)을 패터닝하여 형성될 수 있다.
제1 콘택(115) 및 제3 콘택(212, 214)은 제1 콘택홀(115h) 및 제3 콘택홀(212h, 214h)을 도전 물질로 채운 후, 평탄화 공정에 의해 형성될 수 있다. 제1 콘택(115) 및 제3 콘택(212, 214)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함하는 물질로 형성될 수 있다. 제1 콘택(115) 및 제3 콘택(212, 214)을 형성하기 위한 평탄화 공정에 의해, 제1 층간 절연막(20)의 상면 역시 평탄화될 수 있다.
도 2 및 도 7을 참조하여, 평탄화된 제1 층간 절연막(20)에 블로킹 패턴(300)을 형성할 수 있다. 블로킹 패턴(300)은 제2 영역(PR)을 가려주고, 제1 영역(CR) 상의 제1 층간 절연막(20)을 노출시킬 수 있다. 블로킹 패턴(300)은 예를 들어, 감광막 패턴일 수 있으나, 이에 제한되는 것은 아니다.
제1 영역(CR) 상의 제1 층간 절연막(20) 상에 도전 패턴(110)을 형성할 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법에서는, 제1 트랜지스터(100)를 공통적으로 덮는 평판 형의 도전 패턴(110)이 제1 층간 절연막(20) 상에 형성되는 것으로 설명한다. 도전 패턴(110)은 제1 영역(CR)에 한정되어 형성되며, 제2 영역(PR) 상에는 형성되지 않을 수 있다. 이는 제2 영역(PR)은 블로킹 패턴(300)에 의해 가려져 있기 때문에, 도전 패턴(110)은 제1 영역(CR) 상에만 형성되는 것이다. 도전 패턴(110)은 제1 콘택(115)과 공통적으로 접속될 수 있다. 따라서, 제1 소오스/드레인 영역(104)은 제1 콘택(115)을 통하여, 도전 패턴(110)과 전기적으로 연결될 수 있다. 도전 패턴(110)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 도전 패턴(110)을 형성한 후에 제2 층간 절연막(135)을 형성할 수 있다. 제2 층간 절연막(135)은 제1 영역(CR)에 한정되어 형성될 수 있다. 제2 층간 절연막(135)은 평탄화 공정을 통하여, 상면이 평탄화될 수 있다. 제2 층간 절연막(135)은 예를 들어, 제1 층간 절연막(20)과 동일한 물질로 형성될 수 있다.
도 7을 참조하여, 제1 영역(CR) 상에 제1 층간 절연막(20), 제2 층간 절연막(135) 및 도전 패턴(110)을 관통하여, 제2 소오스/드레인 영역(102)를 노출하는 제2 콘택홀(120h)이 형성될 수 있다. 제2 콘택홀(120h)의 형성은 복수의 식각 공정들을 포함할 수 있다. 제2 콘택홀(120h)의 형성에 의하여 도전 패턴(110)에 복수의 홀들이 형성될 수 있다. 제2 콘택홀(120h)을 갖는 기판(10) 상에 유전막을 컨포말하게 형성할 수 있다. 유전막을 상기 제2 콘택홀(120h)의 바닥면이 노출될 때까지 식각하여, 제2 콘택 절연막(122)을 형성할 수 있다. 제2 콘택 절연막(122)은 제2 콘택홀(120h)의 내측벽 상에 형성될 수 있다. 제2 콘택 절연막(122)은 실질적으로 제2 콘택홀(120h)의 내측벽 전체 상에 형성될 수 있다.
제2 콘택 절연막(122)이 형성된 기판(10) 상에 도전막을 형성하여, 제2 콘택홀(120h)를 메울 수 있다. 도전막을 평탄화하여, 제2 콘택홀(120h) 내에 제2 콘택(120)을 형성할 수 있다. 제2 콘택(120)은 제2 소오스/드레인 영역(102)와 접속될 수 있다. 제2 콘택 절연막(122)에 의해, 제2 콘택(120)은 도전 패턴(110)과 절연될 수 있다. 제2 콘택(120)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함하는 물질로 형성될 수 있고, 구체적으로 텅스텐(W)을 포함할 수 있다. 제2 콘택 절연막(122)은 예를 들어, 산화물, 질화물, 또는 산화질화물로 형성될 수 있다.
만약, 도전 패턴(110)이 평판 형의 형상을 가지고 있지 않다면, 제2 소오스/드레인 영역(102)을 노출시키는 제2 콘택홀(120h)은 제1 층간 절연막(20) 및 제2 층간 절연막(135)만을 관통할 수 있다. 또한, 제2 콘택홀(120h)은 도전 패턴(110)을 관통하지 않기 때문에, 도전 패턴(110)과 제2 콘택(120)의 절연을 위해 형성되는 제2 콘택 절연막이 형성되지 않을 수 있다.
도 2 및 도 8을 참조하여, 기판(10) 상의 블로킹 패턴(300)을 제거하여, 제2 영역(PR)을 노출시킬 수 있다. 이 후, 제2 층간 절연막(135) 상에 정보 저장부(130)가 형성될 수 있다. 정보 저장부(130)는 제2 콘택(120)에 각각 직접 연결될 수 있다. 제2 층간 절연막(135) 상에 정보 저장막을 형성한 후에, 정보 저장막을 패터닝하여 정보 저장부(130)를 형성할 수 있다. 정보 저장부(130)는 제1 방향(x) 및 제2 방향(y)을 따라 2차원적으로 배열될 수 있다. 정보 저장부(130)를 구성하는 층들 및 각 층들의 물질은 도 4 및 도 5를 통하여 설명된 것과 동일할 수 있다.
블로킹 패턴(300)은 정보 저장부(130)가 제2 층간 절연막(135) 상에 형성된 후에 제거될 수 있음은 물론이다.
도 2, 도 9a 및 도 9b를 참조하여, 제3 콘택(212, 214)과 정보 저장부(130)를 덮는 정지막(30)을 기판(10) 상에 형성할 수 있다. 정지막(30)은 단일층일 수도 있지만, 도 9b에서 도시한 것과 같이 복수의 층으로 구성될 수 있다.
구체적으로, 제3 콘택(212, 214) 및 정보 저장부(130)를 덮는 하부 정지막(30a)을 형성할 수 있다. 하부 정지막(30a)은 정보 저장부(130) 사이에 정지막(30)이 실질적으로 완전히 메워질 수 있도록 도와주는 역할을 할 수 있다. 하부 정지막(30a)는 예를 들어, 정보 저장부(130) 상에 컨포말하게 형성될 수 있다. 하부 정지막(30a)는 예를 들어, 원자층 증착(ALD, Atomic Layer Deposition) 방식에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 하부 정지막(30a) 상에 정보 저장부(130) 사이를 메워주는 산화막(30b)이 형성될 수 있다. 산화막(30b)는 갭-필링(gap-filling)이 잘되는 산화물을 포함할 수 있다. 산화막(30b) 상에 상부 정지막(30c)이 추가적으로 형성될 수 있다. 상부 정지막(30c)는 하부 정지막(30a)보다 두꺼울 수 있다. 하부 정지막(30a) 및 상부 정지막(30c)는 정지막(30) 상에 형성되는 제3 층간 절연막에 대해서, 식각 선택비를 갖는 물질이어야 한다. 하부 정지막(30a) 및 상부 정지막(30c)은 예를 들어, 실리콘 질화물 또는 실리콘 탄화물을 포함할 수 있다.
정지막(30)은 하부 정지막(30a), 산화막(30b) 및 상부 정지막(30c)가 기판(10) 상에 순차적으로 적층되어 형성될 수 있다. 정지막(30)은 제1 영역(CR) 및 제2 영역(PR) 상에 공통적으로 형성되므로, 제1 영역(CR) 상의 정지막(30)의 상면과 제2 영역(PR) 상의 정지막(30)의 상면 사이에 단차가 있을 수 있다. 제2 영역(PR)보다 제1 영역(CR) 상에 도전 패턴(110), 제2 층간 절연막(135) 및 정보 저장부(130)가 더 형성되었기 때문에, 정지막(30)의 단차는 발생할 수 있다. 동일한 공정에 의해 정지막(30)이 형성되더라도, 정보 저장부(130) 상면에 형성된 정지막(30)과 제3 콘택(212, 214) 상에 형성된 정지막(30)의 두께는 다소 차이가 있을 수 있다. 제2 층간 절연막(135) 상에 정보 저장부(130)는 돌출되어, 정보 저장부(130) 사이를 정지막(30)이 메워야 하기 때문에 두께의 차이는 발생할 수 있다.
도 2 및 도 10을 참조하여, 제1 영역(CR) 및 제2 영역(PR)을 덮는 제3 층간 절연막(40)을 기판(10) 상에 형성할 수 있다. 층간 절연 물질(미도시)을 기판(10) 상에 형성한 후, 층간 절연 물질을 평탄화하여, 제3 층간 절연막(40)이 형성될 수 있다. 제3 층간 절연막(40)은 예를 들어, 산화막일 수 있으며, 화학적 기상 증착으로 형성될 수 있다. 이 후의 공정에서, 제2 영역(PR) 상의 제3 층간 절연막(40)과 정지막(30)은 각각 제3 트렌치(210t) 및 제2 트렌치(220t)가 형성되는 곳이다. 제2 트렌치(220t) 및 제3 트렌치(210t)의 형성을 위해서, 정지막(30) 및 제3 층간 절연막(40) 사이에 식각 선택비가 커야 한다. 즉, 정지막(30)은 제3 층간 절연막(40)에 대하여, 식각 내성 물질을 포함하고 있을 수 있다.
도 2 및 도 11을 참조하여, 제1 영역(CR) 상의 정보 저장부(130)를 노출시키는 제1 트렌치(140t)는 제3 층간 절연막(40) 내에 형성될 수 있다. 제1 트렌치(140t)는 제1 방향(x)을 따라 연장되고, 제1 방향(x)을 따라 배치된 정보 저장부(130)를 공통적으로 노출시킬 수 있다. 제1 트렌치(140t)의 깊이는 제1 영역(CR) 상의 제3 층간 절연막(40)의 두께보다 더 두꺼울 수 있다. 이는 정보 저장부(130) 상에 정지막(30) 및 제3 층간 절연막(40)이 형성되어 있기 때문이다.
도 2 및 도 12를 참조하여, 제2 영역(PR) 상의 제3 층간 절연막(40) 내에 제3 트렌치(210t)가 형성될 수 있다. 제3 트렌치(210t)는 제3 콘택(212, 214) 상에 형성되고, 정지막(30)을 노출시킨다. 제3 트렌치(210t)는 제1 방향(x) 또는 제2 방향(y)을 따라 연장되거나, 또는 제1 방향(x)으로 연장된 부분과 제2 방향(y)으로 연장된 부분을 모두 포함할 수도 있다. 제3 트렌치(210t)는 예를 들어, 제2 영역(PR) 상의 제3 층간 절연막(40)의 두께와 실질적으로 동일할 수 있다. 제3 트렌치(210t)를 형성하는 식각 공정에 있어서, 정지막(30)이 노출되면, 제3 트렌치(210t) 형성을 위한 식각 공정을 종료할 수 있기 때문이다.
제3 트렌치의 바닥면(210tb)은 예를 들어, 정보 저장부의 하면(130b)보다 낮게 형성될 수 있다. 제2 영역(PR)의 정지막(30) 두께는 제1 영역(CR)의 도전 패턴(110) 및 제2 층간 절연막(135) 두께의 합보다 얇을 수 있기 때문이다.
도 2 및 도 13을 참조하여, 기판(10) 상에 제3 트렌치(210t)를 충진재(310)로 메울 수 있다. 충진재(310)로 제3 트렌치(210t)를 메울 때, 제1 트렌치(140t) 역시 충진재(310)로 메워질 수 있으나, 이에 제한되는 것은 아니다. 충진재(310)로 덮인 기판(10) 상에 제2 트렌치(220t)을 형성하기 위한 마스크 패턴(미도시)를 형성한다. 마스크 패턴을 식각 마스크로 사용하여, 충진재(310) 및 정지막(30)을 순차적으로 식각함으로써, 제2 영역(PR) 상에 제2 트렌치(220t)가 형성될 수 있다. 제2 트렌치(220t)는 정지막(30)을 관통하여 형성되고, 제3 콘택(212, 214)을 노출시킬 수 있다. 충진재(310)는 갭-필링이 좋아 좁은 영역을 메울 수 있는 물질을 포함할 수 있고, 예를 들어, SOH를 포함할 수 있다.
도 2 및 도 14를 참조하여, 제1 영역(CR) 상에는 정보 저장부(130)를 노출시키는 제1 트렌치(140t)가 형성되고, 제2 영역(PR) 상에는 정지막(30)을 노출시키는 제3 트렌치(210t)와 제3 콘택(212, 214)을 노출시키는 제2 트렌치(220t)가 형성된다. 제2 트렌치(220t)를 형성하기 위해, 기판(10) 상에 형성되었던 충진재(310)를 제거함으로써, 제1 내지 제3 트렌치(140t, 220t, 210t)가 형성될 수 있다.
제3 트렌치(210t)는 제2 트렌치(220t)를 매개로 제3 콘택(212, 214)과 연결될 수 있다. 평면적으로, 제2 트렌치(220t)는 제3 트렌치(210t)와 실질적으로 완전히 오버랩될 수 있다. 즉, 제3 트렌치(210t)의 폭은 제2 트렌치(220t)의 폭보다 클 수 있다.
도 11 내지 도 14를 통하여, 제1 트렌치(140t)가 형성된 후에, 제2 트렌치(220t) 및 제3 트렌치(210t)가 형성되는 것으로 설명하였다. 또한, 제2 트렌치(220t)보다 폭이 넓은 제3 트렌치(210t)를 형성한 후, 제2 트렌치(220t)가 형성되는 것으로 설명하였다. 하지만, 상기의 과정은 본 발명의 실시예를 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제3 트렌치(210t)보다 폭이 좁은 제2 트렌치(220t)를 먼저 형성한 후, 제3 트렌치(210t)를 형성하여도 무방하다. 또한, 제1 트렌치(140t)를 형성하기 전에, 제2 영역(PR) 상에 제2 트렌치(220t) 및 제3 트렌치(210t)를 먼저 형성하여도 무방하다.
도 2 및 도 3을 참조하여, 제1 트렌치(140t)를 메우는 제1 비트 라인(140)과, 제2 트렌치(220t)를 메우는 비아(220)와, 제3 트렌치(210t)를 메우는 제2 비트 라인(210)이 제1 영역(CR) 및 제2 영역(PR) 상에 형성될 수 있다. 제1 비트 라인(140), 제2 비트 라인(210) 및 비아(220)는 예를 들어, 동시에 형성될 수 있다. 즉, 제1 내지 제3 트렌치(140t, 220t, 210t)에 도전 물질을 형성한 후, 제3 층간 절연막(40)이 노출될 때까지 평탄화 공정을 수행하여, 제1 비트 라인(140), 제2 비트 라인(210) 및 비아(220)가 형성될 수 있다. 제1 비트 라인(140), 제2 비트 라인(210) 및 비아(220)는 제1 콘택(115) 및 제2 콘택(120)보다 상대적으로 낮은 온도에서 공정이 이뤄질 수 있고, 예를 들어 구리를 포함할 수 있다. 비아(220)는 제3 콘택(212, 214)과 접속되고, 제2 비트 라인(210)은 비아(220)와 연결되고, 제1 비트 라인(140)은 정보 저장부(130)와 연결된다.
도 2, 도3, 도 15 및 도 16를 참고하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 제조 방법에 대해서 설명한다. 본 실시예는 정지막을 형성하는 순서를 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 단면도들로, 도 2의 A-A, B-B, C-C, D-D 및 E-E에 따른 단면도들이다.
도 6 및 도 15를 참조하여, 평탄화된 제1 층간 절연막(20) 상에 정지막(30)을 형성한다. 제3 콘택(212, 214)은 정지막(30)에 의해 노출되지 않을 수 있다. 정지막(30)은 제2 영역(PR) 상에만 한정되어 형성될 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제1 층간 절연막(20)을 평탄화한 후, 기판(10) 상에 식각 내성 물질(미도시)을 형성할 수 있다. 식각 내성 물질 상에 제1 영역(CR)을 노출시키는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 제1 영역(CR) 상의 식각 내성 물질을 제거한다. 이를 통해, 제2 영역(PR) 상에만 정지막(30)이 형성될 수 있다. 정지막(30)은 상기 실시예에서와 같이 복수층일 수 있다. 하지만, 정보 저장부 사이의 좁은 공간을 정지막(30)에 의해 메워줄 필요가 없으므로, 정지막(30)은 단일막일 수 있다.
도 2 및 도 16을 참조하여, 제1 영역(CR)의 제1 층간 절연막(20) 상에 도전 패턴(110)을 형성할 수 있다. 도전 패턴(110)은 제1 영역(CR)에만 한정되어 형성되고, 정지막(30) 상에는 형성되지 않는다. 도전 패턴(110)은 제1 콘택(115)과 공통적으로 접속될 수 있다. 따라서, 제1 소오스/드레인 영역(104)은 제1 콘택(115)을 통하여, 도전 패턴(110)과 전기적으로 연결될 수 있다. 도전 패턴(110)을 형성한 후, 기판(10) 상에 제2 층간 절연막(135)을 형성할 수 있다.
도 7과는 달리, 제2 층간 절연막(135)은 제1 영역(CR) 및 제2 영역(PR) 상에 공통적으로 형성될 수 있다. 즉, 정지막(30) 상에도 제2 층간 절연막(135)이 형성될 수 있다. 이 때, 제2 영역(PR)에 제3 트렌치(210t)를 형성하는 식각 공정을 고려하여, 정지막(30)은 제2 층간 절연막(135)에 대하여 식각 선택비를 갖는 물질일 수 있다. 제2 층간 절연막(135)은 이후 공정에서 제2 층간 절연막(135) 상에 형성되는 절연막과 동일한 물질일 수 있고, 예를 들어, 산화막일 수 있다.
제2 층간 절연막(135)을 평탄화한 후, 제1 영역(CR) 상에 제1 층간 절연막(20), 제2 층간 절연막(135) 및 도전 패턴(110)을 관통하여, 제2 소오스/드레인 영역(102)를 노출하는 제2 콘택홀(120h)이 형성될 수 있다. 제2 콘택(120)은 제2 콘택홀(120h)를 도전 물질로 메워 형성되고, 제1 소오스/드레인 영역(104)과 접속될 수 있다.
만약, 도 15에서 정지막(30)이 제1 영역(CR) 및 제2 영역(PR)상에 전체적으로 형성될 경우를 설명한다. 정지막(30)을 제1 영역(CR) 및 제2 영역(PR)상에 모두 형성시킨 후, 도전 패턴(110) 및 제2 콘택(120)이 정지막(30) 상에 형성될 수 있다. 제2 콘택(120)은 제2 층간 절연막(135), 도전 패턴(110), 정지막(30) 및 제1 층간 절연막(20)을 관통하여 형성되는 제2 콘택홀(120h) 내에 형성될 수 있다.
제2 콘택(120)을 형성한 후에 진행되는 정보 저장부(130) 형성 및 제1 내지 제3 트렌치(140t, 220t, 210t)를 형성하는 것은 전술한 실시예와 실질적으로 동일하므로, 이하 생략한다. 다만, 전술한 실시예에서 제3 층간 절연막(40)은 단일 증착 공정으로 형성되는 것으로 기술하였으나, 본 실시예에서는 단일층이 아닌 복수회에 걸친 증착 공정으로 형성될 수 있음은 물론이다. 또한, 정지막(30)은 정지막(30) 상에 형성되는 절연막에 대하여 식각 내성 물질을 포함할 수 있다.
본 발명의 실시예들에서 설명된 비휘발성 메모리 소자는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 17는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 17를 참조하면, 본 실시예에 시스템(900)은 무선 통신 장치, 예를 들어, 개인 휴대 단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어, 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(930)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다, 예를 들어, 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA, Code Division Multiple Access), 모바일 통신 글로벌 시스템(GSM, Global System for Mobile Communication), 북미디지털셀룰러(NADC, North American Disital Cellular), 시분할다중액세스(TDMA, Time Division Multiple Access), 확장시분할다중액세스(E-TDMA, Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDMA, Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신 시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. 본 발명의 실시예에 따른 비휘발성 메모리 소자는 도 18을 참조하여 후술한 바와 같이 메모리 카드에 응용될 수 있다.
도 18은 본 발명의 실시예에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 18을 참조하여, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP, 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자(1100)와 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050, SRAM), 디램(1060, DRAM), 롬(1070, ROM), 플래시 메모리(1120) 등을 포함할 수 있다. 그리고 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1120)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 30: 정지막
100: 제1 트랜지스터 110: 도전 패턴
130: 정보 저장부 115, 120: 제1 영역 콘택
140: 제1 비트 라인 200: 제2 트랜지스터
210: 제2 비트 라인 212, 214: 제2 영역 콘택
220: 비아 140t, 220t, 210t: 트렌치
CR: 제1 영역 PR: 제2 영역

Claims (10)

  1. 기판 상의 제1 영역에 트랜지스터를 형성하고,
    상기 트랜지스터와 연결되는 콘택을 형성하고,
    상기 기판의 제2 영역 상에 2차원적으로 배치된 정보 저장부를 형성하고,
    상기 콘택과 상기 정보 저장부를 덮는 정지막과 층간 절연막을 순차적으로 형성하고,
    상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치를 형성하고, 상기 제1 트렌치의 하면은 상기 정보 저장부의 하면보다 낮고,
    상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함하되,
    상기 제2 트렌치를 형성하는 것은,
    상기 층간 절연막을 패터닝하여 상기 제1 트렌치를 형성한 후, 충진재로 상기 제1 트렌치를 메우고,
    상기 충진재 및 상기 정지막을 패터닝하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 트렌치를 형성한 후에 상기 제2 트렌치를 형성하고, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁은 비휘발성 메모리 소자 제조 방법.
  3. 삭제
  4. 제1 항에 있어서,
    상기 콘택을 형성하는 것과 상기 정보 저장부를 형성하는 것 사이에, 상기 콘택을 덮는 블로킹 패턴을 상기 제1 영역 상에 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 정지막을 형성하는 것은 상기 블로킹 패턴을 제거한 후, 상기 콘택과 상기 정보 저장부를 덮는 하부 정지막 및 상부 정지막을 순차적으로 형성하는 것을 포함하고, 상기 하부 정지막은 상기 정보 저장부 상에 컨포말하게 형성되는 비휘발성 메모리 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 층간 절연막 내에 상기 정보 저장부를 노출하는 제3 트렌치를 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 제3 트렌치를 형성한 후, 상기 제1 트렌치 및 상기 제2 트렌치가 형성되는 비휘발성 메모리 소자 제조 방법.
  8. 기판 상의 제1 영역에 트랜지스터를 형성하고,
    상기 트랜지스터와 연결되는 콘택을 형성하고,
    상기 콘택을 덮는 정지막을 상기 제1 영역 상에 형성하고,
    상기 정지막을 형성한 후, 상기 기판의 제2 영역 상에 2차원적으로 배치된 정보 저장부를 형성하고,
    상기 정보 저장부 및 상기 정지막을 덮는 층간 절연막을 형성하고,
    상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치와, 상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함하되,
    상기 제2 트렌치를 형성하는 것은,
    상기 층간 절연막을 패터닝하여 상기 제1 트렌치를 형성한 후, 충진재로 상기 제1 트렌치를 메우고,
    상기 충진재 및 상기 정지막을 패터닝하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 트렌치를 형성한 후에 상기 제2 트렌치를 형성하고, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁은 비휘발성 메모리 소자 제조 방법.
  10. 삭제
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