KR20170125177A - 정보 저장 소자 및 그 제조방법 - Google Patents

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KR20170125177A
KR20170125177A KR1020160054792A KR20160054792A KR20170125177A KR 20170125177 A KR20170125177 A KR 20170125177A KR 1020160054792 A KR1020160054792 A KR 1020160054792A KR 20160054792 A KR20160054792 A KR 20160054792A KR 20170125177 A KR20170125177 A KR 20170125177A
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trench
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KR1020160054792A
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이길호
서기석
한윤성
고관협
송윤종
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삼성전자주식회사
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Abstract

정보 저장 소자는 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 기판의 상기 주변회로 영역 상의 제1 도전 라인, 상기 기판과 상기 제1 도전 라인 사이에 제공되고 상기 제1 도전 라인과 접하는 주변 콘택 플러그, 상기 기판의 상기 셀 영역 상의 제2 도전 라인, 상기 기판과 상기 제2 도전 라인 사이에 제공되고 상기 제2 도전 라인에 접속되는 정보 저장 구조체들, 및 상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 주변 콘택 플러그과 상기 기판 사이에 제공되는 배선 구조체를 포함한다. 상기 제1 도전 라인의 하면은 상기 제2 도전 라인의 하면보다 상기 기판으로부터 낮은 높이에 위치한다.

Description

정보 저장 소자 및 그 제조방법{DATA STORAGE DEVICES AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조가 용이한 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 정보 저장 소자는 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 기판의 상기 주변회로 영역 상의 제1 도전 라인; 상기 기판과 상기 제1 도전 라인 사이에 제공되고, 상기 제1 도전 라인과 접하는 주변 콘택 플러그; 상기 기판의 상기 셀 영역 상의 제2 도전 라인; 상기 기판과 상기 제2 도전 라인 사이에 제공되고, 상기 제2 도전 라인에 접속되는 정보 저장 구조체들; 및 상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 주변 콘택 플러그과 상기 기판 사이에 제공되는 배선 구조체를 포함할 수 있다. 상기 제1 도전 라인의 하면은 상기 제2 도전 라인의 하면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제1 도전 라인의 상면은 상기 제2 도전 라인의 상면과 상기 기판으로부터 동일한 높이에 위치할 수 있다.
본 발명에 따른 정보 저장 소자는 상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 제공되고, 상기 정보 저장 구조체들에 각각 접속하는 셀 콘택 플러그들을 더 포함할 수 있다. 상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고, 상기 셀 콘택 플러그들 및 상기 주변 콘택 플러그의 각각은 상기 배선들 중 대응하는 하나에 접속할 수 있다.
일부 실시예들에 따르면, 상기 배선 구조체의 상기 배선들은 금속 물질을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 도전 라인은 제1 라인 패턴, 및 상기 제1 라인 패턴의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴을 포함하고, 상기 제2 도전 라인은 제2 라인 패턴, 및 상기 제2 라인 패턴의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴을 포함할 수 있다. 상기 주변 콘택 플러그는 상기 제1 라인 패턴과 접하여 일체를 이루고, 상기 제1 배리어 패턴은 상기 제1 라인 패턴의 상기 하면으로부터 상기 주변 콘택 플러그의 측벽들 및 하면을 따라 연장될 수 있다.
일부 실시예들에 따르면, 상기 제1 라인 패턴, 상기 제2 라인 패턴, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함할 수 있다. 상기 제1 배리어 패턴 및 상기 제2 배리어 패턴은 서로 동일한 물질을 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 기판의 상기 셀 영역 상에 정보 저장 구조체들을 형성하는 것; 상기 기판 상에 상기 정보 저장 구조체들을 덮고 상기 주변회로 영역 상으로 연장되는 몰드막을 형성하는 것; 상기 몰드막 상에 상기 셀 영역 및 상기 주변회로 영역을 덮는 마스크 막을 형성하는 것; 상기 마스크 막 내에 상기 주변회로 영역 상의 상기 몰드막을 노출하는 제1 개구부를 형성하는 것; 상기 제1 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 주변회로 영역 상의 상기 몰드막 내에 예비 트렌치를 형성하는 것; 상기 마스크 막 내에 상기 셀 영역 상의 상기 몰드막을 노출하는 제2 개구부를 형성하는 것; 및 상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 트렌치로부터 상기 기판을 향하여 연장되는 제1 트렌치, 및 상기 정보저장 구조체들을 노출하는 제2 트렌치를 형성하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은 상기 예비 트렌치의 바닥면으로부터 상기 기판을 향하여 연장되는 예비 홀을 형성하는 것; 및 상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 홀로부터 상기 기판을 향하여 연장되는 주변 콘택 홀을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은 상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 몰드막과 상기 기판 사이에 배선 구조체를 형성하는 것을 더 포함할 수 있다. 상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고, 상기 주변 콘택 홀은 상기 배선들 중 대응하는 하나를 노출할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은 상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 셀 콘택 플러그들을 형성하는 것을 더 포함할 수 있다. 상기 정보 저장 구조체들의 각각은 상기 셀 콘택 플러그들 중 대응하는 셀 콘택 플러그를 통하여 상기 배선들 중 대응하는 배선에 접속될 수 있다.
일부 실시예들에 따르면, 상기 예비 홀을 형성하는 것은 상기 제1 개구부를 갖는 상기 마스크 막 상에, 상기 예비 트렌치의 상기 바닥면의 일부를 노출하고 상기 예비 홀이 형성될 영역을 정의하는 제1 예비 개구부, 및 상기 제2 개구부가 형성될 영역을 정의하는 제2 예비 개구부를 갖는 예비 마스크 패턴을 형성하는 것; 및 상기 예비 마스크 패턴을 식각 마스크로 상기 제1 예비 개구부에 의해 노출되는 상기 몰드막을 식각하는 것을 포함할 수 있다. 상기 몰드막을 식각하는 것은, 상기 마스크 막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제2 개구부를 형성하는 것은, 상기 예비 마스크 패턴을 식각 마스크로 상기 제2 예비 개구부에 의해 노출되는 상기 마스크 막을 식각하는 것을 포함할 수 있다. 상기 마스크 막을 식각하는 것은, 상기 몰드막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은 상기 제1 트렌치, 상기 제2 트렌치, 및 상기 주변 콘택 홀 내에 각각 제1 도전 라인, 제2 도전 라인, 및 주변 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 주변 콘택 플러그를 형성하는 것은, 상기 몰드막 상에 상기 제1 트렌치, 상기 제2 트렌치, 및 상기 주변 콘택 홀을 채우는 도전막을 형성하는 것; 및 상기 몰드막이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 제1 도전 라인의 하면은 제2 도전 라인의 하면보다 기판으로부터 낮은 높이에 위치할 수 있다. 이에 따라, 상기 제1 도전 라인과 그 아래에 제공되는 배선을 전기적으로 연결하기 위한 주변 콘택 플러그는 상대적으로 낮은 종횡비를 가지도록 형성될 수 있다. 또한, 상기 제1 도전 라인과 상기 배선을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있다. 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생을 방지할 수 있다.
따라서, 우수산 신뢰성을 가지고 제조가 용이한 정보 저장 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다.
도 2는 도 1의 제2 도전 라인의 일 예를 나타내는 평면도이다.
도 3은 도 1의 A-A', B-B', C-C', 및 D-D'에 따른 단면도이다.
도 4는 도 2의 E-E'에 따른 단면도이다.
도 5a 내지 도 10a는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A', B-B', C-C', 및 D-D'에 대응하는 단면도들이다.
도 5b 내지 도 10b는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 E-E'에 대응하는 단면도들이다.
도 11은 본 발명의 일부 실시예들에 따른 정보 저장부의 일 예를 나타내는 단면도이다.
도 12는 본 발명의 일부 실시예들에 따른 정보 저장부의 다른 예를 나타내는 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이고, 도 2는 도 1의 제2 도전 라인의 일 예를 나타내는 평면도이다. 도 3은 도 1의 A-A', B-B', C-C', 및 D-D'에 따른 단면도이고, 도 4는 도 2의 E-E'에 따른 단면도이다.
도 1 및 도 3을 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 영역(CR)은 메모리 셀들이 제공되는 상기 기판(100)의 일부이고, 상기 주변회로 영역(PR)은 주변 회로들이 제공되는 상기 기판(100)의 일부일 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다.
상기 기판(100) 상에 제1 층간 절연막(102)이 배치될 수 있다. 상기 제1 층간 절연막(102)은 상기 기판(100) 상에 제공된 선택 소자들(미도시)을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 제1 층간 절연막(102) 내에 배선 구조체(110)가 제공될 수 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 배선들(104) 및 상기 배선들(104)에 연결되는 콘택들(106)을 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 상기 배선 구조체(110)는 상기 콘택들(106)의 각각과 상기 기판(100) 사이의 하부 배선들, 및 상기 하부 배선들의 각각과 상기 기판(100) 사이에 제공되고 상기 하부 배선들에 연결되는 하부 콘택들을 더 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 하부 배선들에 연결될 수 있고, 상기 하부 배선들은 상기 하부 콘택들을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 및 상기 콘택들(106)은 금속 물질을 포함할 수 있다. 일 예로, 상기 배선들(104) 및 상기 콘택들(106)은 구리(Cu)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 배선들(104)의 상면들은 상기 제1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제1 층간 절연막(102) 상에 제2 층간 절연막(114)이 제공될 수 있고, 상기 제1 층간 절연막(102)과 상기 제2 층간 절연막(114) 사이에 중간막(112)이 개재할 수 있다. 상기 제2 층간 절연막(114) 및 상기 중간막(112)은 상기 기판(100)의 전면을 덮을 수 있고, 상기 배선들(104)의 상기 상면들은 덮을 수 있다. 상기 제2 층간 절연막(114)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 중간막(112)은 질화물을 포함할 수 있다. 상기 중간막(112)은 일 예로, 탄소를 포함하는 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 플러그들(116)이 제공될 수 있다. 상기 셀 콘택 플러그들(116)은 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하여 상기 배선 구조체(110)의 상기 배선들(104)에 접속될 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 배선들(104) 중 대응하는 하나에 접속될 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 배선들(104) 중 대응하는 하나의 상면과 직접 접할 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 셀 콘택 플러그들(116)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 셀 콘택 플러그들(116)의 상면들은 상기 제2 층간 절연막(114)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제2 층간 절연막(114) 상에 정보 저장 구조체들(150)이 제공될 수 있다. 상기 정보 저장 구조체들(150)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공될 수 있고, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(150)은 상기 셀 콘택 플러그들(116)에 각각 접속될 수 있다. 상기 정보 저장 구조체들(150)의 각각은 정보 저장부(130), 상기 셀 콘택 플러그들(116)의 각각과 상기 정보 저장부(130) 사이의 하부 전극(120), 및 상기 정보 저장부(130)를 사이에 두고 상기 하부 전극(120)으로부터 이격되는 상부 전극(140)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 전극(120)은 상기 셀 콘택 플러그들(116)의 각각과 직접 접할 수 있다. 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 정보 저장부(130)에 대한 자세한 설명은 후술한다.
상기 제2 층간 절연막(114) 상에 상기 정보 저장 구조체들(150)을 덮는 몰드막(118)이 제공될 수 있다. 상기 몰드막(118)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공되어 상기 정보 저장 구조체들(150)의 측벽들을 덮을 수 있고, 상기 기판(100)의 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(114)과 접할 수 있다. 상기 몰드막(118)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 주변회로 영역(PR)의 상기 몰드막(118) 내에 제1 도전 라인(180)이 제공될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 라인(180)은 상기 제1 방향(D1)으로 연장될 수 있으나, 상기 제1 도전 라인(180)의 연장 방향은 이에 한정되지 않는다. 상기 제1 도전 라인(180)과 상기 기판(100) 사이에 주변 콘택 플러그(170)가 제공될 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 도전 라인(180)과 상기 배선 구조체(110) 사이에 제공될 수 있고, 상기 제1 도전 라인(180)과 접할 수 있다. 상기 주변 콘택 플러그(170)는 상기 몰드막(118), 상기 제2 층간 절연막(114), 및 상기 중간막(112)을 관통하여, 상기 배선 구조체(110)의 상기 배선들(104) 중 대응하는 하나에 접속될 수 있다. 상기 주변 콘택 플러그(170)는 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 제1 도전 라인(180)의 상면(180U)은 상기 몰드막(118)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 도전 라인(180)은 제1 라인 패턴(164) 및 상기 제1 라인 패턴(164)의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴(166)을 포함할 수 있다. 상기 제1 라인 패턴(164)의 연장 방향은 상기 제1 도전 라인(180)의 연장 방향과 동일할 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)과 경계면 없이 접할 수 있다. 즉, 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)의 상기 하면으로부터 연장되어 상기 제1 라인 패턴(164)과 일체를 이룰 수 있다. 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)의 상기 하면으로부터 상기 주변 콘택 플러그(170)의 측벽들 및 하면으로 연장될 수 있다. 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)과 상기 몰드막(118) 사이, 및 상기 주변 콘택 플러그(170)과 상기 몰드막(118) 사이에 개재할 수 있고, 상기 주변 콘택 플러그(170)와 상기 제2 층간 절연막(114) 사이 및 상기 주변 콘택 플러그(170)와 상기 중간막(112) 사이로 연장될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)의 상기 하면과, 상기 주변 콘택 플러그(170)에 접속하는 배선(104) 사이에 개재될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)에 접속하는 상기 배선(104)의 상면과 직접 접할 수 있다. 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)는 동일한 물질을 포함할 수 있다. 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)는 금속 물질(일 예로, 구리(Cu))를 포함할 수 있다. 상기 제1 배리어 패턴(166)은 도전성 금속 질화물을 포함할 수 있다.
상기 셀 영역(CR)의 상기 몰드막(118) 내에 제2 도전 라인(182)이 제공될 수 있다. 상기 제2 도전 라인(182)은 복수 개로 제공될 수 있고, 복수의 상기 제2 도전 라인들(182)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 도전 라인(182)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)에 공통적으로 접속될 수 있다. 일부 실시예들에 따르면, 상기 제2 도전 라인(182)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)의 상면들에 공통적으로 접할 수 있다. 상기 제2 도전 라인(182)의 상면(182U)은 상기 몰드막(118)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 도전 라인(182)은 제2 라인 패턴(160) 및 상기 제2 라인 패턴(160)의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴(162)을 포함할 수 있다. 상기 제2 배리어 패턴(162)은 상기 제2 라인 패턴(160)과 상기 몰드막(118) 사이, 및 상기 제2 라인 패턴(160)과 상기 정보 저장 구조체들(150)의 각각 사이에 개재할 수 있다. 상기 제2 라인 패턴(160)은 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)와 동일한 물질을 포함할 수 있다. 상기 제2 라인 패턴(160)은 금속 물질(일 예로, 구리(Cu))를 포함할 수 있다. 상기 제2 배리어 패턴(162)은 상기 제1 배리어 패턴(166)과 동일한 물질을 포함할 수 있다. 상기 제2 배리어 패턴(162)은 도전성 금속 질화물을 포함할 수 있다.
상기 제1 도전 라인(180)의 하면(180L)은 상기 제2 도전 라인(182)의 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 제1 도전 라인(180)의 상기 상면(180U) 및 상기 제2 도전 라인(182)의 상기 상면(182U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 도전 라인(180) 및 상기 제2 도전 라인(182)의 각각은 비트 라인으로 기능할 수 있다.
도 2 및 도 4를 참조하면, 일부 실시예들에 따르면, 상기 복수의 상기 제2 도전 라인들(182) 중 적어도 하나는, 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장될 수 있다. 이 경우, 상기 제2 도전 라인(182)은 상기 주변회로 영역(PR) 상의 제1 부분(P1) 및 상기 셀 영역(CR) 상의 제2 부분(P2)을 포함할 수 있다. 상기 제2 부분(P2)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)에 공통적으로 접속될 수 있다. 상기 제1 부분(P1)의 상면(P1_U) 및 상기 제2 부분(P2)의 상면(P2_U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 부분(P1)의 하면(P1_L)은 상기 제2 부분(P2)의 하면(P2_L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 다시 말하면, 상기 제1 부분(P1)의 제1 두께(T1)는 상기 제2 부분(P2)의 제2 두께(T2)보다 클 수 있다. 이 경우, 상기 셀 영역(CR)에서 상기 제2 라인 패턴(160)의 두께는 상기 주변회로 영역(PR)에서 상기 제2 라인 패턴(160)의 두께보다 작을 수 있고, 상기 제2 라인 패턴(160)의 상기 하면은 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 경계에서 계단형 프로파일(stepped profile)을 가질 수 있다. 상기 제2 배리어 패턴(162)은 상기 상기 제2 라인 패턴(160)의 상기 하면을 따라 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장될 수 있다.
일반적으로, 상기 제1 도전 라인(180)의 상기 하면(180L) 및 상기 제2 도전 라인(182)의 상기 하면(182L)이 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치하는 경우, 상기 제1 도전 라인(180)과 이에 대응하는 배선(104) 사이의 전기적 연결을 위해, 상기 주변 콘택 플러그(170)가 높은 종횡비를 가지도록 형성되거나, 상기 주변 콘택 플러그(170)외에 추가적으로 콘택(또는 패드)가 요구될 수 있다.
본 발명의 개념에 따르면, 상기 제1 도전 라인(180)의 상기 하면(180L)은 상기 제2 도전 라인(182)의 상기 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 이에 따라, 상기 제1 도전 라인(180)과 이에 대응하는 배선(104)을 전기적으로 연결하기 위한 상기 주변 콘택 플러그(170)는 상대적으로 낮은 종횡비를 가지도록 형성될 수 있다. 즉, 상기 주변 콘택 플러그(170)의 형성이 용이할 수 있다. 또한, 상기 제1 도전 라인(180)과 이에 대응하는 상기 배선(104)을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있고, 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생을 방지할 수 있다.
따라서, 우수산 신뢰성을 갖는 정보 저장 소자가 용이하게 제조될 수 있다.
이하에서, 도 11 및 도 12를 참조하여 상기 정보 저장부들(130)이 보다 상세하게 설명된다. 도 11은 본 발명의 일부 실시예들에 따른 정보 저장부의 일 예를 나타내는 단면도이고, 도 12는 본 발명의 일부 실시예들에 따른 정보 저장부의 다른 예를 나타내는 단면도이다.
도 11을 참조하면, 상기 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 상기 자유층(ML2)은 상기 기준층(ML1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 계면에 평행할 수 있다. 도 11은 상기 자유층(ML2)이 상기 터널 배리어(TBR)와 상기 상부 전극(140) 사이에 개재하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 11에 도시된 바와 달리, 상기 자유층(ML2)은 상기 터널 배리어(TBR)와 상기 하부 전극(120) 사이에 개재할 수도 있다. 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)이 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 상기 계면에 평행한 경우, 상기 기준층(ML1) 및 상기 자유층(ML2)의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층(ML1)은 상기 기준층(ML1) 내 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 12를 참조하면, 상기 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 상기 자유층(ML2)은 상기 기준층(ML1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 계면에 수직할 수 있다. 도 12는 상기 자유층(ML2)이 상기 터널 배리어(TBR)와 상기 상부 전극(140) 사이에 개재하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 12에 도시된 바와 달리, 상기 자유층(ML2)은 상기 터널 배리어(TBR)와 상기 하부 전극(120) 사이에 개재할 수도 있다. 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)이 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 상기 계면에 수직한 경우, 상기 기준층(ML1) 및 상기 자유층(ML2)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 13을 참조하면, 단위 메모리 셀들(MC)의 각각은 상기 정보 저장부(130) 및 이에 대응하는 선택 소자(SE)를 포함할 수 있다. 상기 정보 저장부(130) 및 상기 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다. 상기 정보 저장부(130)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 정보 저장부(130)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
상기 정보 저장부(130)는 서로 이격된 자성층들(ML1, ML2)과, 상기 자성층들(ML1, ML2) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 자성층들(ML1, ML2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 상기 자성층들(ML1, ML2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 기준층 및 상기 자유층의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 상기 정보 저장부(130)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 상기 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 5a 내지 도 10a은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A', B-B', C-C', 및 D-D'에 대응하는 단면도들이다. 도 5b 내지 도 10b는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 E-E'에 대응하는 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있고, 배선 구조체(110)가 상기 기판(100) 상에 형성되어 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 배선들(104), 및 상기 배선들(104)에 연결되는 콘택들(106)을 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 중 적어도 하나는 대응하는 콘택(106)을 통하여 대응하는 선택 소자의 일 단자에 전기적으로 연결될 수 있다. 상기 배선 구조체(110)는, 도시되지 않았지만, 상기 콘택들(106)의 각각과 상기 기판(100) 사이의 하부 배선들, 및 상기 하부 배선들의 각각과 상기 기판(100) 사이에 제공되고 상기 하부 배선들에 연결되는 하부 콘택들을 더 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 하부 배선들에 연결될 수 있고, 상기 하부 배선들은 상기 하부 콘택들을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 및 상기 콘택들(106)은 금속 물질을 포함할 수 있다. 일 예로, 상기 배선들(104) 및 상기 콘택들(106)은 구리(Cu)를 포함할 수 있다. 상기 제1 층간 절연막(102)은 상기 선택 소자들 및 상기 배선 구조체(110)를 덮도록 형성될 수 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다. 일부 실시예들에 따르면, 상기 배선들(104)의 상면들은 상기 제1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 차례로 적층될 수 있다. 상기 제2 층간 절연막(114)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 중간막(112)은 질화물을 포함할 수 있다. 상기 중간막(112)은 일 예로, 탄소를 포함하는 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 셀 영역(CR) 상에, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 플러그들(116)이 형성될 수 있다. 상기 셀 콘택 플러그들(116)을 형성하는 것은, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 홀들(116H)을 형성하는 것, 및 상기 셀 콘택 홀들(116H) 내에 상기 셀 콘택 플러그들(116)을 각각 형성하는 것을 포함할 수 있다. 상기 셀 콘택 홀들(116H)의 각각은 상기 배선들(104) 중 대응하는 배선(104)의 상면을 노출할 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 셀 콘택 플러그들(116)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 셀 콘택 플러그들(116)의 상면들은 상기 제2 층간 절연막(114)의 상면과 실질적으로 공면을 이룰 수 있다.
도 6a 및 도 6b를 참조하면, 상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 셀 콘택 플러그들(116)에 각각 접속하는 정보 저장 구조체들(150)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(114) 상에 하부 전극막 및 정보 저장막이 차례로 형성될 수 있고, 상기 정보 저장막 상에 도전성 마스크 패턴들(140)이 형성될 수 있다. 상기 도전성 마스크 패턴들(140)은, 평면적 관점에서, 도 1에 도시된 바와 같이, 상기 정보 저장 구조체들(150)이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(140)의 각각을 식각 마스크로 상기 정보 저장막 및 상기 하부 전극막이 차례로 식각되어, 정보 저장부(130) 및 하부 전극(120)이 형성될 수 있다. 상기 도전성 마스크 패턴들(140)의 각각은 상부 전극(140)으로 기능할 수 있다. 상기 정보 저장 구조체들(150)의 각각은 상기 상부 전극(140), 상기 정보 저장부(130), 및 상기 하부 전극(120)을 포함할 수 있다. 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 정보 저장부(130)는, 도 11 및 도 12를 참조하여 설명한 바와 같이, 상기 하부 전극(120) 상에 차례로 적층된 기준층(ML1), 터널 배리어(TBR), 및 자유층(ML2)을 포함할 수 있다. 이 경우, 상기 정보 저장막은 상기 하부 전극막 상에 차례로 적층된 기준 자성막, 터널 배리어막, 및 자유 자성막을 포함할 수 있다. 상기 도전성 마스크 패턴들(140)의 각각을 식각 마스크로 상기 기준 자성막, 상기 터널 배리어막, 및 상기 자유 자성막이 식각되어, 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)이 형성될 수 있다.
상기 제2 층간 절연막(114) 상에 상기 정보 저장 구조체들(150)을 덮는 몰드막(118)이 형성될 수 있다. 상기 몰드막(118)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공되어 상기 정보 저장 구조체들(150)의 측벽들을 덮을 수 있고, 상기 기판(100)의 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(114)과 접할 수 있다. 상기 몰드막(118)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이 후, 상기 몰드막(118) 상에 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮는 마스크 막(190)이 형성될 수 있다. 상기 마스크 막(190)은 상기 몰드막(118)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 마스크 막(190)은 도전성 금속 질화물(일 예로, 티타늄 질화물)을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 주변회로 영역(PR) 상의 상기 마스크 막(190)을 패터닝하여 상기 마스크 막(190) 내에 제1 개구부(190a)가 형성될 수 있다. 상기 제1 개구부(190a)는 상기 주변회로 영역(PR) 상의 상기 몰드막(118)을 노출할 수 있다. 상기 제1 개구부(190a)는, 평면적 관점에서, 도 1의 상기 제1 도전 라인(180), 및 도 2의 상기 제2 도전 라인(182)의 상기 제2 부분(P2)이 형성될 영역을 정의할 수 있다. 상기 제1 개구부(190a)를 갖는 상기 마스크 막(190)을 식각 마스크로 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 예비 트렌치(194)가 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 개구부(190a)를 갖는 상기 마스크 막(190) 상에 예비 마스크 패턴(192)이 형성될 수 있다. 상기 예비 마스크 패턴(192)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 예비 마스크 패턴(192)은 상기 주변회로 영역(PR) 상에 형성된 상기 예비 트렌치(194)의 일부를 채울 수 있고, 상기 예비 트렌치(194)의 바닥면의 일부를 노출하는 제1 예비 개구부(192a)를 가질 수 있다. 상기 제1 예비 개구부(192a)는, 평면적 관점에서, 도 1의 상기 주변 콘택 플러그(170)가 형성될 영역을 정의할 수 있다. 더하여, 상기 예비 마스크 패턴(192)은 상기 셀 영역(CR) 상의 상기 마스크 막(190)을 노출하는 제2 예비 개구부(192b)를 가질 수 있다. 상기 제2 예비 개구부(192b)는, 평면적 관점에서, 도 1의 상기 제2 도전 라인(182), 및 도 2의 상기 제2 도전 라인(182)의 상기 제1 부분(P1)이 형성될 영역을 정의할 수 있다. 상기 예비 마스크 패턴(192)은 일 예로, 스핀-온-하드 마스크(spin-on-hardmask, SOH) 물질을 포함할 수 있다.
상기 예비 마스크 패턴(192)을 식각 마스크로 상기 주변회로 영역(PR) 상의 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 상기 예비 트렌치(194)의 상기 바닥면으로부터 연장되는 예비 홀(196)이 형성될 수 있다. 상기 예비 홀(196)을 형성하는 것은, 상기 예비 마스크 패턴(192)을 식각 마스크로 이용하되, 상기 마스크막(190)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제1 예비 개구부(192a)에 의해 노출되는 상기 몰드막(118)을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 셀 영역(CR) 상에서, 상기 제2 예비 개구부(192b)에 의해 노출되는 상기 마스크 막(190)은 상기 예비 홀(196)을 형성하는 식각 공정 동안 제거되지 않고, 상기 몰드막(118) 상에 남을 수 있다.
도 9a 및 도 9b를 참조하면, 상기 예비 마스크 패턴(192)을 식각 마스크로 상기 셀 영역(CR) 상의 상기 마스크 막(190)을 패터닝하여, 상기 마스크 막(190) 내에 제2 개구부(190b)가 형성될 수 있다. 상기 제2 개구부(190b)를 형성하는 것은, 상기 예비 마스크 패턴(192)를 식각 마스크로 이용하되, 상기 몰드막(118)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제2 예비 개구부(192b)에 의해 노출되는 상기 마스크 막(190)을 식각하는 것을 포함할 수 있다. 상기 제2 개구부(190b)는 평면적 관점에서, 도 1의 상기 제2 도전 라인(182), 및 도 2의 상기 제2 도전 라인(182)의 상기 제1 부분(P1)이 형성될 영역을 정의할 수 있다.
도 10a 및 도 10b을 참조하면, 상기 예비 마스크 패턴(192)이 제거될 수 있다. 상기 예비 마스크 패턴(192)은, 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 예비 마스크 패턴(192)이 제거된 후, 상기 몰드막(118) 상에 상기 제1 개구부(190a) 및 상기 제2 개구부(190b)를 갖는 상기 마스크 막(190)이 남을 수 있다. 상기 제1 개구부(190a) 및 상기 제2 개구부(190b)를 갖는 상기 마스크 막(190)을 식각 마스크로 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 상기 예비 트렌치(194)로부터 상기 기판(100)을 향하여 연장되는 제1 트렌치(204), 상기 예비 홀(196)로부터 상기 기판(100)을 향하여 연장되는 주변 콘택 홀(206), 및 상기 정보 저장 구조체들(150)을 노출하는 제2 트렌치(208)가 형성될 수 있다. 상기 제1 트렌치(204)의 바닥면(204L)은 상기 제2 트렌치(208)의 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 주변 콘택 홀(206)은 상기 몰드막(118), 상기 제2 층간 절연막(114), 및 상기 중간막(112)을 관통하여 상기 배선 구조체(110)의 상기 배선들(104) 중 대응하는 하나의 상면을 노출할 수 있다. 상기 제2 트렌치(208)는, 도 1을 참조하여 설명한, 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)의 상면들을 노출할 수 있다. 도 2를 참조하여 설명한 바와 같이, 상기 제2 도전 라인(182)이 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장되는 경우, 상기 제2 트렌치(208) 및 상기 제1 트렌치(204)는, 도 10b에 도시된 바와 같이, 서로 연결되어 하나의 트렌치(210)를 형성할 수 있다. 이 경우, 상기 제1 트렌치(204)의 상기 바닥면(204L)이 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치함에 따라, 상기 트렌치(210)의 바닥면은 상기 셀 영역(CR)과 상기 주변회로 영역(PR)의 경계에서 계단형 프로파일을 가질 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208) 내에 제1 도전 라인(180), 주변 콘택 플러그(170), 및 제2 도전 라인(182)이 각각 형성될 수 있다. 상기 제1 도전 라인(180)은 제1 라인 패턴(164) 및 상기 제1 라인 패턴(164)의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴(166)을 포함할 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)과 접하여 일체를 일룰 수 있고, 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)의 상기 하면으로부터 상기 주변 콘택 플러그(170)의 측벽들 및 하면으로 연장될 수 있다. 상기 제2 도전 라인(182)은 제2 라인 패턴(160) 및 상기 제2 라인 패턴(160)의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴(162)을 포함할 수 있다. 상기 제1 도전 라인(180), 상기 주변 콘택 플러그(170), 및 상기 제2 도전 라인(182)을 형성하는 것은, 상기 몰드막(118) 상에 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208)의 내벽들을 덮는 배리어 막을 형성하는 것, 상기 배리어막 상에 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208)를 채우는 도전막을 형성하는 것, 및 상기 몰드막(118)이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 제1 트렌치(204) 및 상기 주변 콘택 홀(206) 내에 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)가 국소적으로 형성될 수 있다. 상기 제1 라인 패턴(164) 및 상기 몰드막(118) 사이, 상기 주변 콘택 플러그(170)와 상기 몰드막(118) 사이, 상기 주변 콘택 플러그(170)와 상기 제2 층간 절연막(114) 사이, 및 상기 주변 콘택 플러그(170)와 상기 중간막(112) 사이에 상기 제1 배리어 패턴(166)이 개재될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)의 상기 하면과, 상기 주변 콘택 플러그(170)에 접속하는 배선(104) 사이에도 개재될 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제2 트렌치(208) 내에 상기 제2 라인 패턴(160)이 국속적으로 형성될 수 있고, 상기 제2 라인 패턴(160) 및 상기 몰드막(118) 사이에 상기 제2 배리어 패턴(162)이 개재될 수 있다. 상기 제2 배리어 패턴(162)은 상기 제2 라인 패턴(160)과 상기 제1 방향(D1)으로 배열된 상기 정보 저장 구조체들(150)의 각각 사이에도 개재할 수 있다.
상기 평탄화 공정에 의해, 상기 제1 도전 라인(180)의 상면(180U) 및 상기 제2 도전 라인(182)의 상면(182U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 트렌치(204)의 상기 바닥면(204L)은 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있고, 이에 따라, 상기 제1 도전 라인(180)의 하면(180L)은 상기 제2 도전 라인(182)의 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
도 2 및 도 4에 도시된 바와 같이, 상기 제2 도전 라인(182)이 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장되는 경우, 상기 제2 도전 라인(182)은 상기 제1 트렌치(204) 및 상기 제2 트렌치(208)가 서로 연결되어 형성된 상기 트렌치(210) 내에 형성될 수 있다. 이 경우, 상기 제2 도전 라인(182)은 상기 제1 트렌치(204) 내에 형성되는 제1 부분(P1) 및 상기 제2 트렌치(208) 내에 형성되는 제2 부분(P2)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 부분(P1)의 상면(P1_U) 및 상기 제2 부분(P2)의 상면(P2_U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 트렌치(204)의 상기 바닥면(204L)은 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있고, 이에 따라, 상기 제1 부분(P1)의 하면(P1_L)은 상기 제2 부분(P2)의 하면(P2_L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 이 경우, 상기 제2 도전 라인(182)의 하면은 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 경계에서 계단형 프로파일(stepped profile)을 가질 수 있다.
본 발명의 개념에 따르면, 상기 주변회로 영역(PR)의 상기 몰드막(118) 내에 상기 예비 트렌치(194) 및 상기 예비 홀(196)이 형성될 수 있다. 상기 예비 트렌치(194) 및 상기 예비 홀(196)은, 평면적 관점에서, 상기 제1 도전 라인(180) 및 상기 주변 콘택 플러그(170)가 형성될 영역을 정의할 수 있다. 이 후, 상기 예비 트렌치(194)로부터 상기 기판(100)을 향하여 연장되는 상기 제1 트렌치(204), 상기 예비 홀(196)로부터 상기 기판(100)을 향하여 연장되는 상기 주변 콘택 홀(206), 및 상기 셀 영역(CR)의 상기 정보 저장 구조체들(150)을 노출하는 제2 트렌치(208)가 동시에 형성될 수 있다. 상기 제1 트렌치(204) 및 상기 주변 콘택 홀(206)이 형성되기 전에 상기 몰드막(118) 내에 상기 예비 트렌치(194) 및 상기 예비 홀(196)이 형성됨에 따라, 상기 주변 콘택 홀(206)은 상대적으로 작은 종횡비를 가지도록 형성될 수 있다. 이에 따라, 상기 주변 콘택 홀(206)의 형성이 용이할 수 있고, 상기 제1 도전 라인(180)과 이에 대응하는 상기 배선(104)을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있다. 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생이 방지될 수 있다.
따라서, 우수산 신뢰성을 갖는 정보 저장 소자가 용이하게 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 제1 층간 절연막
110: 배선 구조체 106: 콘택들
104: 배선들 112: 중간막
114: 제2 층간 절연막 116: 셀 콘택 플러그들
150: 정보저장 구조체들 120: 하부 전극
130: 정보 저장부 140: 상부 전극
164: 제1 라인 패턴 166: 제1 배리어 패턴
160: 제2 라인 패턴 162: 제2 배리어 패턴
170: 주변 콘택 플러그 180: 제1 도전 라인
182: 제2 도전 라인 190: 마스크 막
190a: 제1 개구부 190b: 제2 개구부
192: 예비 마스크막 192a: 제1 예비 개구부
192b: 제2 예비 개구부 194: 예비 트렌치
196: 예비 홀 204: 제1 트렌치
206: 주변 콘택 홀 208: 제2 트렌치

Claims (10)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판;
    상기 기판의 상기 주변회로 영역 상의 제1 도전 라인;
    상기 기판과 상기 제1 도전 라인 사이에 제공되고, 상기 제1 도전 라인과 접하는 주변 콘택 플러그;
    상기 기판의 상기 셀 영역 상의 제2 도전 라인;
    상기 기판과 상기 제2 도전 라인 사이에 제공되고, 상기 제2 도전 라인에 접속되는 정보 저장 구조체들; 및
    상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 주변 콘택 플러그과 상기 기판 사이에 제공되는 배선 구조체를 포함하되,
    상기 제1 도전 라인의 하면은 상기 제2 도전 라인의 하면보다 상기 기판으로부터 낮은 높이에 위치하는 정보 저장 소자.
  2. 청구항 1에 있어서,
    상기 제1 도전 라인의 상면은 상기 제2 도전 라인의 상면과 상기 기판으로부터 동일한 높이에 위치하는 정보 저장 소자.
  3. 청구항 1에 있어서,
    상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 제공되고, 상기 정보 저장 구조체들에 각각 접속하는 셀 콘택 플러그들을 더 포함하되,
    상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고,
    상기 셀 콘택 플러그들 및 상기 주변 콘택 플러그의 각각은 상기 배선들 중 대응하는 하나에 접속하는 정보 저장 소자.
  4. 청구항 3에 있어서,
    상기 배선 구조체의 상기 배선들은 금속 물질을 포함하는 정보 저장 소자.
  5. 청구항 1에 있어서,
    상기 제1 도전 라인은 제1 라인 패턴, 및 상기 제1 라인 패턴의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴을 포함하고,
    상기 제2 도전 라인은 제2 라인 패턴, 및 상기 제2 라인 패턴의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴을 포함하되,
    상기 주변 콘택 플러그는 상기 제1 라인 패턴과 접하여 일체를 이루고,
    상기 제1 배리어 패턴은 상기 제1 라인 패턴의 상기 하면으로부터 상기 주변 콘택 플러그의 측벽들 및 하면을 따라 연장되는 정보 저장 소자.
  6. 청구항 5에 있어서,
    상기 제1 라인 패턴, 상기 제2 라인 패턴, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함하고,
    상기 제1 배리어 패턴 및 상기 제2 배리어 패턴은 서로 동일한 물질을 포함하는 정보 저장 소자.
  7. 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것;
    상기 기판의 상기 셀 영역 상에 정보 저장 구조체들을 형성하는 것;
    상기 기판 상에 상기 정보 저장 구조체들을 덮고 상기 주변회로 영역 상으로 연장되는 몰드막을 형성하는 것;
    상기 몰드막 상에 상기 셀 영역 및 상기 주변회로 영역을 덮는 마스크 막을 형성하는 것;
    상기 마스크 막 내에 상기 주변회로 영역 상의 상기 몰드막을 노출하는 제1 개구부를 형성하는 것;
    상기 제1 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 주변회로 영역 상의 상기 몰드막 내에 예비 트렌치를 형성하는 것;
    상기 마스크 막 내에 상기 셀 영역 상의 상기 몰드막을 노출하는 제2 개구부를 형성하는 것; 및
    상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 트렌치로부터 상기 기판을 향하여 연장되는 제1 트렌치, 및 상기 정보저장 구조체들을 노출하는 제2 트렌치를 형성하는 것을 포함하는 정보 저장 소자의 제조방법.
  8. 청구항 7에 있어서,
    상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 상기 기판으로부터 낮은 높이에 위치하는 정보 저장 소자의 제조방법.
  9. 청구항 7에 있어서,
    상기 예비 트렌치의 바닥면으로부터 상기 기판을 향하여 연장되는 예비 홀을 형성하는 것; 및
    상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 홀로부터 상기 기판을 향하여 연장되는 주변 콘택 홀을 형성하는 것을 더 포함하는 정보 저장 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 몰드막과 상기 기판 사이에 배선 구조체를 형성하는 것을 더 포함하되,
    상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고,
    상기 주변 콘택 홀은 상기 배선들 중 대응하는 하나를 노출하는 정보 저장 소자의 제조방법.
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