KR20170125177A - Data storage devices and a method for manufacturing the same - Google Patents

Data storage devices and a method for manufacturing the same Download PDF

Info

Publication number
KR20170125177A
KR20170125177A KR1020160054792A KR20160054792A KR20170125177A KR 20170125177 A KR20170125177 A KR 20170125177A KR 1020160054792 A KR1020160054792 A KR 1020160054792A KR 20160054792 A KR20160054792 A KR 20160054792A KR 20170125177 A KR20170125177 A KR 20170125177A
Authority
KR
South Korea
Prior art keywords
substrate
conductive line
information storage
film
trench
Prior art date
Application number
KR1020160054792A
Other languages
Korean (ko)
Inventor
이길호
서기석
한윤성
고관협
송윤종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160054792A priority Critical patent/KR20170125177A/en
Priority to US15/436,757 priority patent/US20170324025A1/en
Priority to CN201710303448.4A priority patent/CN107452870A/en
Publication of KR20170125177A publication Critical patent/KR20170125177A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H01L43/08—
    • H01L43/02—
    • H01L43/10—
    • H01L43/12—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

A data storage device comprises: a substrate including a cell region and a peripheral circuit region; a first conductive line on the peripheral circuit region of the substrate; a peripheral contact plug provided between the substrate and the first conductive line and in contact with the first conductive line; a second conductive line on the cell region of the substrate; data storage structures provided between the substrate and the second conductive line and connected to the second conductive line; and a wiring structure provided between each of the data storage structures and the substrate, and between the peripheral contact plug and the substrate. The lower surface of the first conductive line is located at a lower height from the substrate than the lower surface of the second conductive line. Therefore, the data storage device can be easily manufactured.

Description

정보 저장 소자 및 그 제조방법{DATA STORAGE DEVICES AND A METHOD FOR MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an information storage device,

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to an information storage device and a manufacturing method thereof.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.Due to their small size, versatility and / or low manufacturing cost, semiconductor devices are becoming an important element in the electronics industry. Of the semiconductor devices, the information storage element may store logic data. With the development of the electronic industry, information storage devices are becoming more highly integrated. As a result, line widths of the elements constituting the information storage element are being reduced.

또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.In addition, with the high integration of the information storage element, high reliability of the information storage element is required. However, due to the high integration, the reliability of the information storage element may deteriorate. Therefore, much research has been conducted to improve the reliability of the information storage element.

본 발명이 이루고자 하는 일 기술적 과제는 제조가 용이한 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides an information storage device and a method of manufacturing the same.

본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다. Another object of the present invention is to provide an information storage device having excellent reliability and a manufacturing method thereof.

본 발명에 따른 정보 저장 소자는 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 기판의 상기 주변회로 영역 상의 제1 도전 라인; 상기 기판과 상기 제1 도전 라인 사이에 제공되고, 상기 제1 도전 라인과 접하는 주변 콘택 플러그; 상기 기판의 상기 셀 영역 상의 제2 도전 라인; 상기 기판과 상기 제2 도전 라인 사이에 제공되고, 상기 제2 도전 라인에 접속되는 정보 저장 구조체들; 및 상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 주변 콘택 플러그과 상기 기판 사이에 제공되는 배선 구조체를 포함할 수 있다. 상기 제1 도전 라인의 하면은 상기 제2 도전 라인의 하면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.An information storage device according to the present invention includes a substrate including a cell region and a peripheral circuit region; A first conductive line on the peripheral circuit region of the substrate; A peripheral contact plug provided between the substrate and the first conductive line and in contact with the first conductive line; A second conductive line on the cell region of the substrate; Information storage structures provided between the substrate and the second conductive line and connected to the second conductive line; And a wiring structure provided between each of the information storage structures and the substrate, and between the peripheral contact plug and the substrate. The lower surface of the first conductive line may be located at a lower height from the substrate than the lower surface of the second conductive line.

일부 실시예들에 따르면, 상기 제1 도전 라인의 상면은 상기 제2 도전 라인의 상면과 상기 기판으로부터 동일한 높이에 위치할 수 있다.According to some embodiments, the top surface of the first conductive line may be located at the same height from the top surface of the second conductive line and the substrate.

본 발명에 따른 정보 저장 소자는 상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 제공되고, 상기 정보 저장 구조체들에 각각 접속하는 셀 콘택 플러그들을 더 포함할 수 있다. 상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고, 상기 셀 콘택 플러그들 및 상기 주변 콘택 플러그의 각각은 상기 배선들 중 대응하는 하나에 접속할 수 있다.The information storage element according to the present invention may further comprise cell contact plugs provided between each of the information storage structures and the wiring structure and connected to the information storage structures, respectively. The wiring structure includes wirings spaced from the substrate, and each of the cell contact plugs and the peripheral contact plugs can be connected to a corresponding one of the wirings.

일부 실시예들에 따르면, 상기 배선 구조체의 상기 배선들은 금속 물질을 포함할 수 있다.According to some embodiments, the interconnects of the interconnect structure may comprise a metallic material.

일부 실시예들에 따르면, 상기 제1 도전 라인은 제1 라인 패턴, 및 상기 제1 라인 패턴의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴을 포함하고, 상기 제2 도전 라인은 제2 라인 패턴, 및 상기 제2 라인 패턴의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴을 포함할 수 있다. 상기 주변 콘택 플러그는 상기 제1 라인 패턴과 접하여 일체를 이루고, 상기 제1 배리어 패턴은 상기 제1 라인 패턴의 상기 하면으로부터 상기 주변 콘택 플러그의 측벽들 및 하면을 따라 연장될 수 있다.According to some embodiments, the first conductive line includes a first line pattern and a first barrier pattern extending along the sidewalls and the bottom surface of the first line pattern, and the second conductive line is connected to the second line And a second barrier pattern extending along the sidewalls and the bottom surface of the second line pattern. The peripheral contact plug may be integral with and in contact with the first line pattern and the first barrier pattern may extend from the bottom surface of the first line pattern along the sidewalls and bottom surface of the peripheral contact plug.

일부 실시예들에 따르면, 상기 제1 라인 패턴, 상기 제2 라인 패턴, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함할 수 있다. 상기 제1 배리어 패턴 및 상기 제2 배리어 패턴은 서로 동일한 물질을 포함할 수 있다.According to some embodiments, the first line pattern, the second line pattern, and the peripheral contact plug may comprise the same material. The first barrier pattern and the second barrier pattern may include the same material.

본 발명에 따른 정보 저장 소자의 제조방법은 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 기판의 상기 셀 영역 상에 정보 저장 구조체들을 형성하는 것; 상기 기판 상에 상기 정보 저장 구조체들을 덮고 상기 주변회로 영역 상으로 연장되는 몰드막을 형성하는 것; 상기 몰드막 상에 상기 셀 영역 및 상기 주변회로 영역을 덮는 마스크 막을 형성하는 것; 상기 마스크 막 내에 상기 주변회로 영역 상의 상기 몰드막을 노출하는 제1 개구부를 형성하는 것; 상기 제1 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 주변회로 영역 상의 상기 몰드막 내에 예비 트렌치를 형성하는 것; 상기 마스크 막 내에 상기 셀 영역 상의 상기 몰드막을 노출하는 제2 개구부를 형성하는 것; 및 상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 트렌치로부터 상기 기판을 향하여 연장되는 제1 트렌치, 및 상기 정보저장 구조체들을 노출하는 제2 트렌치를 형성하는 것을 포함할 수 있다.A method of manufacturing an information storage device according to the present invention includes: providing a substrate including a cell region and a peripheral circuit region; Forming information storage structures on the cell region of the substrate; Forming on the substrate a mold film that covers the information storage structures and extends over the peripheral circuit area; Forming a mask film covering the cell region and the peripheral circuit region on the mold film; Forming a first opening in the mask film to expose the mold film on the peripheral circuit area; Etching the mold film with the mask film having the first opening by an etching mask to form a preliminary trench in the mold film on the peripheral circuit region; Forming a second opening in the mask film to expose the mold film on the cell region; And etching the mold film with the mask film having the first opening and the second opening with an etching mask to form a first trench extending from the preliminary trench toward the substrate and a second trench exposing the information storage structures . ≪ / RTI >

일부 실시예들에 따르면, 상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다. According to some embodiments, the bottom surface of the first trench may be located at a lower elevation from the substrate than the bottom surface of the second trench.

본 발명에 따른 정보 저장 소자의 제조방법은 상기 예비 트렌치의 바닥면으로부터 상기 기판을 향하여 연장되는 예비 홀을 형성하는 것; 및 상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 홀로부터 상기 기판을 향하여 연장되는 주변 콘택 홀을 형성하는 것을 더 포함할 수 있다.A method of manufacturing an information storage device according to the present invention includes forming a preliminary hole extending from a bottom surface of the preliminary trench toward the substrate; And etching the mold film with the mask film having the first opening and the second opening with an etching mask to form peripheral contact holes extending from the preliminary hole toward the substrate.

본 발명에 따른 정보 저장 소자의 제조방법은 상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 몰드막과 상기 기판 사이에 배선 구조체를 형성하는 것을 더 포함할 수 있다. 상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고, 상기 주변 콘택 홀은 상기 배선들 중 대응하는 하나를 노출할 수 있다.The method of manufacturing an information storage device according to the present invention may further comprise forming a wiring structure between each of the information storage structures and the substrate, and between the mold film and the substrate. The wiring structure includes wirings spaced from the substrate, and the peripheral contact hole may expose a corresponding one of the wirings.

본 발명에 따른 정보 저장 소자의 제조방법은 상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 셀 콘택 플러그들을 형성하는 것을 더 포함할 수 있다. 상기 정보 저장 구조체들의 각각은 상기 셀 콘택 플러그들 중 대응하는 셀 콘택 플러그를 통하여 상기 배선들 중 대응하는 배선에 접속될 수 있다. The method of manufacturing an information storage device according to the present invention may further comprise forming cell contact plugs between each of the information storage structures and the wiring structure. Each of the information storage structures may be connected to a corresponding one of the wires via a corresponding one of the cell contact plugs.

일부 실시예들에 따르면, 상기 예비 홀을 형성하는 것은 상기 제1 개구부를 갖는 상기 마스크 막 상에, 상기 예비 트렌치의 상기 바닥면의 일부를 노출하고 상기 예비 홀이 형성될 영역을 정의하는 제1 예비 개구부, 및 상기 제2 개구부가 형성될 영역을 정의하는 제2 예비 개구부를 갖는 예비 마스크 패턴을 형성하는 것; 및 상기 예비 마스크 패턴을 식각 마스크로 상기 제1 예비 개구부에 의해 노출되는 상기 몰드막을 식각하는 것을 포함할 수 있다. 상기 몰드막을 식각하는 것은, 상기 마스크 막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.According to some embodiments, forming the preliminary hole may include forming, on the mask film having the first opening, a first opening exposing a part of the bottom surface of the preliminary trench and defining a region where the preliminary hole is to be formed, Forming a preliminary mask pattern having a preliminary opening portion and a second preliminary opening portion defining an area in which the second opening portion is to be formed; And etching the mold film exposed by the first preliminary opening with the preliminary mask pattern as an etch mask. Etching the mold film may include performing an etch process with etch selectivity to the mask film.

일부 실시예들에 따르면, 상기 제2 개구부를 형성하는 것은, 상기 예비 마스크 패턴을 식각 마스크로 상기 제2 예비 개구부에 의해 노출되는 상기 마스크 막을 식각하는 것을 포함할 수 있다. 상기 마스크 막을 식각하는 것은, 상기 몰드막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.According to some embodiments, forming the second opening may include etching the mask film exposed by the second preliminary opening with the preliminary mask pattern using an etch mask. Etching the mask film may include performing an etch process with etch selectivity on the mold film.

본 발명에 따른 정보 저장 소자의 제조방법은 상기 제1 트렌치, 상기 제2 트렌치, 및 상기 주변 콘택 홀 내에 각각 제1 도전 라인, 제2 도전 라인, 및 주변 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함할 수 있다.The method of manufacturing an information storage element according to the present invention may further comprise forming a first conductive line, a second conductive line, and a peripheral contact plug in the first trench, the second trench, and the peripheral contact hole, respectively have. The first conductive line, the second conductive line, and the peripheral contact plug may comprise the same material.

일부 실시예들에 따르면, 상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 주변 콘택 플러그를 형성하는 것은, 상기 몰드막 상에 상기 제1 트렌치, 상기 제2 트렌치, 및 상기 주변 콘택 홀을 채우는 도전막을 형성하는 것; 및 상기 몰드막이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.According to some embodiments, forming the first conductive line, the second conductive line, and the peripheral contact plug may include forming the first trench, the second trench, and the peripheral contact hole on the mold film. Forming a filling conductive film; And planarizing the conductive film until the mold film is exposed.

본 발명의 개념에 따르면, 제1 도전 라인의 하면은 제2 도전 라인의 하면보다 기판으로부터 낮은 높이에 위치할 수 있다. 이에 따라, 상기 제1 도전 라인과 그 아래에 제공되는 배선을 전기적으로 연결하기 위한 주변 콘택 플러그는 상대적으로 낮은 종횡비를 가지도록 형성될 수 있다. 또한, 상기 제1 도전 라인과 상기 배선을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있다. 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생을 방지할 수 있다. According to the inventive concept, the lower surface of the first conductive line can be located at a lower height from the substrate than the lower surface of the second conductive line. Accordingly, the peripheral contact plug for electrically connecting the first conductive line to the wiring provided below the first conductive line can be formed to have a relatively low aspect ratio. Further, additional contacts (or pads) for electrically connecting the first conductive line and the wiring may not be required. Accordingly, the manufacturing process of the information storage device is simplified, and at the same time, the occurrence of defects due to the formation of additional contacts (or pads) can be prevented.

따라서, 우수산 신뢰성을 가지고 제조가 용이한 정보 저장 소자 및 그 제조방법이 제공될 수 있다.Therefore, an information storage element having excellent acid reliability and easy to manufacture can be provided and a manufacturing method thereof.

도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다.
도 2는 도 1의 제2 도전 라인의 일 예를 나타내는 평면도이다.
도 3은 도 1의 A-A', B-B', C-C', 및 D-D'에 따른 단면도이다.
도 4는 도 2의 E-E'에 따른 단면도이다.
도 5a 내지 도 10a는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A', B-B', C-C', 및 D-D'에 대응하는 단면도들이다.
도 5b 내지 도 10b는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 E-E'에 대응하는 단면도들이다.
도 11은 본 발명의 일부 실시예들에 따른 정보 저장부의 일 예를 나타내는 단면도이다.
도 12는 본 발명의 일부 실시예들에 따른 정보 저장부의 다른 예를 나타내는 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.1 is a plan view showing an information storage element according to some embodiments of the present invention.
Fig. 2 is a plan view showing an example of the second conductive line of Fig. 1. Fig.
3 is a cross-sectional view taken along line A-A ', B-B', C-C ', and D-D' in FIG.
4 is a cross-sectional view taken along the line E-E 'in Fig.
FIGS. 5A through 10A are views for explaining a method of manufacturing an information storage device according to some embodiments of the present invention, wherein A-A ', B-B', C-C ' D 'in Fig.
5B and 10B are sectional views corresponding to E-E 'of FIG. 2, illustrating the method of manufacturing an information storage device according to some embodiments of the present invention.
11 is a cross-sectional view showing an example of an information storage unit according to some embodiments of the present invention.
12 is a cross-sectional view showing another example of the information storage unit according to some embodiments of the present invention.
13 is a diagram illustrating a unit memory cell of an information storage element according to some embodiments of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이고, 도 2는 도 1의 제2 도전 라인의 일 예를 나타내는 평면도이다. 도 3은 도 1의 A-A', B-B', C-C', 및 D-D'에 따른 단면도이고, 도 4는 도 2의 E-E'에 따른 단면도이다.FIG. 1 is a plan view showing an information storage element according to some embodiments of the present invention, and FIG. 2 is a plan view showing an example of a second conductive line in FIG. FIG. 3 is a cross-sectional view taken along line A-A ', B-B', C-C ', and D-D' of FIG. 1, and FIG. 4 is a cross-sectional view taken along line E-E 'of FIG.

도 1 및 도 3을 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 영역(CR)은 메모리 셀들이 제공되는 상기 기판(100)의 일부이고, 상기 주변회로 영역(PR)은 주변 회로들이 제공되는 상기 기판(100)의 일부일 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다.1 and 3, a substrate 100 including a cell region CR and a peripheral circuit region PR may be provided. The cell region CR is a portion of the substrate 100 on which memory cells are provided and the peripheral circuit region PR may be part of the substrate 100 on which peripheral circuits are provided. The substrate 100 may be a semiconductor substrate including silicon, silicon on insulator (SOI), silicon germanium (SiGe), germanium (Ge), gallium arsenide (GaAs)

상기 기판(100) 상에 제1 층간 절연막(102)이 배치될 수 있다. 상기 제1 층간 절연막(102)은 상기 기판(100) 상에 제공된 선택 소자들(미도시)을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 제1 층간 절연막(102) 내에 배선 구조체(110)가 제공될 수 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 배선들(104) 및 상기 배선들(104)에 연결되는 콘택들(106)을 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 상기 배선 구조체(110)는 상기 콘택들(106)의 각각과 상기 기판(100) 사이의 하부 배선들, 및 상기 하부 배선들의 각각과 상기 기판(100) 사이에 제공되고 상기 하부 배선들에 연결되는 하부 콘택들을 더 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 하부 배선들에 연결될 수 있고, 상기 하부 배선들은 상기 하부 콘택들을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 및 상기 콘택들(106)은 금속 물질을 포함할 수 있다. 일 예로, 상기 배선들(104) 및 상기 콘택들(106)은 구리(Cu)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 배선들(104)의 상면들은 상기 제1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다. A first interlayer insulating film 102 may be disposed on the substrate 100. The first interlayer insulating film 102 may cover selective elements (not shown) provided on the substrate 100. The selection elements may be field effect transistors or diodes. The first interlayer insulating film 102 may include an oxide, a nitride, and / or an oxynitride. The wiring structure 110 may be provided in the first interlayer insulating film 102. The wiring structure 110 may include wirings 104 separated from the substrate 100 and contacts 106 connected to the wirings 104. The wirings 104 may be electrically connected to the substrate 100 through the contacts 106. Although not shown, the wiring structure 110 is provided between each of the lower wirings and the substrate 100 between each of the contacts 106 and the substrate 100, The lower contacts may be connected to the lower contacts. The wirings 104 may be connected to the lower wirings through the contacts 106 and the lower wirings may be electrically connected to the substrate 100 through the lower contacts. The wires 104 and the contacts 106 may comprise a metallic material. In one example, the wires 104 and the contacts 106 may comprise copper (Cu). According to some embodiments, the upper surfaces of the wirings 104 may be substantially coplanar with the upper surface of the first interlayer insulating film 102.

상기 제1 층간 절연막(102) 상에 제2 층간 절연막(114)이 제공될 수 있고, 상기 제1 층간 절연막(102)과 상기 제2 층간 절연막(114) 사이에 중간막(112)이 개재할 수 있다. 상기 제2 층간 절연막(114) 및 상기 중간막(112)은 상기 기판(100)의 전면을 덮을 수 있고, 상기 배선들(104)의 상기 상면들은 덮을 수 있다. 상기 제2 층간 절연막(114)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 중간막(112)은 질화물을 포함할 수 있다. 상기 중간막(112)은 일 예로, 탄소를 포함하는 실리콘 질화물을 포함할 수 있다. A second interlayer insulating film 114 may be provided on the first interlayer insulating film 102 and an interlayer 112 may be interposed between the first interlayer insulating film 102 and the second interlayer insulating film 114 have. The second interlayer insulating film 114 and the intermediate film 112 may cover the entire surface of the substrate 100 and may cover the upper surfaces of the wirings 104. The second interlayer insulating film 114 may include an oxide, a nitride, and / or an oxynitride, and the interlayer 112 may include nitride. The interlayer 112 may include, for example, silicon nitride containing carbon.

상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 플러그들(116)이 제공될 수 있다. 상기 셀 콘택 플러그들(116)은 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하여 상기 배선 구조체(110)의 상기 배선들(104)에 접속될 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 배선들(104) 중 대응하는 하나에 접속될 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 배선들(104) 중 대응하는 하나의 상면과 직접 접할 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 셀 콘택 플러그들(116)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 셀 콘택 플러그들(116)의 상면들은 상기 제2 층간 절연막(114)의 상면과 실질적으로 공면을 이룰 수 있다. Cell contact plugs 116 penetrating the second interlayer insulating film 114 and the intermediate film 112 may be provided on the cell region CR of the substrate 100. [ The cell contact plugs 116 may be connected to the wirings 104 of the wiring structure 110 through the second interlayer insulating film 114 and the interlayer 112. Each of the cell contact plugs 116 may be connected to a corresponding one of the wirings 104. Each of the cell contact plugs 116 may be in direct contact with a corresponding one of the wirings 104. Each of the cell contact plugs 116 may be electrically connected to a corresponding one of the selection elements through the corresponding wiring 104. The cell contact plugs 116 may be formed of a doped semiconductor material (ex, doped silicon), a metal (ex, tungsten, titanium, and / or tantalum), a conductive metal nitride (ex, titanium nitride, tantalum nitride, and / Tungsten nitride), and a metal-semiconductor compound (ex, metal silicide). According to some embodiments, the upper surfaces of the cell contact plugs 116 may be substantially coplanar with the upper surface of the second interlayer insulating film 114.

상기 제2 층간 절연막(114) 상에 정보 저장 구조체들(150)이 제공될 수 있다. 상기 정보 저장 구조체들(150)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공될 수 있고, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(150)은 상기 셀 콘택 플러그들(116)에 각각 접속될 수 있다. 상기 정보 저장 구조체들(150)의 각각은 정보 저장부(130), 상기 셀 콘택 플러그들(116)의 각각과 상기 정보 저장부(130) 사이의 하부 전극(120), 및 상기 정보 저장부(130)를 사이에 두고 상기 하부 전극(120)으로부터 이격되는 상부 전극(140)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 전극(120)은 상기 셀 콘택 플러그들(116)의 각각과 직접 접할 수 있다. 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 정보 저장부(130)에 대한 자세한 설명은 후술한다.The information storage structures 150 may be provided on the second interlayer insulating film 114. [ The information storage structures 150 may be provided on the cell region CR of the substrate 100 and may include a first direction D1 and a second direction D1 intersecting the first direction D1, And can be arranged two-dimensionally along two directions D2. The information storage structures 150 may be connected to the cell contact plugs 116, respectively. Each of the information storage structures 150 includes a lower electrode 120 between the information storage unit 130 and the cell contact plugs 116 and the information storage unit 130, And an upper electrode 140 spaced apart from the lower electrode 120 with a gap therebetween. According to some embodiments, the lower electrode 120 may be in direct contact with each of the cell contact plugs 116. The lower electrode 120 and the upper electrode 140 may include a conductive material. In one example, the lower electrode 120 and the upper electrode 140 may comprise a conductive metal nitride (e.g., titanium nitride or tantalum nitride). The information storage unit 130 will be described later in detail.

상기 제2 층간 절연막(114) 상에 상기 정보 저장 구조체들(150)을 덮는 몰드막(118)이 제공될 수 있다. 상기 몰드막(118)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공되어 상기 정보 저장 구조체들(150)의 측벽들을 덮을 수 있고, 상기 기판(100)의 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(114)과 접할 수 있다. 상기 몰드막(118)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. A mold film 118 covering the information storage structures 150 may be provided on the second interlayer insulating film 114. The mold layer 118 may be provided on the cell region CR of the substrate 100 to cover sidewalls of the information storage structures 150 and may be formed on the peripheral circuit region PR And contact with the second interlayer insulating film 114. [0064] The mold film 118 may comprise an oxide, a nitride, and / or an oxynitride.

상기 주변회로 영역(PR)의 상기 몰드막(118) 내에 제1 도전 라인(180)이 제공될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 라인(180)은 상기 제1 방향(D1)으로 연장될 수 있으나, 상기 제1 도전 라인(180)의 연장 방향은 이에 한정되지 않는다. 상기 제1 도전 라인(180)과 상기 기판(100) 사이에 주변 콘택 플러그(170)가 제공될 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 도전 라인(180)과 상기 배선 구조체(110) 사이에 제공될 수 있고, 상기 제1 도전 라인(180)과 접할 수 있다. 상기 주변 콘택 플러그(170)는 상기 몰드막(118), 상기 제2 층간 절연막(114), 및 상기 중간막(112)을 관통하여, 상기 배선 구조체(110)의 상기 배선들(104) 중 대응하는 하나에 접속될 수 있다. 상기 주변 콘택 플러그(170)는 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 제1 도전 라인(180)의 상면(180U)은 상기 몰드막(118)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 도전 라인(180)은 제1 라인 패턴(164) 및 상기 제1 라인 패턴(164)의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴(166)을 포함할 수 있다. 상기 제1 라인 패턴(164)의 연장 방향은 상기 제1 도전 라인(180)의 연장 방향과 동일할 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)과 경계면 없이 접할 수 있다. 즉, 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)의 상기 하면으로부터 연장되어 상기 제1 라인 패턴(164)과 일체를 이룰 수 있다. 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)의 상기 하면으로부터 상기 주변 콘택 플러그(170)의 측벽들 및 하면으로 연장될 수 있다. 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)과 상기 몰드막(118) 사이, 및 상기 주변 콘택 플러그(170)과 상기 몰드막(118) 사이에 개재할 수 있고, 상기 주변 콘택 플러그(170)와 상기 제2 층간 절연막(114) 사이 및 상기 주변 콘택 플러그(170)와 상기 중간막(112) 사이로 연장될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)의 상기 하면과, 상기 주변 콘택 플러그(170)에 접속하는 배선(104) 사이에 개재될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)에 접속하는 상기 배선(104)의 상면과 직접 접할 수 있다. 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)는 동일한 물질을 포함할 수 있다. 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)는 금속 물질(일 예로, 구리(Cu))를 포함할 수 있다. 상기 제1 배리어 패턴(166)은 도전성 금속 질화물을 포함할 수 있다. A first conductive line 180 may be provided in the mold film 118 of the peripheral circuit region PR. According to some embodiments, the first conductive line 180 may extend in the first direction D1, but the extending direction of the first conductive line 180 is not limited thereto. A peripheral contact plug 170 may be provided between the first conductive line 180 and the substrate 100. The peripheral contact plug 170 may be provided between the first conductive line 180 and the wiring structure 110 and may be in contact with the first conductive line 180. The peripheral contact plug 170 penetrates the mold film 118, the second interlayer insulating film 114 and the intermediate film 112 and is electrically connected to the corresponding one of the wirings 104 of the wiring structure 110 Can be connected to one. The peripheral contact plug 170 may be electrically connected to a corresponding one of the selection elements through the corresponding wiring 104. The upper surface 180U of the first conductive line 180 may be substantially coplanar with the upper surface of the mold layer 118. The first conductive line 180 may include a first line pattern 164 and a first barrier pattern 166 extending along the sidewalls and the bottom surface of the first line pattern 164. The extending direction of the first line pattern 164 may be the same as the extending direction of the first conductive line 180. The peripheral contact plug 170 may be in contact with the first line pattern 164 without an interface. That is, the peripheral contact plug 170 may extend from the lower surface of the first line pattern 164 and may be integrated with the first line pattern 164. The first barrier pattern 166 may extend from the lower surface of the first line pattern 164 to the sidewalls and lower surface of the peripheral contact plug 170. The first barrier pattern 166 may be interposed between the first line pattern 164 and the mold film 118 and between the peripheral contact plug 170 and the mold film 118, And may extend between the contact plug 170 and the second interlayer insulating layer 114 and between the peripheral contact plug 170 and the interlayer 112. The first barrier pattern 166 may be interposed between the lower surface of the peripheral contact plug 170 and the wiring 104 connected to the peripheral contact plug 170. The first barrier pattern 166 may be in direct contact with the upper surface of the wiring 104 connected to the peripheral contact plug 170. The first line pattern 164 and the peripheral contact plug 170 may comprise the same material. The first line pattern 164 and the peripheral contact plug 170 may include a metal material (for example, copper (Cu)). The first barrier pattern 166 may comprise a conductive metal nitride.

상기 셀 영역(CR)의 상기 몰드막(118) 내에 제2 도전 라인(182)이 제공될 수 있다. 상기 제2 도전 라인(182)은 복수 개로 제공될 수 있고, 복수의 상기 제2 도전 라인들(182)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 도전 라인(182)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)에 공통적으로 접속될 수 있다. 일부 실시예들에 따르면, 상기 제2 도전 라인(182)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)의 상면들에 공통적으로 접할 수 있다. 상기 제2 도전 라인(182)의 상면(182U)은 상기 몰드막(118)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 도전 라인(182)은 제2 라인 패턴(160) 및 상기 제2 라인 패턴(160)의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴(162)을 포함할 수 있다. 상기 제2 배리어 패턴(162)은 상기 제2 라인 패턴(160)과 상기 몰드막(118) 사이, 및 상기 제2 라인 패턴(160)과 상기 정보 저장 구조체들(150)의 각각 사이에 개재할 수 있다. 상기 제2 라인 패턴(160)은 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)와 동일한 물질을 포함할 수 있다. 상기 제2 라인 패턴(160)은 금속 물질(일 예로, 구리(Cu))를 포함할 수 있다. 상기 제2 배리어 패턴(162)은 상기 제1 배리어 패턴(166)과 동일한 물질을 포함할 수 있다. 상기 제2 배리어 패턴(162)은 도전성 금속 질화물을 포함할 수 있다. A second conductive line 182 may be provided in the mold film 118 of the cell region CR. The plurality of second conductive lines 182 may extend in the first direction D1 and may be spaced apart from each other in the second direction D2. . The second conductive lines 182 may be commonly connected to the information storage structures 150 arranged in the first direction D1. According to some embodiments, the second conductive line 182 may be in common contact with the top surfaces of the information storage structures 150 arranged in the first direction D1. The upper surface 182U of the second conductive line 182 may be substantially coplanar with the upper surface of the mold film 118. [ The second conductive line 182 may include a second line pattern 160 and a second barrier pattern 162 extending along the sidewalls and the bottom surface of the second line pattern 160. The second barrier pattern 162 may be interposed between the second line pattern 160 and the mold film 118 and between the second line pattern 160 and the information storage structures 150 . The second line pattern 160 may include the same material as the first line pattern 164 and the peripheral contact plug 170. The second line pattern 160 may include a metal material (for example, copper (Cu)). The second barrier pattern 162 may include the same material as the first barrier pattern 166. The second barrier pattern 162 may comprise a conductive metal nitride.

상기 제1 도전 라인(180)의 하면(180L)은 상기 제2 도전 라인(182)의 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 제1 도전 라인(180)의 상기 상면(180U) 및 상기 제2 도전 라인(182)의 상기 상면(182U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 도전 라인(180) 및 상기 제2 도전 라인(182)의 각각은 비트 라인으로 기능할 수 있다. The lower surface 180L of the first conductive line 180 may be located at a lower height from the substrate 100 than the lower surface 182L of the second conductive line 182. [ The upper surface 180U of the first conductive line 180 and the upper surface 182U of the second conductive line 182 may be located at substantially the same height from the substrate 100. [ Each of the first conductive line 180 and the second conductive line 182 may function as a bit line.

도 2 및 도 4를 참조하면, 일부 실시예들에 따르면, 상기 복수의 상기 제2 도전 라인들(182) 중 적어도 하나는, 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장될 수 있다. 이 경우, 상기 제2 도전 라인(182)은 상기 주변회로 영역(PR) 상의 제1 부분(P1) 및 상기 셀 영역(CR) 상의 제2 부분(P2)을 포함할 수 있다. 상기 제2 부분(P2)은 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)에 공통적으로 접속될 수 있다. 상기 제1 부분(P1)의 상면(P1_U) 및 상기 제2 부분(P2)의 상면(P2_U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 부분(P1)의 하면(P1_L)은 상기 제2 부분(P2)의 하면(P2_L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 다시 말하면, 상기 제1 부분(P1)의 제1 두께(T1)는 상기 제2 부분(P2)의 제2 두께(T2)보다 클 수 있다. 이 경우, 상기 셀 영역(CR)에서 상기 제2 라인 패턴(160)의 두께는 상기 주변회로 영역(PR)에서 상기 제2 라인 패턴(160)의 두께보다 작을 수 있고, 상기 제2 라인 패턴(160)의 상기 하면은 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 경계에서 계단형 프로파일(stepped profile)을 가질 수 있다. 상기 제2 배리어 패턴(162)은 상기 상기 제2 라인 패턴(160)의 상기 하면을 따라 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장될 수 있다.Referring to FIGS. 2 and 4, according to some embodiments, at least one of the plurality of second conductive lines 182 may extend from the cell region CR to the peripheral circuit region PR . In this case, the second conductive line 182 may include a first portion P1 on the peripheral circuit region PR and a second portion P2 on the cell region CR. The second portion P2 may be commonly connected to the information storage structures 150 arranged in the first direction D1. The upper surface P1_U of the first portion P1 and the upper surface P2_U of the second portion P2 may be located at substantially the same height from the substrate 100. [ The lower surface P1_L of the first portion P1 may be located at a lower height from the substrate 100 than the lower surface P2_L of the second portion P2. In other words, the first thickness T1 of the first portion P1 may be greater than the second thickness T2 of the second portion P2. In this case, the thickness of the second line pattern 160 in the cell region CR may be smaller than the thickness of the second line pattern 160 in the peripheral circuit region PR, 160 may have a stepped profile at the boundary of the first portion P1 and the second portion P2. The second barrier pattern 162 may extend from the cell region CR to the peripheral circuit region PR along the lower surface of the second line pattern 160.

일반적으로, 상기 제1 도전 라인(180)의 상기 하면(180L) 및 상기 제2 도전 라인(182)의 상기 하면(182L)이 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치하는 경우, 상기 제1 도전 라인(180)과 이에 대응하는 배선(104) 사이의 전기적 연결을 위해, 상기 주변 콘택 플러그(170)가 높은 종횡비를 가지도록 형성되거나, 상기 주변 콘택 플러그(170)외에 추가적으로 콘택(또는 패드)가 요구될 수 있다.In general, when the lower surface 180L of the first conductive line 180 and the lower surface 182L of the second conductive line 182 are located at substantially the same height from the substrate 100, The peripheral contact plugs 170 may be formed to have a high aspect ratio or may be formed to have additional contacts (or pads) in addition to the peripheral contact plugs 170 for electrical connection between the first conductive lines 180 and the corresponding wirings 104. [ ) May be required.

본 발명의 개념에 따르면, 상기 제1 도전 라인(180)의 상기 하면(180L)은 상기 제2 도전 라인(182)의 상기 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 이에 따라, 상기 제1 도전 라인(180)과 이에 대응하는 배선(104)을 전기적으로 연결하기 위한 상기 주변 콘택 플러그(170)는 상대적으로 낮은 종횡비를 가지도록 형성될 수 있다. 즉, 상기 주변 콘택 플러그(170)의 형성이 용이할 수 있다. 또한, 상기 제1 도전 라인(180)과 이에 대응하는 상기 배선(104)을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있고, 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생을 방지할 수 있다. The lower surface 180L of the first conductive line 180 may be located at a lower height from the substrate 100 than the lower surface 182L of the second conductive line 182 . Accordingly, the peripheral contact plug 170 for electrically connecting the first conductive line 180 and the corresponding wiring 104 may be formed to have a relatively low aspect ratio. That is, the peripheral contact plug 170 can be easily formed. In addition, additional contacts (or pads) for electrically connecting the first conductive line 180 and the corresponding wiring 104 may not be required, thereby simplifying the manufacturing process of the information storage device At the same time, the occurrence of defects due to the formation of additional contacts (or pads) can be prevented.

따라서, 우수산 신뢰성을 갖는 정보 저장 소자가 용이하게 제조될 수 있다.Therefore, an information storage element having excellent acid reliability can be easily manufactured.

이하에서, 도 11 및 도 12를 참조하여 상기 정보 저장부들(130)이 보다 상세하게 설명된다. 도 11은 본 발명의 일부 실시예들에 따른 정보 저장부의 일 예를 나타내는 단면도이고, 도 12는 본 발명의 일부 실시예들에 따른 정보 저장부의 다른 예를 나타내는 단면도이다.Hereinafter, the information storage units 130 will be described in more detail with reference to FIGS. 11 and 12. FIG. FIG. 11 is a cross-sectional view showing an example of an information storage unit according to some embodiments of the present invention, and FIG. 12 is a sectional view showing another example of an information storage unit according to some embodiments of the present invention.

도 11을 참조하면, 상기 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 상기 자유층(ML2)은 상기 기준층(ML1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 계면에 평행할 수 있다. 도 11은 상기 자유층(ML2)이 상기 터널 배리어(TBR)와 상기 상부 전극(140) 사이에 개재하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 11에 도시된 바와 달리, 상기 자유층(ML2)은 상기 터널 배리어(TBR)와 상기 하부 전극(120) 사이에 개재할 수도 있다. 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)이 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 상기 계면에 평행한 경우, 상기 기준층(ML1) 및 상기 자유층(ML2)의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층(ML1)은 상기 기준층(ML1) 내 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.Referring to FIG. 11, the information storage unit 130 may include a reference layer ML1, a free layer ML2, and a tunnel barrier TBR between the reference layer ML1 and the free layer ML2. The reference layer ML1 has a magnetization direction MD1 fixed in one direction and the free layer ML2 has a magnetization direction MD2 that is changeable parallel or antiparallel to the magnetization direction MD1 of the reference layer ML1, ). The magnetization directions MD1 and MD2 of the reference layer ML1 and the free layer ML2 may be parallel to the interface between the tunnel barrier TBR and the free layer ML2. 11 illustrates a case where the free layer ML2 is interposed between the tunnel barrier TBR and the upper electrode 140. However, the concept of the present invention is not limited thereto. 11, the free layer ML2 may be interposed between the tunnel barrier TBR and the lower electrode 120. In addition, The reference layer ML1, the tunnel barrier TBR, and the free layer ML2 may constitute a magnetic tunnel junction. When the magnetization directions MD1 and MD2 of the reference layer ML1 and the free layer ML2 are parallel to the interface of the tunnel barrier TBR and the free layer ML2, Each of the free layers ML2 may include a ferromagnetic material. The reference layer ML1 may further include an antiferromagnetic material for fixing the magnetization direction of the ferromagnetic material in the reference layer ML1.

도 12를 참조하면, 상기 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 상기 자유층(ML2)은 상기 기준층(ML1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 계면에 수직할 수 있다. 도 12는 상기 자유층(ML2)이 상기 터널 배리어(TBR)와 상기 상부 전극(140) 사이에 개재하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 12에 도시된 바와 달리, 상기 자유층(ML2)은 상기 터널 배리어(TBR)와 상기 하부 전극(120) 사이에 개재할 수도 있다. 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 상기 기준층(ML1) 및 상기 자유층(ML2)의 상기 자화방향들(MD1, MD2)이 상기 터널 배리어(TBR)와 상기 자유층(ML2)의 상기 계면에 수직한 경우, 상기 기준층(ML1) 및 상기 자유층(ML2)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.Referring to FIG. 12, the information storage unit 130 may include a reference layer ML1, a free layer ML2, and a tunnel barrier TBR therebetween. The reference layer ML1 has a magnetization direction MD1 fixed in one direction and the free layer ML2 has a magnetization direction MD2 that is changeable parallel or antiparallel to the magnetization direction MD1 of the reference layer ML1, ). The magnetization directions MD1 and MD2 of the reference layer ML1 and the free layer ML2 may be perpendicular to the interface between the tunnel barrier TBR and the free layer ML2. 12 illustrates a case where the free layer ML2 is interposed between the tunnel barrier TBR and the upper electrode 140. However, the concept of the present invention is not limited thereto. 12, the free layer ML2 may be interposed between the tunnel barrier TBR and the lower electrode 120. In addition, The reference layer ML1, the tunnel barrier TBR, and the free layer ML2 may constitute a magnetic tunnel junction. When the magnetization directions MD1 and MD2 of the reference layer ML1 and the free layer ML2 are perpendicular to the interface of the tunnel barrier TBR and the free layer ML2, Each of the free layers ML2 includes at least one of perpendicular magnetic material (e.g., CoFeTb, CoFeGd, CoFeDy), a perpendicular magnetic material having an L10 structure, a CoPt of a hexagonal close packed lattice structure, One can be included. The perpendicular magnetic material having the L10 structure may include at least one of FePt of L10 structure, FePd of L10 structure, CoPd of L10 structure, CoPt of L10 structure, and the like. The perpendicular magnetic structure may include alternately and repeatedly stacked magnetic and non-magnetic layers. For example, the perpendicular magnetic structure may be formed of (Co / Pt) n, (CoFe / Pt) n, (CoFe / Pd) n, (CoCr / Pt) n or (CoCr / Pd) n (n is the number of lamination).

도 13은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.13 is a diagram illustrating a unit memory cell of an information storage element according to some embodiments of the present invention.

도 13을 참조하면, 단위 메모리 셀들(MC)의 각각은 상기 정보 저장부(130) 및 이에 대응하는 선택 소자(SE)를 포함할 수 있다. 상기 정보 저장부(130) 및 상기 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다. 상기 정보 저장부(130)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 정보 저장부(130)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.Referring to FIG. 13, each of the unit memory cells MC may include the information storage unit 130 and a corresponding selection element SE. The information storage unit 130 and the selection device SE may be electrically connected in series. The information storage unit 130 may be connected between the bit line BL and the selection element SE. The selection element SE is connected between the information storage part 130 and the source line SL and can be controlled by the word line WL.

상기 정보 저장부(130)는 서로 이격된 자성층들(ML1, ML2)과, 상기 자성층들(ML1, ML2) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 자성층들(ML1, ML2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 상기 자성층들(ML1, ML2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.The information storage unit 130 includes a magnetic tunnel junction (MTJ) composed of magnetic layers ML1 and ML2 spaced from each other and a tunnel barrier layer TBL between the magnetic layers ML1 and ML2 can do. One of the magnetic layers ML1 and ML2 may be a reference layer having a fixed magnetization direction regardless of an external magnetic field under a normal use environment. The other one of the magnetic layers ML1 and ML2 may be a free layer whose magnetization direction is freely changed by an external magnetic field.

상기 자기터널접합(MTJ)의 전기적 저항은 상기 기준층 및 상기 자유층의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 상기 정보 저장부(130)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 상기 단위 메모리 셀(MC)에 데이터를 저장할 수 있다. The electrical resistance of the magnetic tunnel junction (MTJ) may be much larger when they are antiparallel to each other as compared to the case where the magnetization directions of the reference layer and the free layer are parallel to each other. That is, the electrical resistance of the magnetic tunnel junction (MTJ) can be adjusted by changing the magnetization direction of the free layer. Accordingly, the information storage unit 130 may store data in the unit memory cell MC using the difference in electrical resistance according to the magnetization direction.

도 5a 내지 도 10a은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A', B-B', C-C', 및 D-D'에 대응하는 단면도들이다. 도 5b 내지 도 10b는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 E-E'에 대응하는 단면도들이다.FIGS. 5A to 10A are views for explaining a method of manufacturing an information storage device according to some embodiments of the present invention, wherein A-A ', B-B', C-C ' D 'in Fig. 5B and 10B are cross-sectional views corresponding to E-E 'in FIG. 2 for explaining a method of manufacturing an information storage device according to some embodiments of the present invention.

도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있고, 배선 구조체(110)가 상기 기판(100) 상에 형성되어 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 배선들(104), 및 상기 배선들(104)에 연결되는 콘택들(106)을 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 중 적어도 하나는 대응하는 콘택(106)을 통하여 대응하는 선택 소자의 일 단자에 전기적으로 연결될 수 있다. 상기 배선 구조체(110)는, 도시되지 않았지만, 상기 콘택들(106)의 각각과 상기 기판(100) 사이의 하부 배선들, 및 상기 하부 배선들의 각각과 상기 기판(100) 사이에 제공되고 상기 하부 배선들에 연결되는 하부 콘택들을 더 포함할 수 있다. 상기 배선들(104)은 상기 콘택들(106)을 통하여 상기 하부 배선들에 연결될 수 있고, 상기 하부 배선들은 상기 하부 콘택들을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(104) 및 상기 콘택들(106)은 금속 물질을 포함할 수 있다. 일 예로, 상기 배선들(104) 및 상기 콘택들(106)은 구리(Cu)를 포함할 수 있다. 상기 제1 층간 절연막(102)은 상기 선택 소자들 및 상기 배선 구조체(110)를 덮도록 형성될 수 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다. 일부 실시예들에 따르면, 상기 배선들(104)의 상면들은 상기 제1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다. Referring to FIGS. 5A and 5B, a first interlayer insulating film 102 may be formed on a substrate 100. The substrate 100 may be a semiconductor substrate including silicon, silicon on insulator (SOI), silicon germanium (SiGe), germanium (Ge), gallium arsenide (GaAs) Selection elements (not shown) may be formed on the substrate 100 and a wiring structure 110 may be formed on the substrate 100 and electrically connected to the substrate 100. The selection elements may be field effect transistors. Alternatively, the selection elements may be diodes. The wiring structure 110 may include wirings 104 separated from the substrate 100 and contacts 106 connected to the wirings 104. The wirings 104 may be electrically connected to the substrate 100 through the contacts 106. At least one of the wirings 104 may be electrically connected to a terminal of a corresponding selection element through a corresponding contact 106. The wiring structure 110 is provided between the substrate 100 and each of the lower wirings and the lower wirings between each of the contacts 106 and the substrate 100 though not shown, And lower contacts connected to the wirings. The wirings 104 may be connected to the lower wirings through the contacts 106 and the lower wirings may be electrically connected to the substrate 100 through the lower contacts. The wires 104 and the contacts 106 may comprise a metallic material. In one example, the wires 104 and the contacts 106 may comprise copper (Cu). The first interlayer insulating film 102 may be formed to cover the selection elements and the wiring structure 110. The first interlayer insulating film 102 may be formed as a single layer or multiple layers including an oxide, a nitride, and / or an oxynitride. According to some embodiments, the upper surfaces of the wirings 104 may be substantially coplanar with the upper surface of the first interlayer insulating film 102.

상기 제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 차례로 적층될 수 있다. 상기 제2 층간 절연막(114)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 중간막(112)은 질화물을 포함할 수 있다. 상기 중간막(112)은 일 예로, 탄소를 포함하는 실리콘 질화물을 포함할 수 있다. The intermediate layer 112 and the second interlayer insulating layer 114 may be sequentially stacked on the first interlayer insulating layer 102. The second interlayer insulating film 114 may include an oxide, a nitride, and / or an oxynitride, and the interlayer 112 may include nitride. The interlayer 112 may include, for example, silicon nitride containing carbon.

상기 기판(100)의 셀 영역(CR) 상에, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 플러그들(116)이 형성될 수 있다. 상기 셀 콘택 플러그들(116)을 형성하는 것은, 상기 제2 층간 절연막(114) 및 상기 중간막(112)을 관통하는 셀 콘택 홀들(116H)을 형성하는 것, 및 상기 셀 콘택 홀들(116H) 내에 상기 셀 콘택 플러그들(116)을 각각 형성하는 것을 포함할 수 있다. 상기 셀 콘택 홀들(116H)의 각각은 상기 배선들(104) 중 대응하는 배선(104)의 상면을 노출할 수 있다. 상기 셀 콘택 플러그들(116)의 각각은 상기 대응하는 배선(104)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 셀 콘택 플러그들(116)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 셀 콘택 플러그들(116)의 상면들은 상기 제2 층간 절연막(114)의 상면과 실질적으로 공면을 이룰 수 있다. Cell contact plugs 116 penetrating the second interlayer insulating film 114 and the interlayer 112 may be formed on the cell region CR of the substrate 100. [ The formation of the cell contact plugs 116 may include forming the cell contact holes 116H penetrating the second interlayer insulating film 114 and the interlayer 112 and forming the cell contact holes 116H in the cell contact holes 116H And forming the cell contact plugs 116, respectively. Each of the cell contact holes 116H may expose the upper surface of the corresponding wiring 104 among the wirings 104. [ Each of the cell contact plugs 116 may be electrically connected to a corresponding one of the selection elements through the corresponding wiring 104. The cell contact plugs 116 may be formed of a doped semiconductor material (ex, doped silicon), a metal (ex, tungsten, titanium, and / or tantalum), a conductive metal nitride (ex, titanium nitride, tantalum nitride, and / Tungsten nitride), and a metal-semiconductor compound (ex, metal silicide). The upper surfaces of the cell contact plugs 116 may be substantially coplanar with the upper surface of the second interlayer insulating film 114.

도 6a 및 도 6b를 참조하면, 상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 셀 콘택 플러그들(116)에 각각 접속하는 정보 저장 구조체들(150)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(114) 상에 하부 전극막 및 정보 저장막이 차례로 형성될 수 있고, 상기 정보 저장막 상에 도전성 마스크 패턴들(140)이 형성될 수 있다. 상기 도전성 마스크 패턴들(140)은, 평면적 관점에서, 도 1에 도시된 바와 같이, 상기 정보 저장 구조체들(150)이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(140)의 각각을 식각 마스크로 상기 정보 저장막 및 상기 하부 전극막이 차례로 식각되어, 정보 저장부(130) 및 하부 전극(120)이 형성될 수 있다. 상기 도전성 마스크 패턴들(140)의 각각은 상부 전극(140)으로 기능할 수 있다. 상기 정보 저장 구조체들(150)의 각각은 상기 상부 전극(140), 상기 정보 저장부(130), 및 상기 하부 전극(120)을 포함할 수 있다. 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(120) 및 상기 상부 전극(140)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 정보 저장부(130)는, 도 11 및 도 12를 참조하여 설명한 바와 같이, 상기 하부 전극(120) 상에 차례로 적층된 기준층(ML1), 터널 배리어(TBR), 및 자유층(ML2)을 포함할 수 있다. 이 경우, 상기 정보 저장막은 상기 하부 전극막 상에 차례로 적층된 기준 자성막, 터널 배리어막, 및 자유 자성막을 포함할 수 있다. 상기 도전성 마스크 패턴들(140)의 각각을 식각 마스크로 상기 기준 자성막, 상기 터널 배리어막, 및 상기 자유 자성막이 식각되어, 상기 기준층(ML1), 상기 터널 배리어(TBR), 및 상기 자유층(ML2)이 형성될 수 있다. 6A and 6B, information storage structures 150 may be formed on the cell region CR of the substrate 100 to connect to the cell contact plugs 116, respectively. Specifically, a lower electrode film and an information storage film may be sequentially formed on the second interlayer insulating film 114, and conductive mask patterns 140 may be formed on the information storage film. The conductive mask patterns 140 may define, from a plan viewpoint, a region in which the information storage structures 150 are to be formed, as shown in FIG. The information storage layer 130 and the lower electrode 120 may be formed by sequentially etching the information storage layer and the lower electrode layer using the conductive mask patterns 140 as an etching mask. Each of the conductive mask patterns 140 may function as an upper electrode 140. Each of the information storage structures 150 may include the upper electrode 140, the information storage 130, and the lower electrode 120. The lower electrode 120 and the upper electrode 140 may include a conductive material. In one example, the lower electrode 120 and the upper electrode 140 may comprise a conductive metal nitride (e.g., titanium nitride or tantalum nitride). 11 and 12, the information storage unit 130 includes a reference layer ML1, a tunnel barrier TBR, and a free layer ML2, which are sequentially stacked on the lower electrode 120, . In this case, the information storage layer may include a reference magnetic layer, a tunnel barrier layer, and a free magnetic layer sequentially stacked on the lower electrode layer. The reference magnetic layer, the tunnel barrier layer, and the free magnetic layer are etched using each of the conductive mask patterns 140 as an etch mask to form the reference layer ML1, the tunnel barrier TBR, ML2 may be formed.

상기 제2 층간 절연막(114) 상에 상기 정보 저장 구조체들(150)을 덮는 몰드막(118)이 형성될 수 있다. 상기 몰드막(118)은 상기 기판(100)의 상기 셀 영역(CR) 상에 제공되어 상기 정보 저장 구조체들(150)의 측벽들을 덮을 수 있고, 상기 기판(100)의 상기 주변회로 영역(PR)으로 연장되어 상기 제2 층간 절연막(114)과 접할 수 있다. 상기 몰드막(118)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이 후, 상기 몰드막(118) 상에 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮는 마스크 막(190)이 형성될 수 있다. 상기 마스크 막(190)은 상기 몰드막(118)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 마스크 막(190)은 도전성 금속 질화물(일 예로, 티타늄 질화물)을 포함할 수 있다.A mold layer 118 covering the data storage structures 150 may be formed on the second interlayer insulating layer 114. The mold layer 118 may be provided on the cell region CR of the substrate 100 to cover sidewalls of the information storage structures 150 and may be formed on the peripheral circuit region PR And contact with the second interlayer insulating film 114. [0064] The mold film 118 may comprise an oxide, a nitride, and / or an oxynitride. Thereafter, a mask film 190 covering the cell region CR and the peripheral circuit region PR may be formed on the mold film 118. The mask film 190 may include a material having etch selectivity with respect to the mold film 118. In one example, the mask film 190 may comprise a conductive metal nitride (e.g., titanium nitride).

도 7a 및 도 7b를 참조하면, 상기 주변회로 영역(PR) 상의 상기 마스크 막(190)을 패터닝하여 상기 마스크 막(190) 내에 제1 개구부(190a)가 형성될 수 있다. 상기 제1 개구부(190a)는 상기 주변회로 영역(PR) 상의 상기 몰드막(118)을 노출할 수 있다. 상기 제1 개구부(190a)는, 평면적 관점에서, 도 1의 상기 제1 도전 라인(180), 및 도 2의 상기 제2 도전 라인(182)의 상기 제2 부분(P2)이 형성될 영역을 정의할 수 있다. 상기 제1 개구부(190a)를 갖는 상기 마스크 막(190)을 식각 마스크로 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 예비 트렌치(194)가 형성될 수 있다. 7A and 7B, a first opening 190a may be formed in the mask film 190 by patterning the mask film 190 on the peripheral circuit region PR. The first opening 190a may expose the mold film 118 on the peripheral circuit region PR. The first opening 190a is formed in a plan view from a region where the first conductive line 180 of FIG. 1 and the second portion P2 of the second conductive line 182 of FIG. 2 are to be formed Can be defined. A preliminary trench 194 may be formed in the mold film 118 by etching the mold film 118 using the mask film 190 having the first opening 190a as an etching mask.

도 8a 및 도 8b를 참조하면, 상기 제1 개구부(190a)를 갖는 상기 마스크 막(190) 상에 예비 마스크 패턴(192)이 형성될 수 있다. 상기 예비 마스크 패턴(192)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 예비 마스크 패턴(192)은 상기 주변회로 영역(PR) 상에 형성된 상기 예비 트렌치(194)의 일부를 채울 수 있고, 상기 예비 트렌치(194)의 바닥면의 일부를 노출하는 제1 예비 개구부(192a)를 가질 수 있다. 상기 제1 예비 개구부(192a)는, 평면적 관점에서, 도 1의 상기 주변 콘택 플러그(170)가 형성될 영역을 정의할 수 있다. 더하여, 상기 예비 마스크 패턴(192)은 상기 셀 영역(CR) 상의 상기 마스크 막(190)을 노출하는 제2 예비 개구부(192b)를 가질 수 있다. 상기 제2 예비 개구부(192b)는, 평면적 관점에서, 도 1의 상기 제2 도전 라인(182), 및 도 2의 상기 제2 도전 라인(182)의 상기 제1 부분(P1)이 형성될 영역을 정의할 수 있다. 상기 예비 마스크 패턴(192)은 일 예로, 스핀-온-하드 마스크(spin-on-hardmask, SOH) 물질을 포함할 수 있다. Referring to FIGS. 8A and 8B, a preliminary mask pattern 192 may be formed on the mask film 190 having the first openings 190a. The preliminary mask pattern 192 may cover the cell region CR and the peripheral circuit region PR. The preliminary mask pattern 192 may fill a portion of the preliminary trench 194 formed on the peripheral circuit region PR and may include a first preliminary opening 194 exposing a portion of the bottom surface of the preliminary trench 194 192a. The first preliminary opening 192a can define, from a plan viewpoint, a region in which the peripheral contact plug 170 of FIG. 1 is to be formed. In addition, the preliminary mask pattern 192 may have a second preliminary opening 192b exposing the mask film 190 on the cell region CR. The second preliminary opening portion 192b is formed in a region where the second conductive line 182 of FIG. 1 and the first portion P1 of the second conductive line 182 of FIG. 2 are to be formed, Can be defined. The preliminary mask pattern 192 may include, for example, a spin-on-hard mask (SOH) material.

상기 예비 마스크 패턴(192)을 식각 마스크로 상기 주변회로 영역(PR) 상의 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 상기 예비 트렌치(194)의 상기 바닥면으로부터 연장되는 예비 홀(196)이 형성될 수 있다. 상기 예비 홀(196)을 형성하는 것은, 상기 예비 마스크 패턴(192)을 식각 마스크로 이용하되, 상기 마스크막(190)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제1 예비 개구부(192a)에 의해 노출되는 상기 몰드막(118)을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 셀 영역(CR) 상에서, 상기 제2 예비 개구부(192b)에 의해 노출되는 상기 마스크 막(190)은 상기 예비 홀(196)을 형성하는 식각 공정 동안 제거되지 않고, 상기 몰드막(118) 상에 남을 수 있다. The mold film 118 on the peripheral circuit region PR is etched using the preliminary mask pattern 192 as an etch mask so that a preliminary process is performed on the preliminary trench 194, A hole 196 can be formed. The preliminary hole 196 is formed by performing the etching process with the etching selectivity on the mask film 190 using the preliminary mask pattern 192 as an etching mask to form the first preliminary opening 192a, And etching the mold film 118 exposed by the etch mask. Accordingly, on the cell region CR, the mask film 190 exposed by the second preliminary opening portion 192b is not removed during the etching process for forming the preliminary hole 196, and the mold film 118). ≪ / RTI >

도 9a 및 도 9b를 참조하면, 상기 예비 마스크 패턴(192)을 식각 마스크로 상기 셀 영역(CR) 상의 상기 마스크 막(190)을 패터닝하여, 상기 마스크 막(190) 내에 제2 개구부(190b)가 형성될 수 있다. 상기 제2 개구부(190b)를 형성하는 것은, 상기 예비 마스크 패턴(192)를 식각 마스크로 이용하되, 상기 몰드막(118)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제2 예비 개구부(192b)에 의해 노출되는 상기 마스크 막(190)을 식각하는 것을 포함할 수 있다. 상기 제2 개구부(190b)는 평면적 관점에서, 도 1의 상기 제2 도전 라인(182), 및 도 2의 상기 제2 도전 라인(182)의 상기 제1 부분(P1)이 형성될 영역을 정의할 수 있다. 9A and 9B, the mask film 190 on the cell region CR is patterned by using the preliminary mask pattern 192 as an etching mask to form a second opening 190b in the mask film 190, Can be formed. The second opening 190b is formed by performing an etching process with etching selectivity on the mold film 118 using the preliminary mask pattern 192 as an etching mask to form the second preliminary opening 192b And etching the mask layer 190 exposed by the mask layer 190. Referring to FIG. The second opening 190b defines a region in which the second conductive line 182 of FIG. 1 and the first portion P1 of the second conductive line 182 of FIG. 2 are to be formed, can do.

도 10a 및 도 10b을 참조하면, 상기 예비 마스크 패턴(192)이 제거될 수 있다. 상기 예비 마스크 패턴(192)은, 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 예비 마스크 패턴(192)이 제거된 후, 상기 몰드막(118) 상에 상기 제1 개구부(190a) 및 상기 제2 개구부(190b)를 갖는 상기 마스크 막(190)이 남을 수 있다. 상기 제1 개구부(190a) 및 상기 제2 개구부(190b)를 갖는 상기 마스크 막(190)을 식각 마스크로 상기 몰드막(118)을 식각하여, 상기 몰드막(118) 내에 상기 예비 트렌치(194)로부터 상기 기판(100)을 향하여 연장되는 제1 트렌치(204), 상기 예비 홀(196)로부터 상기 기판(100)을 향하여 연장되는 주변 콘택 홀(206), 및 상기 정보 저장 구조체들(150)을 노출하는 제2 트렌치(208)가 형성될 수 있다. 상기 제1 트렌치(204)의 바닥면(204L)은 상기 제2 트렌치(208)의 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 주변 콘택 홀(206)은 상기 몰드막(118), 상기 제2 층간 절연막(114), 및 상기 중간막(112)을 관통하여 상기 배선 구조체(110)의 상기 배선들(104) 중 대응하는 하나의 상면을 노출할 수 있다. 상기 제2 트렌치(208)는, 도 1을 참조하여 설명한, 상기 제1 방향(D1)으로 배열되는 상기 정보 저장 구조체들(150)의 상면들을 노출할 수 있다. 도 2를 참조하여 설명한 바와 같이, 상기 제2 도전 라인(182)이 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장되는 경우, 상기 제2 트렌치(208) 및 상기 제1 트렌치(204)는, 도 10b에 도시된 바와 같이, 서로 연결되어 하나의 트렌치(210)를 형성할 수 있다. 이 경우, 상기 제1 트렌치(204)의 상기 바닥면(204L)이 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치함에 따라, 상기 트렌치(210)의 바닥면은 상기 셀 영역(CR)과 상기 주변회로 영역(PR)의 경계에서 계단형 프로파일을 가질 수 있다. Referring to FIGS. 10A and 10B, the preliminary mask pattern 192 may be removed. The preliminary mask pattern 192 may be removed, for example, by performing an ashing and / or stripping process. The mask film 190 having the first opening 190a and the second opening 190b may remain on the mold film 118 after the preliminary mask pattern 192 is removed. The mold film 118 is etched with the mask 190 having the first opening 190a and the second opening 190b using an etching mask so that the preliminary trench 194 is formed in the mold film 118. [ A peripheral contact hole 206 extending from the preliminary hole 196 toward the substrate 100 and a second trench 204 extending from the information storage structures 150 toward the substrate 100. [ The exposed second trenches 208 can be formed. The bottom surface 204L of the first trench 204 may be located at a lower height from the substrate 100 than the bottom surface 208L of the second trench 208. [ The peripheral contact hole 206 is formed in the peripheral portion of the wiring layer 110 through the mold film 118, the second interlayer insulating film 114 and the intermediate film 112, As shown in FIG. The second trenches 208 may expose top surfaces of the information storage structures 150 arranged in the first direction D1 as described with reference to FIG. 2, when the second conductive line 182 extends from the cell region CR to the peripheral circuit region PR, the second trench 208 and the first trench (PR) 204 may be connected to each other to form one trench 210, as shown in FIG. 10B. In this case, as the bottom surface 204L of the first trench 204 is located at a lower height from the substrate 100 than the bottom surface 208L of the second trench 208, the trench 210 May have a stepped profile at the boundary between the cell region CR and the peripheral circuit region PR.

도 3 및 도 4를 참조하면, 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208) 내에 제1 도전 라인(180), 주변 콘택 플러그(170), 및 제2 도전 라인(182)이 각각 형성될 수 있다. 상기 제1 도전 라인(180)은 제1 라인 패턴(164) 및 상기 제1 라인 패턴(164)의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴(166)을 포함할 수 있다. 상기 주변 콘택 플러그(170)는 상기 제1 라인 패턴(164)과 접하여 일체를 일룰 수 있고, 상기 제1 배리어 패턴(166)은 상기 제1 라인 패턴(164)의 상기 하면으로부터 상기 주변 콘택 플러그(170)의 측벽들 및 하면으로 연장될 수 있다. 상기 제2 도전 라인(182)은 제2 라인 패턴(160) 및 상기 제2 라인 패턴(160)의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴(162)을 포함할 수 있다. 상기 제1 도전 라인(180), 상기 주변 콘택 플러그(170), 및 상기 제2 도전 라인(182)을 형성하는 것은, 상기 몰드막(118) 상에 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208)의 내벽들을 덮는 배리어 막을 형성하는 것, 상기 배리어막 상에 상기 제1 트렌치(204), 상기 주변 콘택 홀(206), 및 상기 제2 트렌치(208)를 채우는 도전막을 형성하는 것, 및 상기 몰드막(118)이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 제1 트렌치(204) 및 상기 주변 콘택 홀(206) 내에 상기 제1 라인 패턴(164) 및 상기 주변 콘택 플러그(170)가 국소적으로 형성될 수 있다. 상기 제1 라인 패턴(164) 및 상기 몰드막(118) 사이, 상기 주변 콘택 플러그(170)와 상기 몰드막(118) 사이, 상기 주변 콘택 플러그(170)와 상기 제2 층간 절연막(114) 사이, 및 상기 주변 콘택 플러그(170)와 상기 중간막(112) 사이에 상기 제1 배리어 패턴(166)이 개재될 수 있다. 상기 제1 배리어 패턴(166)은 상기 주변 콘택 플러그(170)의 상기 하면과, 상기 주변 콘택 플러그(170)에 접속하는 배선(104) 사이에도 개재될 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제2 트렌치(208) 내에 상기 제2 라인 패턴(160)이 국속적으로 형성될 수 있고, 상기 제2 라인 패턴(160) 및 상기 몰드막(118) 사이에 상기 제2 배리어 패턴(162)이 개재될 수 있다. 상기 제2 배리어 패턴(162)은 상기 제2 라인 패턴(160)과 상기 제1 방향(D1)으로 배열된 상기 정보 저장 구조체들(150)의 각각 사이에도 개재할 수 있다. 3 and 4, a first conductive line 180, a peripheral contact plug 170, and a second conductive line 180 are formed in the first trench 204, the peripheral contact hole 206, and the second trench 208, A second conductive line 182 may be formed. The first conductive line 180 may include a first line pattern 164 and a first barrier pattern 166 extending along the sidewalls and the bottom surface of the first line pattern 164. The peripheral contact plug 170 may be in contact with the first line pattern 164 and the first barrier pattern 166 may extend from the lower surface of the first line pattern 164 to the peripheral contact plug 170 and sidewalls and bottom surface of the sidewall. The second conductive line 182 may include a second line pattern 160 and a second barrier pattern 162 extending along the sidewalls and the bottom surface of the second line pattern 160. The formation of the first conductive line 180, the peripheral contact plug 170 and the second conductive line 182 may include forming the first trench 204, (206) and the second trench (208), forming a barrier film over the first trench (204), the peripheral contact hole (206), and the second trench 208), and planarizing the conductive film and the barrier film until the mold film (118) is exposed. Accordingly, the first line pattern 164 and the peripheral contact plug 170 may be locally formed in the first trench 204 and the peripheral contact hole 206. The peripheral line width of the first line pattern 164 and the mold film 118 and the distance between the peripheral contact plug 170 and the mold film 118 and between the peripheral contact plug 170 and the second interlayer insulating film 114 And the first barrier pattern 166 may be interposed between the peripheral contact plug 170 and the interlayer 112. The first barrier pattern 166 may be interposed between the lower surface of the peripheral contact plug 170 and the wiring 104 connected to the peripheral contact plug 170. In addition, the second line pattern 160 may be formed in the second trench 208 by the planarization process, and the second line pattern 160 may be formed between the second line pattern 160 and the mold film 118 The second barrier pattern 162 may be interposed. The second barrier pattern 162 may be interposed between the second line pattern 160 and each of the information storage structures 150 arranged in the first direction D1.

상기 평탄화 공정에 의해, 상기 제1 도전 라인(180)의 상면(180U) 및 상기 제2 도전 라인(182)의 상면(182U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 트렌치(204)의 상기 바닥면(204L)은 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있고, 이에 따라, 상기 제1 도전 라인(180)의 하면(180L)은 상기 제2 도전 라인(182)의 하면(182L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. The upper surface 180U of the first conductive line 180 and the upper surface 182U of the second conductive line 182 may be positioned at substantially the same height from the substrate 100 by the planarization process. The bottom surface 204L of the first trench 204 may be located at a lower height from the substrate 100 than the bottom surface 208L of the second trench 208, The lower surface 180L of the conductive line 180 may be located at a lower height from the substrate 100 than the lower surface 182L of the second conductive line 182. [

도 2 및 도 4에 도시된 바와 같이, 상기 제2 도전 라인(182)이 상기 셀 영역(CR)으로부터 상기 주변회로 영역(PR)으로 연장되는 경우, 상기 제2 도전 라인(182)은 상기 제1 트렌치(204) 및 상기 제2 트렌치(208)가 서로 연결되어 형성된 상기 트렌치(210) 내에 형성될 수 있다. 이 경우, 상기 제2 도전 라인(182)은 상기 제1 트렌치(204) 내에 형성되는 제1 부분(P1) 및 상기 제2 트렌치(208) 내에 형성되는 제2 부분(P2)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 부분(P1)의 상면(P1_U) 및 상기 제2 부분(P2)의 상면(P2_U)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 트렌치(204)의 상기 바닥면(204L)은 상기 제2 트렌치(208)의 상기 바닥면(208L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있고, 이에 따라, 상기 제1 부분(P1)의 하면(P1_L)은 상기 제2 부분(P2)의 하면(P2_L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 이 경우, 상기 제2 도전 라인(182)의 하면은 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 경계에서 계단형 프로파일(stepped profile)을 가질 수 있다.2 and 4, when the second conductive line 182 extends from the cell region CR to the peripheral circuit region PR, the second conductive line 182 is electrically connected to the peripheral circuit region PR, One trench 204 and the second trench 208 may be formed in the trench 210 formed by being connected to each other. In this case, the second conductive line 182 may include a first portion P1 formed in the first trench 204 and a second portion P2 formed in the second trench 208 . The upper surface P1_U of the first portion P1 and the upper surface P2_U of the second portion P2 may be positioned at substantially the same height from the substrate 100 by the planarization process. The bottom surface 204L of the first trench 204 may be located at a lower height from the substrate 100 than the bottom surface 208L of the second trench 208, The lower surface P1_L of the portion P1 may be located at a lower height from the substrate 100 than the lower surface P2_L of the second portion P2. In this case, the lower surface of the second conductive line 182 may have a stepped profile at the boundary between the first portion P1 and the second portion P2.

본 발명의 개념에 따르면, 상기 주변회로 영역(PR)의 상기 몰드막(118) 내에 상기 예비 트렌치(194) 및 상기 예비 홀(196)이 형성될 수 있다. 상기 예비 트렌치(194) 및 상기 예비 홀(196)은, 평면적 관점에서, 상기 제1 도전 라인(180) 및 상기 주변 콘택 플러그(170)가 형성될 영역을 정의할 수 있다. 이 후, 상기 예비 트렌치(194)로부터 상기 기판(100)을 향하여 연장되는 상기 제1 트렌치(204), 상기 예비 홀(196)로부터 상기 기판(100)을 향하여 연장되는 상기 주변 콘택 홀(206), 및 상기 셀 영역(CR)의 상기 정보 저장 구조체들(150)을 노출하는 제2 트렌치(208)가 동시에 형성될 수 있다. 상기 제1 트렌치(204) 및 상기 주변 콘택 홀(206)이 형성되기 전에 상기 몰드막(118) 내에 상기 예비 트렌치(194) 및 상기 예비 홀(196)이 형성됨에 따라, 상기 주변 콘택 홀(206)은 상대적으로 작은 종횡비를 가지도록 형성될 수 있다. 이에 따라, 상기 주변 콘택 홀(206)의 형성이 용이할 수 있고, 상기 제1 도전 라인(180)과 이에 대응하는 상기 배선(104)을 전기적으로 연결하기 위한 추가적인 콘택(또는 패드)가 요구되지 않을 수 있다. 이에 따라, 정보 저장 소자의 제조공정이 단순화됨에 동시에 추가적인 콘택(또는 패드)의 형성에 따른 불량의 발생이 방지될 수 있다. According to the concept of the present invention, the preliminary trench 194 and the preliminary hole 196 may be formed in the mold film 118 of the peripheral circuit region PR. The preliminary trench 194 and the preliminary hole 196 may define a region in which the first conductive line 180 and the peripheral contact plug 170 are formed from a plan view. Thereafter, the first trench 204 extending from the preliminary trench 194 toward the substrate 100, the peripheral contact hole 206 extending from the preliminary hole 196 toward the substrate 100, And a second trench 208 exposing the information storage structures 150 of the cell region CR may be formed at the same time. As the preliminary trench 194 and the preliminary hole 196 are formed in the mold film 118 before the first trench 204 and the peripheral contact hole 206 are formed, the peripheral contact hole 206 May be formed to have a relatively small aspect ratio. Accordingly, the peripheral contact hole 206 can be easily formed, and an additional contact (or pad) for electrically connecting the first conductive line 180 and the corresponding wiring line 104 is not required . Accordingly, the manufacturing process of the information storage device is simplified, and at the same time, the occurrence of defects due to the formation of additional contacts (or pads) can be prevented.

따라서, 우수산 신뢰성을 갖는 정보 저장 소자가 용이하게 제조될 수 있다.Therefore, an information storage element having excellent acid reliability can be easily manufactured.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of embodiments of the present invention provides illustrative examples for the description of the present invention. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. It is clear.

100: 기판 102: 제1 층간 절연막
110: 배선 구조체 106: 콘택들
104: 배선들 112: 중간막
114: 제2 층간 절연막 116: 셀 콘택 플러그들
150: 정보저장 구조체들 120: 하부 전극
130: 정보 저장부 140: 상부 전극
164: 제1 라인 패턴 166: 제1 배리어 패턴
160: 제2 라인 패턴 162: 제2 배리어 패턴
170: 주변 콘택 플러그 180: 제1 도전 라인
182: 제2 도전 라인 190: 마스크 막
190a: 제1 개구부 190b: 제2 개구부
192: 예비 마스크막 192a: 제1 예비 개구부
192b: 제2 예비 개구부 194: 예비 트렌치
196: 예비 홀 204: 제1 트렌치
206: 주변 콘택 홀 208: 제2 트렌치100: substrate 102: first interlayer insulating film
110: wiring structure 106: contacts
104: wirings 112: interlayer
114: second interlayer insulating film 116: cell contact plug
150: information storage structures 120: lower electrode
130: information storage unit 140: upper electrode
164: first line pattern 166: first barrier pattern
160: second line pattern 162: second barrier pattern
170: peripheral contact plug 180: first conductive line
182: second conductive line 190: mask film
190a: first opening portion 190b: second opening portion
192: spare mask film 192a: first preliminary opening
192b: second preliminary opening 194: spare trench
196: preliminary hole 204: first trench
206: peripheral contact hole 208: second trench

Claims (10)

셀 영역 및 주변회로 영역을 포함하는 기판;
상기 기판의 상기 주변회로 영역 상의 제1 도전 라인;
상기 기판과 상기 제1 도전 라인 사이에 제공되고, 상기 제1 도전 라인과 접하는 주변 콘택 플러그;
상기 기판의 상기 셀 영역 상의 제2 도전 라인;
상기 기판과 상기 제2 도전 라인 사이에 제공되고, 상기 제2 도전 라인에 접속되는 정보 저장 구조체들; 및
상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 주변 콘택 플러그과 상기 기판 사이에 제공되는 배선 구조체를 포함하되,
상기 제1 도전 라인의 하면은 상기 제2 도전 라인의 하면보다 상기 기판으로부터 낮은 높이에 위치하는 정보 저장 소자.A substrate including a cell region and a peripheral circuit region;
A first conductive line on the peripheral circuit region of the substrate;
A peripheral contact plug provided between the substrate and the first conductive line and in contact with the first conductive line;
A second conductive line on the cell region of the substrate;
Information storage structures provided between the substrate and the second conductive line and connected to the second conductive line; And
A wiring structure provided between each of the information storage structures and the substrate, and between the peripheral contact plug and the substrate,
Wherein a lower surface of the first conductive line is located at a lower height from the substrate than a lower surface of the second conductive line. 청구항 1에 있어서,
상기 제1 도전 라인의 상면은 상기 제2 도전 라인의 상면과 상기 기판으로부터 동일한 높이에 위치하는 정보 저장 소자.The method according to claim 1,
Wherein an upper surface of the first conductive line is located at the same height from an upper surface of the second conductive line and the substrate. 청구항 1에 있어서,
상기 정보 저장 구조체들의 각각과 상기 배선 구조체 사이에 제공되고, 상기 정보 저장 구조체들에 각각 접속하는 셀 콘택 플러그들을 더 포함하되,
상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고,
상기 셀 콘택 플러그들 및 상기 주변 콘택 플러그의 각각은 상기 배선들 중 대응하는 하나에 접속하는 정보 저장 소자.The method according to claim 1,
Further comprising: a cell contact plug provided between each of the information storage structures and the wiring structure and each connected to the information storage structures,
Wherein the wiring structure includes wirings spaced from the substrate,
Wherein each of the cell contact plugs and the peripheral contact plugs is connected to a corresponding one of the wirings. 청구항 3에 있어서,
상기 배선 구조체의 상기 배선들은 금속 물질을 포함하는 정보 저장 소자.The method of claim 3,
Wherein the wirings of the wiring structure include a metal material. 청구항 1에 있어서,
상기 제1 도전 라인은 제1 라인 패턴, 및 상기 제1 라인 패턴의 측벽들 및 하면을 따라 연장되는 제1 배리어 패턴을 포함하고,
상기 제2 도전 라인은 제2 라인 패턴, 및 상기 제2 라인 패턴의 측벽들 및 하면을 따라 연장되는 제2 배리어 패턴을 포함하되,
상기 주변 콘택 플러그는 상기 제1 라인 패턴과 접하여 일체를 이루고,
상기 제1 배리어 패턴은 상기 제1 라인 패턴의 상기 하면으로부터 상기 주변 콘택 플러그의 측벽들 및 하면을 따라 연장되는 정보 저장 소자.The method according to claim 1,
Wherein the first conductive line comprises a first line pattern and a first barrier pattern extending along sidewalls and a bottom surface of the first line pattern,
The second conductive line includes a second line pattern and a second barrier pattern extending along the sidewalls and the bottom surface of the second line pattern,
Wherein the peripheral contact plug is in contact with the first line pattern,
Wherein the first barrier pattern extends along the sidewalls and the bottom surface of the peripheral contact plug from the lower surface of the first line pattern. 청구항 5에 있어서,
상기 제1 라인 패턴, 상기 제2 라인 패턴, 및 상기 주변 콘택 플러그는 서로 동일한 물질을 포함하고,
상기 제1 배리어 패턴 및 상기 제2 배리어 패턴은 서로 동일한 물질을 포함하는 정보 저장 소자.The method of claim 5,
Wherein the first line pattern, the second line pattern, and the peripheral contact plug comprise the same material,
Wherein the first barrier pattern and the second barrier pattern comprise the same material. 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것;
상기 기판의 상기 셀 영역 상에 정보 저장 구조체들을 형성하는 것;
상기 기판 상에 상기 정보 저장 구조체들을 덮고 상기 주변회로 영역 상으로 연장되는 몰드막을 형성하는 것;
상기 몰드막 상에 상기 셀 영역 및 상기 주변회로 영역을 덮는 마스크 막을 형성하는 것;
상기 마스크 막 내에 상기 주변회로 영역 상의 상기 몰드막을 노출하는 제1 개구부를 형성하는 것;
상기 제1 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 주변회로 영역 상의 상기 몰드막 내에 예비 트렌치를 형성하는 것;
상기 마스크 막 내에 상기 셀 영역 상의 상기 몰드막을 노출하는 제2 개구부를 형성하는 것; 및
상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 트렌치로부터 상기 기판을 향하여 연장되는 제1 트렌치, 및 상기 정보저장 구조체들을 노출하는 제2 트렌치를 형성하는 것을 포함하는 정보 저장 소자의 제조방법.Providing a substrate comprising a cell region and a peripheral circuit region;
Forming information storage structures on the cell region of the substrate;
Forming on the substrate a mold film that covers the information storage structures and extends over the peripheral circuit area;
Forming a mask film covering the cell region and the peripheral circuit region on the mold film;
Forming a first opening in the mask film to expose the mold film on the peripheral circuit area;
Etching the mold film with the mask film having the first opening by an etching mask to form a preliminary trench in the mold film on the peripheral circuit region;
Forming a second opening in the mask film to expose the mold film on the cell region; And
Etching the mold film with the mask film having the first opening and the second opening with an etching mask to form a first trench extending from the preliminary trench toward the substrate and a second trench exposing the information storage structures Wherein the information storage element is formed of a metal. 청구항 7에 있어서,
상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 상기 기판으로부터 낮은 높이에 위치하는 정보 저장 소자의 제조방법.The method of claim 7,
Wherein a bottom surface of the first trench is located at a lower height from the substrate than a bottom surface of the second trench. 청구항 7에 있어서,
상기 예비 트렌치의 바닥면으로부터 상기 기판을 향하여 연장되는 예비 홀을 형성하는 것; 및
상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 마스크 막을 식각 마스크로 상기 몰드막을 식각하여, 상기 예비 홀로부터 상기 기판을 향하여 연장되는 주변 콘택 홀을 형성하는 것을 더 포함하는 정보 저장 소자의 제조방법.The method of claim 7,
Forming a preliminary hole extending from a bottom surface of the preliminary trench toward the substrate; And
Etching the mask film with the mask film having the first opening and the second opening with an etching mask to form peripheral contact holes extending from the preliminary hole toward the substrate. 청구항 9에 있어서,
상기 정보 저장 구조체들의 각각과 상기 기판 사이, 및 상기 몰드막과 상기 기판 사이에 배선 구조체를 형성하는 것을 더 포함하되,
상기 배선 구조체는 상기 기판으로부터 이격되는 배선들을 포함하고,
상기 주변 콘택 홀은 상기 배선들 중 대응하는 하나를 노출하는 정보 저장 소자의 제조방법.The method of claim 9,
Further comprising forming a wiring structure between each of the information storage structures and the substrate, and between the mold film and the substrate,
Wherein the wiring structure includes wirings spaced from the substrate,
And the peripheral contact hole exposes a corresponding one of the wirings.
KR1020160054792A 2016-05-03 2016-05-03 Data storage devices and a method for manufacturing the same KR20170125177A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160054792A KR20170125177A (en) 2016-05-03 2016-05-03 Data storage devices and a method for manufacturing the same
US15/436,757 US20170324025A1 (en) 2016-05-03 2017-02-17 Data storage devices and methods for manufacturing the same
CN201710303448.4A CN107452870A (en) 2016-05-03 2017-05-03 Data storage device and its manufacture method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160054792A KR20170125177A (en) 2016-05-03 2016-05-03 Data storage devices and a method for manufacturing the same

Publications (1)

Publication Number Publication Date
KR20170125177A true KR20170125177A (en) 2017-11-14

Family

ID=60243658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160054792A KR20170125177A (en) 2016-05-03 2016-05-03 Data storage devices and a method for manufacturing the same

Country Status (3)

Country Link
US (1) US20170324025A1 (en)
KR (1) KR20170125177A (en)
CN (1) CN107452870A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200006732A (en) * 2018-07-11 2020-01-21 삼성전자주식회사 Magnetic memory device and Method for manufacturing the same
KR20200011069A (en) * 2018-07-24 2020-02-03 삼성전자주식회사 A semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331367B2 (en) 2017-04-03 2019-06-25 Gyrfalcon Technology Inc. Embedded memory subsystems for a CNN based processing unit and methods of making
US10331368B2 (en) 2017-04-03 2019-06-25 Gyrfalcon Technology Inc. MLC based magnetic random access memory used in CNN based digital IC for AI
US10331999B2 (en) 2017-04-03 2019-06-25 Gyrfalcon Technology Inc. Memory subsystem in CNN based digital IC for artificial intelligence
US9959500B1 (en) * 2017-04-21 2018-05-01 Gyrfalcon Technology Inc. Embedded spin transfer torque memory for cellular neural network based processing unit
US10211395B1 (en) * 2017-12-30 2019-02-19 Spin Transfer Technologies, Inc. Method for combining NVM class and SRAM class MRAM elements on the same chip
KR20210063528A (en) 2019-11-22 2021-06-02 삼성전자주식회사 Magenetic memory device
KR102686706B1 (en) * 2020-06-12 2024-07-22 에스케이하이닉스 주식회사 Electronic device and method for fabricating the same
KR20220115645A (en) * 2021-02-08 2022-08-18 삼성전자주식회사 Semiconductor devices and a method of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344900A (en) * 2005-06-10 2006-12-21 Toshiba Corp Semiconductor device
JP2009054956A (en) * 2007-08-29 2009-03-12 Toshiba Corp Semiconductor memory
US8849876B2 (en) * 2009-12-28 2014-09-30 Wenguang Wang Methods and apparatuses to optimize updates in a file system based on birth time
JP5483281B2 (en) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 Semiconductor device and semiconductor device assembly
KR101094400B1 (en) * 2010-12-15 2011-12-15 주식회사 하이닉스반도체 Semiconductor device with buried gate and method for fabricating the same
KR101817158B1 (en) * 2011-06-02 2018-01-11 삼성전자 주식회사 Phase change memory device having stack-typed capacitor
KR101881750B1 (en) * 2012-02-29 2018-07-25 삼성전자주식회사 Data storage devices and method for manufacturing the same
KR101917294B1 (en) * 2012-03-23 2018-11-12 에스케이하이닉스 주식회사 Resistance variable memory device and method for fabricating the same
KR20130127807A (en) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 Nonvolatile memory device and method for fabricating the same
KR101927691B1 (en) * 2012-08-06 2018-12-12 삼성전자 주식회사 Nonvolatile memory device and method for fabricating the same
US9059303B2 (en) * 2013-09-11 2015-06-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US9865649B2 (en) * 2015-09-25 2018-01-09 Globalfoundries Singapore Pte. Ltd. Integrated two-terminal device and logic device with compact interconnects having shallow via for embedded application
US10164169B2 (en) * 2016-09-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a single bottom electrode layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200006732A (en) * 2018-07-11 2020-01-21 삼성전자주식회사 Magnetic memory device and Method for manufacturing the same
KR20200011069A (en) * 2018-07-24 2020-02-03 삼성전자주식회사 A semiconductor device
US11574871B2 (en) 2018-07-24 2023-02-07 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN107452870A (en) 2017-12-08
US20170324025A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
KR20170125177A (en) Data storage devices and a method for manufacturing the same
KR102369523B1 (en) Magnetoresistive random access device and method of manufacturing the same
KR102524612B1 (en) Data storage devices and a method for manufacturing the same
US10608045B2 (en) Method of forming semiconductor device
KR102520682B1 (en) Data storage devices and a method for manufacturing the same
US10395979B2 (en) Semiconductor devices
US10163915B1 (en) Vertical SRAM structure
KR20180082708A (en) Magnetic memory deives
US11271038B2 (en) Semiconductor devices
KR20210098579A (en) Magnetic memory device
US12009299B2 (en) Semiconductor device and method of fabricating same
CN110718568B (en) Magnetic memory device and method of manufacturing the same
US20220122993A1 (en) Memory device and layout, manufacturing method of the same
CN112635659B (en) Semiconductor structure and forming method thereof
KR100344835B1 (en) Semiconductor Device and Method for the Same
US20220254990A1 (en) Semiconductor devices and methods of fabricating the same
KR102572413B1 (en) 3D memory device and manufacturing method thereof
KR102721029B1 (en) Semiconductor device and Method of fabricating the same
KR101076813B1 (en) Semiconductor Device and Method for Manufacturing the same
KR20180082709A (en) Semiconductor device and Method of fabricating the same