KR20180082709A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치를 제공한다. 이 방법에서는, 베리어 메탈의 일부를 절연막으로 대체시켜, 자기 터널 접합 패턴을 형성하는 식각 공정시 도전막이 아닌 절연막이 노출되어, 자기터널접합 패턴의 쇼트를 방지할 수 있다. 이 장치에서는 자기터널접합 패턴이 콘택홀의 상부 직경보다 좁게 형성되어, 저전력에서 동작이 가능하다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and Method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자 기기의 고속화, 저소비전력화에 따라 이에 내장되는 메모리 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 소자가 연구되고 있다. 자기 메모리 소자는 고속동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
일반적으로 알려진 자기 메모리 소자는 자기터널접합(Magnetic Tunnel Junction pattern:MTJ) 패턴을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막에 의해 형성되는 것으로, 두 자성체들의 자화 방향에 따라 상기 자기터널접합 패턴의 저항값이 달라질 수 있다. 구체적으로, 두 자성체들의 자화 방향이 반평행할 때 자기터널접합 패턴은 큰 저항값을 갖고, 두 자성체들의 자화 방향이 평행한 경우 자기터널접합 패턴은 작은 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 해결하고자 하는 과제는 자기 터널 접합 패턴 형성시 도전 물질의 재증착에 따른 쇼트를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 낮은 전력에서 구동이 가능한 자기 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 콘택홀을 포함하는 층간절연막을 형성하는 단계; 상기 콘택홀의 내벽을 콘포말하게 덮는 제 1 베리어 메탈을 형성하는 단계; 상기 콘택홀 안에 제 1 콘택플러그를 형성하는 단계; 상기 제 1 베리어 메탈의 상부를 절연막으로 대체시키는 단계; 상기 제 1 콘택플러그의 상부면의 전체를 덮는 자기터널접합 패턴을 형성하는 동시에 상기 절연막을 노출시키는 단계를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 반도체 기판 상에 배치되며 콘택홀을 포함하는 제 1 층간절연막; 상기 콘택홀 안에 배치되는 콘택플러그; 상기 콘택홀 안에서 상기 콘택플러그의 하부면과 하부 측면을 덮되 상기 콘택 플러그의 상부 측벽을 노출시키는 제 1 베리어 메탈; 및 상기 콘택플러그의 상부면을 덮는 자기터널접합 패턴을 포함한다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 베리어 메탈의 일부를 절연막으로 대체시켜, 자기 터널 접합 패턴을 형성하는 식각 공정시 도전막이 아닌 절연막이 노출되어, 절연막이 자기 터널 접합 패턴의 측면에 재증착될지라도, 도전막이 아닌 절연막이기에 자기터널접합 패턴을 구성하는 막들간의 쇼트가 발생되지 않는다.
본 발명의 실시예들에 따른 반도체 장치에서는 자기터널접합 패턴이 콘택홀의 상부 직경보다 좁게 형성되어, 자기 터널접합 패턴이 작게 형성되므로 저전력에서 동작이 가능하다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 11 내지 도 15는 본 발명의 실시예들에 따른 반도체 장치의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1)에 이온주입 공정 등을 실시하여 불순물 주입 영역(3)을 형성한다. 도시하지는 않았지만, 상기 불순물 주입 영역(3)은 워드라인을 게이트 전극으로 사용하는 트랜지스터의 소오스/드레인 영역에 해당할 수 있다. 상기 반도체 기판(1) 상에 제 1 층간절연막(5)을 형성한다. 상기 제 1 층간절연막(5)을 패터닝하여 상기 불순물 주입 영역(3)을 노출시키는 제 1 콘택홀(6)을 형성하고 제 1 베리어메탈(7)을 콘포말하게 형성하여 상기 제 1 콘택홀(6)의 내측벽을 덮고 도전막으로 상기 제 1 콘택홀(6)을 채운 후 CMP나 에치백 같은 평탄화 공정을 진행하여 제 1 베리어 메탈(7)과 제 1 콘택 플러그(9)를 형성할 수 있다. 상기 제 1 콘택 플러그(9)는 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 상기 제 1 베리어 메탈(7)은 티타늄질화막, 텅스텐 질화막과 같은 금속질화막일 수 있다. 상기 제 1 층간절연막(5) 상에 식각 저지막(11)과 제 2 층간절연막(13)을 차례로 형성한다. 상기 식각 저지막(11)은 예를 들면 실리콘 질화막일 수 있다. 상기 제 1 및 제 2 층간절연막들(5, 13)은 예를 들면 실리콘 산화막, TEOS, PE-TEOS 같은 물질로 형성될 수 있다.
도 2를 참조하면, 상기 제 2 층간절연막(13) 상에 제 1 마스크 패턴(15)을 형성한다. 상기 제 1 마스크 패턴(15)을 식각 마스크로 이용하여 상기 제 2 층간절연막(13)과 상기 식각 저지막(11)을 차례대로 식각하여 상기 제 1 콘택 플러그(9)를 노출시키는 제 2 콘택홀(17)을 형성한다.
도 3을 참조하면, 상기 제 1 마스크 패턴(15)을 제거하여 상기 제 2 층간절연막(13)의 상부면을 노출시킨다. 상기 반도체 기판(1)의 전면 상에 제 2 베리어메탈막(19a)을 콘포말하게 적층하여 상기 제 2 콘택홀(17)의 내측면과 바닥을 덮는다. 상기 제 2 베리어메탈막(19a)의 전면 상에 제 2 도전막(21a)을 적층하여 상기 제 2 콘택홀(17)을 채운다.
도 4를 참조하면, CMP나 에치백 같은 평탄화 공정을 진행하여 상기 제 2 층간절연막(13)의 상부면을 노출시키는 동시에 상기 제 2 콘택홀(17) 안에 제 2 베리어 메탈(19)과 제 2 콘택 플러그(21)를 형성한다. 상기 제 2 베리어 메탈(19)은 티타늄 질화막이나 텅스텐 질화막 같은 금속 질화막으로 형성될 수 있다. 상기 제 2 콘택 플러그(21)는 상기 제 2 베리어메탈(19)과는 다른 물질로 예를 들면 텅스텐으로 형성될 수 있다. 상기 제 2 베리어 메탈(19)은 상기 제 2 콘택 플러그(21)가 상기 제 1 콘택 플러그(9)와 반응하는 것을 방지하는 역할을 할 수 있다. 예를 들어 상기 제 1 콘택 플러그(9)가 구리로 형성되고 상기 제 2 콘택 플러그(21)가 텅스텐으로 형성될 경우, 상기 제 2 베리어메탈(19)이 없다면 텅스텐이 상기 구리쪽으로 확산하여 두 금속이 반응하여 부피가 팽창하는 문제가 발생할 수 있다.
도 5를 참조하면, 상기 제 2 베리어 메탈(19)의 상부를 선택적으로 제거하여 상기 제 2 콘택홀(17)의 상부 내측벽과 상기 제 2 콘택 플러그(21)의 측벽을 노출시키는 링(ring) 형태의 홈(23)을 형성한다. 상기 제 2 베리어 메탈(19)을 선택적으로 제거하는 공정은, 예를 들면 황산, 과산화물 및 무기암모늄을 포함하는 식각액을 이용하는 습식 식각 공정으로 진행될 수 있다.
도 6을 참조하면, 상기 반도체 기판(1)의 전면 상에 절연막을 형성하여 상기 홈(23)을 채운다. 그리고 CMP나 에치백 같은 평탄화 공정을 진행하여 상기 제 2 층간절연막(13) 상의 상기 절연막을 제거하고 상기 홈(23) 안에 절연 패턴(25)을 남긴다. 상기 절연 패턴(25)은 예를 들면 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 절연 패턴(25)은 상기 제 2 콘택홀(17)의 상단에서 상기 제 2 콘택플러그(21)의 측벽을 감싸며, 상기 절연 패턴(25)의 상부면이 노출된다.
도 7을 참조하면, 상기 제 2 층간절연막(13)의 전면 상에 도전 패드막(27a)을 적층한다. 상기 도전 패드막(27a)은 예를 들면 비정질 결정 구조를 가지는 티타늄질화막일 수 있다. 또는 상기 도전 패드막(27a)은 후속의 제 1 자성층(a)이 가져야할 결정 구조와 동일한 결정 구조를 가질 수 있다. 상기 도전 패드막(27a) 상에 상기 제 1 자성층(a), 상기 터널 베리어층(b) 제 2 자성층(c) 및 캐핑막(d)을 차례로 적층한 후, 어닐링 공정을 진행하여 상기 제 1 자성층(a)과 상기 제 2 자성층(c)의 결정화를 진행한다. 이때 상기 제 1 자성층(a)과 접하고 있는 상기 도전 패드막(27a)가 비정질막이거나 상기 제 1 자성층(a)이 가져야할 결정 구조와 동일한 결정 구조를 가지므로 상기 제 1 자성층(a)의 결정화에 영향을 미치지 않는다. 어닐링 공정은 자기 터널 접합 패턴(223)을 구성하는 모든 막들(a~g)이 증착된 이후에 진행될 수도 있다. 만약, 상기 도전 패드막(27a)이 없이 상기 제 1 자성층(a)이 상기 제 2 콘택플러그(21)과 직접 접한 상태에서 어닐링 공정이 진행될 경우 상기 제 1 자성층(a)이 상기 제 2 콘택플러그(21)의 결정 구조에 영향을 받으며 결정화가 이루어져 원하는 결정화가 달성되지 않는다. 상기 캐핑막(d)은 상기 어닐링 공정에서 상기 제 1 자성층(a) 및 상기 제 2 자성층(c)이 산화되는 것을 방지할 수 있다. 또한 상기 캐핑막(d)은 상기 제 2 자성층(c)의 수직 특성을 유지해주는 역할을 할 수 있다. 그리고 상기 캐핑막(d) 상에 제 1 고정층(e), 교환 결합막(f) 및 제 2 고정층(g)을 차례로 적층한 후, 자장 처리 공정(Magnetic field process)을 진행한다.
제 1 자성층(a), 터널 베리어층(b), 및 기준층(c~g)을 포함한다. 상기 제 1 자성층(a), 상기 터널 베리어층(b) 및 상기 기준층(c~g)의 적층 순서는 상기 터널 베리어층(b)을 기준으로 바뀔 수 있다. 즉, 상기 제 1 자성층(a)이 상기 터널 베리어층(b) 아래에 그리고 상기 기준층(c~g)이 상기 터널 베리어층(b) 상에 배치될 수 있다. 또는 상기 제 1 자성층(a)이 상기 터널 베리어층(b) 위에 그리고 상기 기준층(c~g)이 상기 터널 베리어층(b) 아래에 배치될 수 있다. 상기 제 1 자성층(a)은 자유층이라고 불릴 수도 있다. 상기 기준층(c~g)은 고정층이라고 불릴수도 있다. 상기 기준층(c~g)은 차례로 적층된 제 2 자성층(c), 캐핑막(d), 제 1 고정층(e), 교환 결합막(f) 및 제 2 고정층(g)을 포함할 수 있다. 상기 제 1 자성층(a) 및 상기 제 2 자성층(c)은 예를 들어, 코발트(Co), 철(Fe), 및 니켈(Ni) 원자들을 포함할 수 있다. 상기 터널 베리어층(b)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 또는 마그네슘-붕소(MgB)의 산화물, 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 상기 캐핑막(d)은 탄탈륨(Ta), 탄탈륨 산화막(TaOx), 티타늄(Ti), 티타늄 산화막(TiOx), 루테늄(Ru), 루테늄산화막(RuOx), 납(Pd), 백금(Pt) 및 금(Au) 중 선택된 적어도 하나를 포함할 수 있다. 상기 고정층들(e, g)은 비자성층들과 강자성층들을 교대로 적층함으로써 형성될 수 있다. 상기 강자성층들은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있고, 상기 비자성층들은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나를 포함할 수 있다. 상기 교환 결합막(f)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나의 막으로 형성될 수 있다.
상기 제 2 고정층(g) 상에 제 2 마스크 패턴(29)을 형성한다. 상기 제 2 마스크 패턴(29)은 예를 들면 실리콘 질화막, 포토레지스트 패턴 또는 금속막일 수 있다.
도 8을 참조하면, 상기 제 2 마스크 패턴(29)을 식각 마스크로 이용하여 상기 자기 터널 접합 패턴(223)을 구성하는 막들(a~g)과 상기 도전 패드막(27a)을 순차적으로 패터닝하여 도전 패드(27)과 상기 자기 터널 접합 패턴(223)을 형성하는 동시에 상기 제 2 층간절연막(13)과 상기 절연 패턴(25)의 상부면을 노출시킨다. 이때 상기 도전 패드(27)는 상기 제 2 콘택 플러그(21)의 상부면의 전부를 덮도록 형성된다. 상기 절연 패턴(25)의 상부면이 상기 도전 패드(27)의 양측에서 노출될 수 있다. 식각 공정에서는 웨이퍼 전체 영역에서 식각 정도의 산포가 발생될 수 있다. 도 8에서는 웨이퍼 전역에서 상기 도전 패드들(27)이 서로 붙는 브릿지나 쇼트를 방지하기 위해, 상기 제 2 층간절연막(13)의 상부가 과식각(over etch)되어 리세스된 영역(13)이 형성된 모습을 개시한다. 상기 리세스된 영역(13)의 측벽은 경사질 수 있으며 상기 리세스된 영역(13)의 끝단에서 상기 절연 패턴(25)의 상부면이 노출될 수 있다. 상기 자기 터널 접합 패턴(223)과 상기 도전 패드(27)을 형성하기 위한 식각 공정에서 만약 상기 절연 패턴(25)이 노출되지 않고 도전막들인 상기 제 2 콘택 플러그(21)나 상기 제 2 베리어 메탈(19)이 노출된다면, 상기 제 2 콘택 플러그(21)나 상기 제 2 베리어 메탈(19)의 일부도 식각되어 이 성분들이 상기 자기 터널 접합 패턴(223)의 측벽에 재증착되어(달라붙어) 상기 막들(a~g)간의 쇼트가 발생할 수 있다. 그러나 본 발명에서는 절연 패턴(25)이 노출되므로 절연막 성분들이 상기 자기 터널 접합 패턴(223)의 측벽에 달라붙을지라도 상기 막들(a~g)간의 쇼트가 발생되지 않는다.
도 9를 참조하면, 상기 제 2 마스크 패턴(29)을 제거하여 상기 제 2 고정층(g)을 노출시킨다. 상기 반도체 기판(1)의 전면 상에 제 3 층간절연막(33)을 적층하여 상기 리세스된 영역들(31)을 채우며 상기 자기 터널 접합 패턴(223)의 측벽을 덮는다. 제 3 층간절연막(33)에 대하여 CMP나 에치백 공정을 진행하여 상기 제 2 고정층(g)의 상부면을 노출시킨다. 상기 제 3 층간절연막(33) 상에 상기 자기 터널 접합 패턴(223)과 접하는 도전 라인(35)을 형성한다. 상기 도전 라인(35)은 상기 불순물 주입 영역(3)의 옆에 배치될 수 있는 워드라인과 교차하는 비트라인에 해당할 수 있다.
도 9의 반도체 장치에서, 상기 제 3 층간절연막(33)은 상기 절연 패턴(25)의 경사진 면과 접한다. 상기 자기 터널 접합 패턴(223)은 상기 제 2 콘택홀(17)의 상단 직경보다 좁게 형성된다. 이와 같이 상기 자기 터널 접합 패턴(223)이 상대적으로 작게 형성되어 저전력에서 동작이 가능해질 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 10을 참조하면, 본 반도체 장치에서는 제 2 층간절연막(13)에 리세스된 영역(31)의 형성 없이 상기 제 2 층간절연막(13)의 상부면이 평탄하며 절연 패턴(25)의 상부면과 공면을 이룬다. 그 외의 구성은 도 9의 반도체 장치와 같다. 도 10의 반도체 장치는, 자기 터널 접합 패턴(223)과 도전 패드(27)을 형성하는 식각 공정이 이상적으로 상기 제 2 층간절연막(13)의 상부면이 노출될 때 중지될 경우, 형성될 수 있다.
도 11 내지 도 15는 본 발명의 실시예들에 따른 반도체 장치의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 11을 참조하면, 도 3과 유사한 상태를 나타내나 제 2 베리어메탈막(19a)의 두께가 도 3의 경우보다 얇다. 즉, 제 2 층간절연막(13)에 제 2 콘택홀(17)을 형성하고, 제 2 베리어메탈막(19a)을 콘포말하게 그리고 도 3의 경우보다 얇은 두께로 형성하고 제 2 도전막(21a)을 형성하여 상기 제 2 콘택홀(17)을 채운다.
도 12를 참조하면, 상기 제 2 도전막(21a)과 상기 제 2 베리어메탈막(19a)에 대하여 에치백 공정을 진행하여 상기 제 2 콘택홀(17)의 상부 측벽을 노출시키는 동시에 상기 제 2 콘택홀(17)의 하부에 제 2 베리어메탈(19)과 제 2 콘택플러그(21)를 형성한다. 이때 에치백 공정을 진행하기 전에 먼저 상기 제 2 도전막(21a)과 상기 제 2 베리어메탈막(19a)에 대하여 CMP 공정을 진행하여 도 4와 같이 제 2 층간절연막(13)의 상부면을 노출시킬 수도 있다. 상기 제 2 층간절연막(13)의 전면 상에 제 3 베리어메탈막(51a)을 콘포말하게 형성하여 상기 제 2 콘택홀(17)의 상부 측벽, 상기 제 2 베리어메탈(21)의 상부면 및 상기 제 2 콘택플러그(21)의 상부면을 덮는다. 상기 제 3 베리어메탈막(51a)은 티타늄질화막이나 텅스텐 질화막 같은 금속질화막으로 형성될 수 있다. 상기 제 3 베리어메탈막(51a)의 두께는 상기 제 2 베리어메탈(19)의 두께보다 두껍게 형성된다. 상기 제 3 베리어메탈막(51a) 상에 제 3 도전막(53a)을 형성하여 상기 제 2 콘택홀(17)의 상부를 채운다. 상기 제 3 도전막(53a)은 상기 제 3 베리어메탈막(51a)과 다른 도전물질로 형성될 수 있다. 상기 제 3 도전막(53a)은 예를 들면 구리나 텅스텐으로 형성될 수 있다.
도 13을 참조하면, CMP나 에치백 공정을 진행하여 상기 제 2 층간절연막(13) 상의 상기 제 3 베리어메탈막(51a)과 상기 제 3 도전막(53a)을 제거하여 상기 제 2 층간절연막(13)의 상부면을 노출시키는 동시에 상기 제 2 콘택홀(17)의 상부에 제 3 베리어메탈(51)과 제 3 콘택 플러그(53)를 형성한다.
도 14를 참조하면, 상기 제 3 베리어메탈(51)의 일부를 선택적으로 제거하여 상기 제 2 콘택홀(17)의 상부 내측벽과 상기 제 3 콘택 플러그(53)의 측벽을 노출시키는 링(ring) 형태의 홈을 형성한다. 상기 제 3 베리어 메탈(51)을 선택적으로 제거하는 공정은, 예를 들면 황산, 과산화물 및 무기암모늄을 포함하는 식각액을 이용하는 습식 식각 공정으로 진행될 수 있다. 상기 반도체 기판(1)의 전면 상에 절연막을 형성하여 상기 홈을 채우고 평탄화 공정을 진행하여 상기 제 2 층간절연막(13) 상의 상기 절연막을 제거하고 상기 홈 안에 절연 패턴(55)을 남긴다. 상기 절연 패턴(55)은 예를 들면 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 절연 패턴(55)은 상기 제 2 콘택홀(17)의 상단에서 상기 제 3 콘택플러그(53)의 측벽을 감싸며, 상기 절연 패턴(55)의 상부면이 노출된다.
도 15를 참조하면, 상기 제 2 층간절연막(13)의 전면 상에 도전 패드막과, 자기 터널 접합 패턴(223)을 구성하는 다층막들(a~g)을 형성하고 패터닝하여 도전 패드(27)와 자기 터널 접합 패턴(223)을 형성한다. 상기 도전 패드(27)는 예를 들면 비정질 결정 구조를 가지는 티타늄질화막일 수 있다. 또는 상기 도전 패드(27)는 제 1 자성층(a)이 가져야할 결정구조를 가지도록 형성될 수 있다. 상기 패터닝 과정 동안 제 2 층간절연막(13)의 상부가 과식각되어 리세스된 영역(31)이 형성될 수 있다. 상기 도전 패드(27) 아래에서 상기 절연 패턴(55)의 경사진 상부면이 노출될 수 있다. 상기 도전 패드(27)는 상기 제 3 콘택 플러그(53)의 상부면을 전체 덮도록 형성된다. 상기 제 2 층간절연막(13) 상에 제 3 층간절연막(33)을 형성한다. 그리고 상기 제 3 층간절연막(33) 상에 상기 자기 터널 접합 패턴(223)과 접하는 도전 라인(35)을 형성한다. 구체적인 막들의 종류 및 공정 과정은 도 1 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15의 반도체 장치에서는, 제 2 콘택홀(17) 안에, 제 2 베리어메탈(19), 제 2 콘택플러그(21), 제 3 베리어 메탈(51), 제 3 콘택플러그(53) 및 절연 패턴(55)이 배치된다. 상기 제 3 베리어 메탈(51)은 상기 제 2 콘택 플러그(21)과 상기 제 3 콘택 플러그(53) 사이에 개재된다.
도 11 내지 도 15의 반도체 장치의 제조 방법에서는 제 2 베리어메탈(19)의 두께를 상대적으로 얇게 만들어 제 2 콘택플러그(21)의 매립성을 향상시킬 수 있다. 또한 베리어메탈의 전기저항은 콘택플러그 보다 높은데, 이 방법에서는 전기저항이 상대적으로 높은 베리어메탈이 상기 제 2 콘택홀(17) 안에서 적게 존재하므로, 상기 제 2 콘택홀(17) 안에 배치되는 도전체들의 전체적인 전기 저항이 작아져 신호전달 속도를 향상시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 16을 참조하면, 본 반도체 장치에서는 제 2 층간절연막(13)에 리세스된 영역(31)의 형성 없이 상기 제 2 층간절연막(13)의 상부면이 평탄하며 절연 패턴(25)의 상부면과 공면을 이룬다. 그 외의 구성은 도 15의 반도체 장치와 같다. 도 16의 반도체 장치는, 자기 터널 접합 패턴(223)과 도전 패드(27)을 형성하는 식각 공정이, 이상적으로 상기 제 2 층간절연막(13)의 상부면이 노출될 때, 중지될 경우, 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 17을 참조하면, 본 반도체 장치에서는 도전 패드(27)가 제 2 콘택홀(17) 안에서 상단부에 배치된다. 상기 도전 패드(27)는 도 14에서처럼 절연 패턴(55)을 형성한 후에, 제 3 콘택플러그(53)의 일부를 제거하고 도전 패드막을 형성한 후 평탄화 공정을 진행함으로써 형성될 수 있다. 이때 자기 터널 접합 패턴(223)의 하부면은 상기 제 2 도전 패드(27)의 상부면의 전체를 덮도록 형성되고, 상기 자기 터널 접합 패턴(223)의 아래의 옆에서 상기 절연 패턴(55)의 상부면이 노출된다. 그 외의 구성 및 제조 방법은 도 11 내지 도 15를 참조하여 설명한 바와 동일/유사할 수 있다. 도 18은 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.
도 18을 참조하면, 반도체 기판(201)에 소자분리막(203)이 평면적으로 제 1 방향(D1)으로 연장되는 라인 형태로 배치되어 활성 영역을 정의한다. 상기 반도체 기판에는 상기 소자분리막(203)과 상기 반도체 기판(201)의 일부분이 리세스되어 제 2 방향(D2)으로 연장되는 복수개의 그루브들(205)이 형성된다. 상기 그루브들(205) 안에는 각각 워드라인(209)이 배치된다. 상기 워드라인(209)과 상기 반도체 기판(201) 사이에는 게이트 절연막(207)이 개재된다. 상기 워드라인(209) 상에는 캐핑 패턴(211)이 배치된다. 상기 워드라인(209)은 도전 물질로 형성될 수 있다. 상기 게이트 절연막(207)은 예를 들면 실리콘 산화막과 같은 절연막으로 형성될 수 있다. 상기 캐핑 패턴(211)은 예를 들면 실리콘 질화막과 같은 절연막으로 형성될 수 있다. 상기 워드라인(209)의 양측의 상기 반도체 기판(201)에는 제 1 및 제 2 불순물 주입 영역들(213a, 213b)이 배치된다. 상기 워드라인들(209) 사이에 배치되는 제 2 불순물 주입 영역들(213b)은 공통 소오스 라인(215)에 연결된다. 상기 공통 소오스 라인(215)과 이격되는 제 1 불순물 주입 영역들(213a) 상에는 각각 제 1 도전 패드들(214)이 배치된다. 상기 공통 소오스 라인(215)와 상기 제 1 도전 패드들(214)은 예를 들면 금속 실리사이드로 형성될 수 있다. 상기 제 1 도전 패드들(214), 상기 공통 소오스 라인(215) 및 상기 캐핑 패턴들(211)의 상부면들은 서로 공면을 이룰 수 있다.
상기 제 1 도전 패드들(214), 상기 공통 소오스 라인(215) 및 상기 캐핑 패턴들(211) 상에는 층간절연막(216)이 배치된다. 상기 층간절연막(216)안에는 예를 들면 도 10과 같은 단면 구조를 가지는 콘택 구조체(224)가 배치된다. 즉, 상기 콘택 구조체(224)는 콘택홀(217)의 바닥과 측벽을 일부 덮는 베리어 메탈(219), 상기 콘택홀(217) 안에 배치되는 콘택 플러그 및 상기 콘택홀(217)의 상단에서 상기 콘택 플러그와 상기 콘택홀(217)의 내측벽 사이에 개재되는 절연 패턴(225)을 포함한다.
본 예에서 상기 콘택 구조체(224)는 도 10과 같은 단면을 갖는다고 설명하였지만, 이외에도 상기 콘택 구조체(224)는 도 9, 도 15, 도 16 및 도 17의 구조를 가질 수 있다. 도 17의 경우 상기 제 2 도전 패드(222)가 상기 콘택홀(217) 안에 배치될 수 있다.
상기 콘택 구조체(224) 상에는 제 2 도전 패드(222)와 자기 접합 터널 패턴(223)이 배치된다. 상기 제 2 도전 패드(222)는 비정질 도전막으로 형성될 수 있다. 상기 제 2 도전 패드(222) 옆에서 오직 상기 절연 패턴(225)의 상부면이 노출된다. 상기 제 2 도전 패드(222)는 완전히 상기 콘택 플러그의 상부면을 덮는다. 상기 자기 터널 접합 패턴(223)은 상기 워드라인(209)와 교차하는 제 1 방향(D1)로 연장되는 비트라인(227)에 연결된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 201: 반도체 기판
3, 213a, 213b: 불순물 주입 영역
5, 13, 33, 216: 층간절연막
6, 17, 217: 콘택홀
7, 19, 51, 219: 베리어메탈
9, 21, 53: 콘택플러그
11: 식각 저지막
25, 55, 225: 절연 패턴
27, 214, 222: 도전 패드
223: 자기 터널 접합 패턴
31: 리세스된 영역
35: 도전 라인
209: 워드라인
215: 공통 소오스 라인
227: 비트라인

Claims (10)

  1. 반도체 기판 상에 배치되며 콘택홀을 포함하는 제 1 층간절연막;
    상기 콘택홀 안에 배치되는 콘택플러그;
    상기 콘택홀 안에서 상기 콘택플러그의 하부면과 하부 측면을 덮되 상기 콘택 플러그의 상부 측벽을 노출시키는 제 1 베리어 메탈; 및
    상기 콘택플러그의 상부면을 덮는 자기터널접합 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘택홀 안에서 상기 콘택플러그의 상부 측벽을 덮는 절연막을 더 포함하되,
    상기 자기 터널 접합 패턴 아래에서 상기 절연막이 노출되는 반도체 장치.
  3. 제 2 항에 있어서
    상기 제 1 층간절연막 상에 배치되며 상기 자기터널접합 패턴의 측면을 덮는 제 2 층간절연막을 더 포함하되, 상기 제 2 층간절연막은 상기 절연막과 접하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 층간절연막의 상부면은 리세스된 영역을 가지며, 상기 절연막의 상부면은 상기 리세스된 영역의 측벽의 가장자리에서 노출되는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 층간절연막의 상부면은 상기 절연막과 공면을 이루는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 콘택 플러그는 상기 제 1 베리어메탈과 접하는 제 1 콘택플러그와 상기 절연막과 접하는 제 2 콘택플러그를 포함하며,
    상기 반도체 장치는 상기 제 1 콘택 플러그와 상기 제 2 콘택플러그 사이에 개재되는 제 2 베리어 메탈을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 베리어 메탈은 상기 제 1 베리어메탈보다 두꺼운 반도체 장치.
  8. 제 6 항에 있어서,
    상기 절연막은 상기 제 1 베리어메탈보다 두꺼운 반도체 장치.
  9. 반도체 기판 상에 콘택홀을 포함하는 층간절연막을 형성하는 단계;
    상기 콘택홀의 내벽을 콘포말하게 덮는 제 1 베리어 메탈을 형성하는 단계;
    상기 콘택홀 안에 제 1 콘택플러그를 형성하는 단계;
    상기 제 1 베리어 메탈의 상부를 절연막으로 대체시키는 단계;
    상기 제 1 콘택플러그의 상부면을 덮는 자기터널접합 패턴을 형성하는 동시에 상기 절연막을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 베리어 메탈은 상기 콘택홀의 상부 내벽을 콘포말하게 덮도록 형성되며, 상기 방법은 상기 제 1 베리어 메탈을 형성하기 전에,
    상기 콘택홀의 하부 내벽과 바닥을 콘포말하게 덮는 제 2 베리어 메탈을 형성하는 단계; 및
    상기 콘택홀 안에서 상기 제 2 베리어 메탈과 접하는 제 2 콘택플러그를 형성하는 단게를 더 포함하되,
    상기 제 1 베리어 메탈은 상기 제 2 콘택플러그의 상부면을 덮도록 형성되는 반도체 장치의 제조 방법.
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