CN115249726A - 半导体存储器元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体存储器元件及其制作方法，其中该半导体存储器元件包含一基底，其上设有一导体区域；一层间介电层，设于所述基底上；一导电通孔，电连接到所述导体区域，其中所述导电通孔包括嵌入在所述层间介电层中的一下部和从所述层间介电层的一顶面突出的一上部，其中所述上部具有一圆弧形顶面；以及一存储结构，顺形地覆盖所述圆弧形顶面。

Description

半导体存储器元件及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体存储器元件及其制作方法。
背景技术
磁性随机存取存储器(Magnetic Random Access Memory，MRAM)是一种非挥发性的半导体存储器，其在关掉电源后，仍可以保持已存储的数据完整。在性能方面，MRAM拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且基本上可以无限次地重复写入，是一种“全功能”的固态存储器。因而，MRAM有望主导下一代存储器市场。
MRAM一般包括外围电路及多个磁性存储单元，磁性存储单元通常由一个晶体管和一个磁隧穿结(MTJ，Magnetic Tunnel Junction)组成。并且，所述MTJ是位于CMOS集成电路的两层金属层之间的，例如插在第二层金属层与第三层金属层之间，所述两层金属层之间通过金属通孔(via)相连。
目前，MTJ的尺寸受限于离子束蚀刻角度遮蔽效应的影响，无法任意加大，导致隧穿磁阻(tunneling magnetoresistance，TMR)无法进一步提升。
发明内容
本发明的主要目的在于提供一种半导体存储器元件及其制作方法，以解决上述现有技术的不足和缺点。
本发明一方面提供一种半导体存储器元件，包含一基底，其上设有一导体区域；一层间介电层，设于所述基底上；一导电通孔，电连接到所述导体区域，其中所述导电通孔包括嵌入在所述层间介电层中的一下部和从所述层间介电层的一顶面突出的一上部，其中所述上部具有一圆弧形顶面；以及一存储结构，顺形地覆盖所述圆弧形顶面。
根据本发明实施例，所述下部的厚度大于所述上部的厚度。
根据本发明实施例，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
根据本发明实施例，所述半导体存储器元件另包含一蚀刻停止层，设于所述层间介电层和所述基底之间。
根据本发明实施例，所述存储结构包括一磁隧穿结堆叠。
根据本发明实施例，所述导电通孔包含一钨金属层。
根据本发明实施例，所述导电通孔在所述钨金属层与所述层间介电层之间具有一阻障层。
本发明另一方面提供一种半导体存储器元件，包括一基底，其上设有一导体区域；一层间介电层，设于所述基底上；一导电通孔，电连接到所述导体区域，其中所述导电通孔包括嵌入在所述层间介电层中的一下部和从所述层间介电层的一顶面突出的一上部，其中所述上部具有一平坦顶面，以及介于所述平坦顶面和所述上部的一侧壁表面之间的一圆弧边角表面；以及一存储结构，顺形地覆盖所述圆弧边角表面。
根据本发明实施例，所述下部的厚度大于所述上部的厚度。
根据本发明实施例，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
根据本发明实施例，所述半导体存储器元件另包含一蚀刻停止层，设于所述层间介电层和所述基底之间。
根据本发明实施例，所述存储结构包括一磁隧穿结堆叠。
根据本发明实施例，所述导电通孔包括一钨金属层。
根据本发明实施例，所述导电通孔在所述钨金属层与所述层间介电层之间具有一阻障层。
本发明又另一方面提供一种形成半导体存储器元件的方法，包括：提供一基底，其上设有一导体区域；在所述基底上形成一层间介电层；在所述层间介电层中形成一导电通孔，其中，所述导电通孔电连接至所述导体区域；对所述层间介电层进行一第一蚀刻制作工艺，从而使所述导电通孔的一上部突出于所述层间介电层的一顶面，并且使所述导电通孔的一下部嵌入在所述层间介电层中；对所述导电通孔的所述上部进行一第二蚀刻制作工艺以修整所述上部；以及形成一存储结构，顺形地覆盖所述导电通孔的所述上部。
根据本发明实施例，所述下部的厚度大于所述上部的厚度。
根据本发明实施例，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
根据本发明实施例，所述方法另包含：形成一蚀刻停止层，于所述层间介电层和所述基底之间。
根据本发明实施例，在对所述导电通孔的所述上部进行所述第二蚀刻制作工艺后，所述上部具有一圆弧形顶面。
根据本发明实施例，在对所述导电通孔的所述上部进行所述第二蚀刻后，所述上部具有平坦的顶面以及介于所述平坦顶面和所述上部的一侧壁表面之间的一圆弧边角表面。
附图说明
图1至图5为本发明一实施例所绘示的一种形成半导体存储器元件的方法示意图；
图6至图10为本发明另一实施例所绘示的一种形成半导体存储器元件的方法示意图。
主要元件符号说明
1、2 半导体存储器元件
20 导电通孔
20U 上部
20L 下部
30 存储结构
100 基底
110 导体区域
120 介电层
130 蚀刻停止层
140 层间介电层
201 钨金属层
202 阻障层
300 堆叠结构
301 下电极层
302 磁隧穿结堆叠
303 上电极层
PR 光致抗蚀剂图案
S1～S7 顶面
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
图1至图5为根据本发明一实施例所绘示的一种形成半导体存储器元件1的方法示意图。如图1所示，首先提供一基底100，例如，硅基底，其上设有一导体区域110。例如，导体区域110可以是设置在一介电层120中的铜金属层，但不限于此。根据本发明实施例，介电层120可以是低介电常数材料层，例如，其介电常数可以小于2.5，但不限于此。在基底100上形成有一层间介电(inter-layer dielectric)层140。根据本发明实施例，层间介电层140可以是四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化硅层。
根据本发明实施例，在层间介电层140和基底100之间可以另外形成一蚀刻停止层130，例如，氮掺杂氮化硅(nitrogen-doped silicon carbide)层，但不限于此。
根据本发明实施例，接着，在层间介电层140中形成一导电通孔20。根据本发明实施例，导电通孔20电连接至导体区域110。此时，导电通孔20的顶面S1和层间介电层140的顶面S2是齐平的。根据本发明实施例，导电通孔20可以包含一钨金属层201。此外，导电通孔20在钨金属层201和层间介电层140之间可以具有一阻障层202，例如，氮化钛，但不限于此。
形成导电通孔20的方法可以包括光刻(lithography)制作工艺、蚀刻(etching)制作工艺、化学气相沉积(CVD)制作工艺和化学机械研磨(CMP)制作工艺等。
如图2所示，接着，对层间介电层140进行一第一蚀刻制作工艺，例如干蚀刻制作工艺，将一部分的层间介电层140去除，从而使导电通孔20的一上部20U突出于层间介电层140的顶面S3，并且使导电通孔20的一下部20L嵌入在层间介电层140中。
如图3所示，接着，对导电通孔20的上部20U进行一第二蚀刻制作工艺，例如干蚀刻制作工艺，以修整上部20U。根据本发明实施例，在对导电通孔20的上部20U进行上述第二蚀刻制作工艺后，上部20U具有一圆弧形顶面S4。根据本发明实施例，导电通孔20的下部20L的厚度可以大于上部20U的厚度。
如图4所示，接着，在层间介电层140的顶面S3上和导电通孔20的上部20U依序顺形地沉积一下电极层301、一磁隧穿结堆叠302和一上电极层303。下电极层301、磁隧穿结堆叠302和上电极层303构成堆叠结构300。根据本发明实施例，下电极层301可以是例如氮化钽，上电极层303可以是例如氮化钛，但不限于此。根据本发明实施例，磁隧穿结堆叠302可以包含一参考层、一通道层和一自由层，但不限于此。其中，参考层和自由层可以包含磁性材料，通道层可以包含绝缘材料，但不限于此。
如图5所示，接着，进行一光刻制作工艺，在导电通孔20上形成一光致抗蚀剂图案PR，再以蚀刻制作工艺，例如，各向异性干蚀刻制作工艺，蚀刻未被光致抗蚀剂图案PR覆盖的堆叠结构300，从而形成存储结构30，顺形地覆盖导电通孔20的上部20U。后续步骤可以包括低介电常数材料层沉积和后段金属化制作工艺，由于是周知技术，因此不另赘述。
图6至图10为根据本发明另一实施例所绘示的一种形成半导体存储器元件2的方法示意图。如图6所示，同样提供一基底100，例如，硅基底，其上设有一导体区域110。例如，导体区域110可以是设置在一介电层120中的铜金属层，但不限于此。根据本发明实施例，介电层120可以是低介电常数材料层，例如，其介电常数可以小于2.5，但不限于此。在基底100上形成有一层间介电层140。根据本发明实施例，层间介电层140可以是TEOS氧化硅层。
根据本发明实施例，在层间介电层140和基底100之间可以另外形成一蚀刻停止层130，例如，氮掺杂氮化硅层，但不限于此。
根据本发明实施例，接着，在层间介电层140中形成一导电通孔20。根据本发明实施例，导电通孔20电连接至导体区域110。此时，导电通孔20的顶面S1和层间介电层140的顶面S2是齐平的。根据本发明实施例，导电通孔20可以包含一钨金属层201。此外，导电通孔20在钨金属层201和层间介电层140之间可以具有一阻障层202，例如，氮化钛，但不限于此。
如图7所示，接着，对层间介电层140进行一第一蚀刻制作工艺，例如干蚀刻制作工艺，将一部分的层间介电层140去除，从而使导电通孔20的一上部20U突出于层间介电层140的顶面S3，并且使导电通孔20的一下部20L嵌入在层间介电层140中。
如图8所示，接着，对导电通孔20的上部20U进行一第二蚀刻制作工艺，例如干蚀刻制作工艺，以修整上部20U。根据本发明实施例，在对导电通孔20的上部20U进行上述第二蚀刻制作工艺后，上部20U具有一平坦的顶面S5以及介于平坦顶面S5和上部20U的一侧壁表面S7之间的一圆弧边角表面S6。根据本发明实施例，导电通孔20的下部20L的厚度可以大于上部20U的厚度。
如图9所示，接着，在层间介电层140的顶面S3上和导电通孔20的上部20U依序顺形地沉积一下电极层301、一磁隧穿结堆叠302和一上电极层303。下电极层301、磁隧穿结堆叠302和上电极层303构成堆叠结构300。根据本发明实施例，下电极层301可以是例如氮化钽，上电极层303可以是例如氮化钛，但不限于此。根据本发明实施例，磁隧穿结堆叠302可以包含一参考层、一通道层和一自由层，但不限于此。其中，参考层和自由层可以包含磁性材料，通道层可以包含绝缘材料，但不限于此。
如图10所示，接着，进行一光刻制作工艺，在导电通孔20上形成一光致抗蚀剂图案PR，再以蚀刻制作工艺，例如，各向异性干蚀刻制作工艺，蚀刻未被光致抗蚀剂图案PR覆盖的堆叠结构300，从而形成存储结构30，顺形地覆盖导电通孔20的上部20U。后续步骤可以包括低介电常数材料层沉积和后段金属化制作工艺，由于是周知技术，因此不另赘述。
本发明通过二次蚀刻，对导电通孔20的上部20U进行修整，使得上部20U具有圆弧形顶面S4(图3)或者具有平坦的顶面S5以及介于平坦顶面S5和上部20U的侧壁表面S7之间的圆弧边角表面S6(图8)，后续形成的存储结构30，顺形地覆盖导电通孔20的上部20U，可以增加磁隧穿结堆叠302和导电通孔20之间的重叠面积，从而提升隧穿磁阻(TMR)。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体存储器元件，其特征在于，包含：
基底，其上设有导体区域；
层间介电层，设于所述基底上；
导电通孔，电连接到所述导体区域，其中所述导电通孔包括嵌入在所述层间介电层中的下部和从所述层间介电层的顶面突出的上部，其中所述上部具有圆弧形顶面；以及
存储结构，顺形地覆盖所述圆弧形顶面。
2.根据权利要求1所述的半导体存储器元件，其中，所述下部的厚度大于所述上部的厚度。
3.根据权利要求1所述的半导体存储器元件，其中，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
4.根据权利要求1所述的半导体存储器元件，其中，另包含：
蚀刻停止层，设于所述层间介电层和所述基底之间。
5.根据权利要求1所述的半导体存储器元件，其中，所述存储结构包括磁隧穿结堆叠。
6.根据权利要求1所述的半导体存储器元件，其中，所述导电通孔包含钨金属层。
7.根据权利要求6所述的半导体存储器元件，其中，所述导电通孔在所述钨金属层与所述层间介电层之间具有阻障层。
8.一种半导体存储器元件，其特征在于，包括：
基底，其上设有导体区域；
层间介电层，设于所述基底上；
导电通孔，电连接到所述导体区域，其中所述导电通孔包括嵌入在所述层间介电层中的下部和从所述层间介电层的顶面突出的上部，其中所述上部具有平坦顶面，以及介于所述平坦顶面和所述上部的侧壁表面之间的圆弧边角表面；以及
存储结构，顺形地覆盖所述圆弧边角表面。
9.根据权利要求8所述的半导体存储器元件，其中，所述下部的厚度大于所述上部的厚度。
10.根据权利要求8所述的半导体存储器元件，其中，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
11.根据权利要求8所述的半导体存储器元件，其中，另包含：
蚀刻停止层，设于所述层间介电层和所述基底之间。
12.根据权利要求8所述的半导体存储器元件，其中，所述存储结构包括磁隧穿结堆叠。
13.根据权利要求8所述的半导体存储器元件，其中，所述导电通孔包括钨金属层。
14.根据权利要求13所述的半导体存储器元件，其中，所述导电通孔在所述钨金属层与所述层间介电层之间具有阻障层。
15.一种形成半导体存储器元件的方法，包括：
提供基底，其上设有导体区域；
在所述基底上形成层间介电层；
在所述层间介电层中形成导电通孔，其中，所述导电通孔电连接至所述导体区域；
对所述层间介电层进行第一蚀刻制作工艺，从而使所述导电通孔的上部突出于所述层间介电层的顶面，并且使所述导电通孔的下部嵌入在所述层间介电层中；
对所述导电通孔的所述上部进行第二蚀刻制作工艺以修整所述上部；以及
形成存储结构，顺形地覆盖所述导电通孔的所述上部。
16.根据权利要求15所述的方法，其中，所述下部的厚度大于所述上部的厚度。
17.根据权利要求15所述的方法，其中，所述层间介电层是四乙氧基硅烷(TEOS)氧化硅层。
18.根据权利要求15所述的方法，其中，另包含：
形成蚀刻停止层，在所述层间介电层和所述基底之间。
19.根据权利要求15所述的方法，其中，在对所述导电通孔的所述上部进行所述第二蚀刻制作工艺后，所述上部具有圆弧形顶面。
20.根据权利要求15所述的方法，其中，在对所述导电通孔的所述上部进行所述第二蚀刻后，所述上部具有平坦的顶面以及介于所述平坦顶面和所述上部的侧壁表面之间的圆弧边角表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130008836A (ko) * 2011-07-13 2013-01-23 에스케이하이닉스 주식회사 자기터널 접합 소자 및 그 제조방법
KR102451098B1 (ko) * 2015-09-23 2022-10-05 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
KR102368033B1 (ko) * 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
US10177311B1 (en) 2017-10-12 2019-01-08 United Microelectronics Corp. Resistive random access memory (RRAM) and fabrication method thereof

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