CN108288670B - 磁存储器装置 - Google Patents

磁存储器装置 Download PDF

Info

Publication number
CN108288670B
CN108288670B CN201810022092.1A CN201810022092A CN108288670B CN 108288670 B CN108288670 B CN 108288670B CN 201810022092 A CN201810022092 A CN 201810022092A CN 108288670 B CN108288670 B CN 108288670B
Authority
CN
China
Prior art keywords
pattern
interlayer insulating
insulating layer
layer
magnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810022092.1A
Other languages
English (en)
Other versions
CN108288670A (zh
Inventor
郑大恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108288670A publication Critical patent/CN108288670A/zh
Application granted granted Critical
Publication of CN108288670B publication Critical patent/CN108288670B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

一种磁存储器装置，包括衬底上的磁隧道结图案和磁隧道结图案上的掩模结构。掩模结构包括导电图案和牺牲图案，其中导电图案在磁隧道结图案与牺牲图案之间，牺牲图案包括相对于导电图案具有蚀刻选择性的材料。所述装置包括与掩模结构的导电图案的表面接触的上接触插塞。所述装置包括覆盖衬底的单元区和外围电路区的下层间绝缘层，其中单元区上的下层间绝缘层在邻近的磁隧道结图案之间具有凹进的顶表面。

Description

磁存储器装置
相关申请的交叉引用
本申请要求于2017年1月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0003663的优先权，该专利申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及磁存储器装置及其制造方法，并且具体地说，涉及包括磁隧道结的磁存储器装置及其制造方法。
背景技术
由于对速度增加和/或功耗减小的电子装置的需求增加，半导体装置可构造为以更快的操作速度和/或更低的操作电压来操作。已经提议使用磁存储器装置来实现这样的装置。例如，磁存储器装置可提供诸如延迟减小和/或非易失性的技术优点。结果，磁存储器装置正在成为下一代存储器装置。
磁存储器装置包括磁隧道结(MTJ)图案。MTJ图案可包括两个磁层和介于它们之间的绝缘层。MTJ图案的电阻根据磁层的磁化方向而变化。例如，当磁层的磁化方向彼此反向平行时MTJ图案的电阻比当磁层的磁化方向彼此平行时更高。这种电阻的差异可用于磁存储器装置的数据存储操作。
然而，仍然需要更多的研究来批量生产磁存储器装置和满足对具有更高集成密度和更低功耗特性的磁存储器装置的需要。
发明内容
本发明构思的一些示例实施例提供了具有改进的电特性的磁存储器装置和一种制造该磁存储器装置的方法。
本发明构思的一些示例实施例提供了一种容易地制造磁存储器装置的方法和由此制造的磁存储器装置。
根据本发明构思的一些示例实施例，一种磁存储器装置可包括：衬底上的磁隧道结图案；掩模结构，其包括导电图案和牺牲图案，导电图案在磁隧道结图案与牺牲图案之间，牺牲图案包括相对于导电图案具有蚀刻选择性的材料；以及上接触插塞，其与导电图案的表面接触。
根据本发明构思的一些示例实施例，一种磁存储器装置可包括：衬底上的多个磁隧道结图案，所述多个磁隧道结图案中的邻近的磁隧道结图案在平行于衬底的顶表面的方向上彼此间隔开；以及所述多个磁隧道结图案中的分离的对应的磁隧道结图案上的多个掩模结构。所述多个掩模结构中的每个掩模结构可包括图案交替堆叠件，图案交替堆叠件包括至少两个导电图案和至少两个牺牲图案。所述至少两个牺牲图案中的每个牺牲图案可包括相对于所述至少两个导电图案具有蚀刻选择性的材料。
根据本发明构思的一些示例实施例，一种磁存储器装置可包括：衬底，所述衬底包括单元区和外围电路区；下层间绝缘层，其覆盖衬底的单元区和外围电路区；在下层间绝缘层上且在单元区上的多个磁隧道结图案，所述多个磁隧道结图案在平行于衬底的顶表面的方向上彼此间隔开；以及所述多个磁隧道结图案中的分离的对应的磁隧道结图案上的多个掩模结构。所述多个掩模结构中的每个掩模结构可包括导电图案和牺牲图案。所述多个掩模结构的各个牺牲图案可分别包括相对于所述多个掩模结构的导电图案具有蚀刻选择性的材料。单元区上的下层间绝缘层可具有在所述多个磁隧道结图案中的邻近的磁隧道结图案之间的凹进顶表面，所述凹进顶表面朝着衬底凹进。当从衬底的顶表面测量时，外围电路区上的下层间绝缘层的顶表面低于所述凹进顶表面。
根据一些示例实施例，一种磁存储器装置可包括：衬底上的磁隧道结图案；以及包括导电图案和牺牲图案的掩模结构。所述导电图案可在磁隧道结图案与牺牲图案之间，所述牺牲图案可包括相对于导电图案具有蚀刻选择性的材料。
附图说明
将从下面结合附图的简单描述中更清楚地理解示例实施例。附图表示了如本文所述的非限制性示例实施例。
图1是根据本发明构思的一些示例实施例的磁存储器装置的存储器单元阵列的电路图。
图2是根据本发明构思的一些示例实施例的磁存储器装置的单位存储器单元的电路图。
图3是根据本发明构思的一些示例实施例的磁存储器装置的平面图。
图4是沿着图3的线A-A'和线B-B’截取的剖视图。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法的剖视图，并且它们中的每一个是沿着图3的线A-A'和线B-B’截取的。
图16是根据本发明构思的一些示例实施例的磁存储器装置的平面图。
图17是沿着图16的线A-A'和线B-B’截取的剖视图。
图18是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法的沿着图16的线A-A'和线B-B’截取的剖视图。
图19是根据本发明构思的一些示例实施例的磁存储器装置的平面图。
图20是沿着图19的线A-A'和线B-B’截取的剖视图。
图21是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法的沿着图19的线A-A'和线B-B’截取的剖视图。
图22A是示出根据本发明构思的一些示例实施例的磁隧道结图案的示例的剖视图。
图22B是示出根据本发明构思的一些示例实施例的磁隧道结图案的另一示例的剖视图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的书面描述。然而，这些附图不一定按照比例绘制，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为局限或限制通过示例实施例包含的值或特性的范围。例如，为了清楚，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在将参照其中示出了示例实施例的附图更完全地描述本发明构思的示例实施例。
图1是根据本发明构思的一些示例实施例的磁存储器装置的存储器单元阵列的电路图，图2是根据本发明构思的一些示例实施例的磁存储器装置的单位存储器单元的电路图。
参照图1，存储器单元阵列10可包括多条字线WL0至WL3、多条位线BL0至BL3和多个单位存储器单元MC。单位存储器单元MC可按照二维方式或者三维方式排列。单位存储器单元MC可排列在设为彼此交叉的字线WL0至WL3与位线BL0至BL3之间并且连接至字线WL0至WL3与位线BL0至BL3。字线WL0至WL3中的每一条可连接至多个单位存储器单元MC。连接至字线WL0至WL3中的每一条的单位存储器单元MC可分别连接至位线BL0至BL3，并且连接至位线BL0至BL3中的每一条的单位存储器单元MC可分别连接至字线WL0至WL3。连接至字线WL0至WL3中的每一条的单位存储器单元MC可通过位线BL0至BL3连接至读写电路。
参照图2，单位存储器单元MC中的每一个可包括存储器元件ME和选择元件SE。存储器元件ME可设置在位线BL与选择元件SE之间并且连接至位线BL与选择元件SE，并且选择元件SE可设置在存储器元件ME与字线WL之间并且连接至存储器元件ME与字线WL。存储器元件ME可为可变电阻装置，其电阻可通过施加于其的电脉冲而切换为至少两个状态中的一个。在一些示例实施例中，存储器元件ME可具有层叠结构，其电阻可通过利用通过层叠结构的电流的自旋转移处理而改变。例如，存储器元件ME可具有构造为呈现磁致电阻特性的层叠结构，并且可包括至少一种铁磁材料和/或至少一种反铁磁材料。选择元件SE可构造为选择性地控制通过存储器元件ME的电流。作为一个示例，选择元件SE可为二极管、pnp双极性晶体管、npn双极性晶体管、NMOS场效应晶体管和PMOS场效应晶体管之一。在选择元件SE是三端子器件(例如，双极性晶体管或MOS场效应晶体管)的情况下，可将额外的互连线(未示出)连接至选择元件SE。
存储器元件ME可包括第一磁结构MS1、第二磁结构MS2和它们之间的隧道势垒图案TBR。第一磁结构MS1、第二磁结构MS2和隧道势垒图案TBR可构成磁隧道结MTJ。第一磁结构MS1和第二磁结构MS2中的每一个可包括由磁材料制成的至少一个磁层。存储器元件ME可包括介于第一磁结构MS1与选择元件SE之间的底部电极BE和介于第二磁结构MS2与位线BL之间的顶部电极TE。
图3是根据本发明构思的一些示例实施例的磁存储器装置的平面图，并且图4是沿着图3的线A-A'和线B-B’截取的剖视图。
参照图3和图4，可提供包括单元区CR和外围电路区PR的衬底100。单元区CR可为衬底100的其上设有存储器单元的一部分，并且外围电路区PR可为衬底100的其上设有外围电路的另一部分。衬底100可为诸如硅、绝缘体上硅(SOI)、硅锗(SiGe)、锗(Ge)和砷化镓(GaAs)晶圆的半导体衬底。下层间绝缘层102可设置在衬底100上。下层间绝缘层102可设为覆盖衬底100的单元区CR和外围电路区PR。下层间绝缘层102还可覆盖设置在衬底100上的选择元件(未示出)。选择元件可为场效应晶体管或二极管。下层间绝缘层102可由氧化物、氮化物和/或氧氮化物形成或者包括氧化物、氮化物和/或氧氮化物。
应该理解，当包括层、薄膜、区或衬底的元件被称作“位于”另一元件“上”时，其可直接位于所述另一元件上，或者也可存在中间元件。相反，当元件被称作“直接位于”另一元件“上”时，不存在中间元件。
下接触插塞104可设置在衬底100的单元区CR上，以穿过下层间绝缘层102。下接触插塞104中的每一个可设为穿过下层间绝缘层102并且可电耦接至对应的一个选择元件的端子。至少如图4所示，下接触插塞104可连接至分离的对应的磁隧道结图案MTJ。下接触插塞104可由掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属-半导体化合物(例如，金属硅化物)中的至少一个形成，或者可包括它们中的至少一个。过孔接触件106可设置在(“可位于”)衬底100的外围电路区PR上以穿过下层间绝缘层102。过孔接触件106可设为穿过下层间绝缘层102并且可电耦接至衬底100。过孔接触件106可由掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属-半导体化合物(例如，金属硅化物)中的至少一个形成，或者可包括它们中的至少一个。
如本文所述，可“设置在”另一元件“上”的元件会被理解为“位于”所述另一元件“上”。
数据存储结构190可设置在衬底100的单元区CR上。当在平面图中观看时，数据存储结构190可按照二维方式排列(例如，在彼此交叉的第一方向D1和第二方向D2上)。数据存储结构190可设置在位于单元区CR上的下层间绝缘层102上，并且可分别耦接至下接触插塞104。数据存储结构190中的每一个可包括磁隧道结图案MTJ、设置在下接触插塞104中的每一个与磁隧道结图案MTJ之间的底部电极BE和与底部电极BE间隔开的掩模结构180(磁隧道结图案MTJ介于底部电极BE与掩模结构180之间)。再次说明，多个掩模结构180可位于分离的对应的磁隧道结图案MTJ上。例如，磁隧道结图案MTJ可设置在底部电极BE与掩模结构180之间。底部电极BE可设为与对应的一个下接触插塞104直接接触。底部电极BE可由至少一种导电金属氮化物(例如，氮化钛或者氮化钽)形成，或者可包括该至少一种导电金属氮化物。
磁隧道结图案MTJ可包括第一磁结构MS1、第二磁结构MS2和它们之间的隧道势垒图案TBR。第一磁结构MS1可设置在底部电极BE与隧道势垒图案TBR之间，并且第二磁结构MS2可设置在掩模结构180与隧道势垒图案TBR之间。第一磁结构MS1和第二磁结构MS2中的每一个可包括至少一个磁层。隧道势垒图案TBR可由氧化镁、氧化钛、氧化铝、镁锌氧化物和镁硼氧化物中的至少一个形成，或者可包括它们中的至少一个。
下文中，将参照图22A和图22B更详细地描述磁隧道结图案MTJ。图22A是示出根据本发明构思的一些示例实施例的磁隧道结图案的示例的剖视图，图22B是示出根据本发明构思的一些示例实施例的磁隧道结图案的另一示例的剖视图。
参照图22A，第一磁结构MS1可包括磁化方向170a固定的基准层，并且第二磁结构MS2可包括自由层,其磁化方向170b可改变为平行于基准层的磁化方向170a或反向平行于基准层的磁化方向170a。基准层的磁化方向170a和自由层的磁化方向170b可基本上平行于隧道势垒图案TBR与第一磁结构MS1之间的界面。虽然图22A示出了其中第一磁结构MS1和第二磁结构MS2分别包括基准层和自由层的示例，但是本发明构思不限于此。例如，与图22A中所示的不同，第一磁结构MS1可构造为包括自由层，并且第二磁结构MS2可构造为包括基准层。在基准层的磁化方向170a和自由层的磁化方向170b基本上平行于隧道势垒图案TBR与第一磁结构MS1之间的界面的情况下，基准层和自由层中的每一个可包括铁磁材料。基准层还可包括用于固定铁磁材料的磁化方向的反铁磁材料。
当在本说明书中结合数值使用术语“约”或“基本”时，意指相关的数值包括所列数值的±10％左右的容差。当指明范围时，所述范围包括它们之间的(诸如以0.1％的增量增加的)所有值。而且，当结合几何形状使用词语“一般”和“基本”时，其意指不要求该几何形状的精度，但是该形状的自由度在本公开的范围内。
参照图22B，第一磁结构MS1可包括磁化方向170a固定的基准层，并且第二磁结构MS2可包括自由层,其磁化方向170b可改变为平行于基准层的磁化方向170a或反向平行于基准层的磁化方向170a。基准层的磁化方向170a和自由层的磁化方向170b可基本上垂直于隧道势垒图案TBR与第一磁结构MS1之间的界面。虽然图22B示出了其中第一磁结构MS1和第二磁结构MS2分别包括基准层和自由层的示例，但是本发明构思不限于此。例如，与图22B中所示的不同，第一磁结构MS1可构造为包括自由层，并且第二磁结构MS2可构造为包括基准层。在磁化方向170a和170b基本上垂直于隧道势垒图案TBR与第一磁结构MS1之间的界面的情况下，基准层和自由层中的每一个可包括垂直磁材料(例如，CoFeTb、CoFeGd和CoFeDy)、具有L10结构的垂直磁材料、具有密排六方结构的基于CoPt的材料和垂直磁结构中的至少一种。具有L10的垂直磁材料可包括L10FePt、L10FePd、L10CoPd和L10CoPt中的至少一个。垂直磁结构可包括以交替和重复的方式堆叠的磁层和非磁层。例如，垂直磁结构可包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n中的至少一个，其中“n”是堆叠的层对的数目(“数量”)。这里，基准层可比自由层更厚，或者可构造为具有比自由层的矫顽力更大的矫顽力。
返回参照图3和图4，掩模结构180可包括堆叠(例如，按次序堆叠)在磁隧道结图案MTJ上的至少一个导电图案182和至少一个牺牲图案184。导电图案182可由金属(例如，Ta、W、Ru和/或Ir)和导电金属氮化物(例如，TiN)中的至少一种材料形成或者包括所述至少一种材料。导电图案182可设置在磁隧道结图案MTJ与牺牲图案184之间，并且牺牲图案184可与磁隧道结图案MTJ间隔开，同时导电图案182介于牺牲图案184与磁隧道结图案MTJ之间。导电图案182可与磁隧道结图案MTJ接触。例如，导电图案182可与磁隧道结图案MTJ的第二磁结构MS2接触。在一些示例实施例中，掩模结构180可包括多个导电图案182和多个牺牲图案184，并且在这种情况下，所述多个导电图案182和所述多个牺牲图案184可交替地和重复地堆叠在磁隧道结图案MTJ上。再次说明，掩模结构180可包括“图案交替堆叠件”，其中该交替堆叠件包括至少如图3和图4示出的多个导电图案182和多个牺牲图案184。所述多个导电图案182的最下面的导电图案可与磁隧道结图案MTJ(例如，“一个磁隧道结图案”)接触，并且所述多个牺牲图案184的最下面的牺牲图案可与磁隧道结图案MTJ间隔开，同时最下面的导电图案182介于该最下面的牺牲图案与该磁隧道结图案MTJ之间。最下面的导电图案182可与磁隧道结图案MTJ的第二磁结构MS2接触。
导电图案182可由金属(例如，Ta、W、Ru和/或Ir)和导电金属氮化物(例如，TiN)中的至少一种材料形成，或者可包括所述至少一种材料。牺牲图案184可包括相对于导电图案182具有蚀刻选择性的材料。牺牲图案184可由氧化硅、氮化硅、氧氮化硅和金属氧化物(例如，氧化钛、氧化钨、氧化钽、氧化铝、氧化钌和/或氧化铱)中的至少一种材料形成，或者可包括所述至少一种材料。在牺牲图案184包括金属氧化物的情况下，牺牲图案184可包括与导电图案182中的金属元素相同的金属元素。再次说明，牺牲图案184和导电图案182可包括共同的金属元素。在掩模结构180的所述多个牺牲图案184包括金属氧化物的情况下，所述多个牺牲图案184中的每一个可包括与所述多个导电图案182中的紧接在该牺牲图案184下方的导电图案182中的金属元素相同的金属元素。
位于单元区CR上的下层间绝缘层102可具有形成在数据存储结构190之间并且朝着衬底100凹进的顶表面102r。当从衬底100的顶表面100r测量时，凹进的顶表面102r的最下面的点可位于第一高度H1。位于外围电路区PR上的下层间绝缘层102的顶表面102U可相对于衬底100的顶表面100r位于小于第一高度H1的第二高度H2。第一高度H1与第二高度H2之间的差可大于约
Figure BDA0001543875170000091
并且可小于或等于约
Figure BDA0001543875170000092
(即，
Figure BDA0001543875170000093
)。
第一层间绝缘层112可设置在下层间绝缘层102上。第一层间绝缘层112可设为覆盖衬底100的单元区CR和外围电路区PR。数据存储结构190(例如，MTJ和/或掩模结构180)中的每一个可设为穿透(例如，至少部分地延伸穿过)第一层间绝缘层112，并且可连接至对应的一个下接触插塞104。数据存储结构190中的每一个可按照磁隧道结图案MTJ和底部电极BE位于第一层间绝缘层112中(例如，至少部分地延伸穿过第一层间绝缘层112)的方式设置。第一层间绝缘层112可设为暴露出数据存储结构190中的每一个的掩模结构180。在数据存储结构190中的每一个中，第一保护层110可介于磁隧道结图案MTJ与第一层间绝缘层112之间。第一保护层110可在底部电极BE与第一层间绝缘层112之间和下层间绝缘层102与第一层间绝缘层112之间延伸。数据存储结构190之间的第一保护层110可覆盖下层间绝缘层102的凹进的顶表面102r。在外围电路区PR上，第一保护层110可沿着下层间绝缘层102的顶表面102U延伸，并且可介于下层间绝缘层102与第一层间绝缘层112之间。第一层间绝缘层112可由氧化物、氮化物和/或氧氮化物中的至少一个形成，或者可包括氧化物、氮化物和/或氧氮化物中的至少一个，并且第一保护层110可包括氮化物层(例如，氮化硅层)。
第二层间绝缘层116可设置在第一层间绝缘层112上。第二层间绝缘层116可覆盖衬底100的单元区CR和外围电路区PR。数据存储结构190中的每一个的掩模结构180可设置在第二层间绝缘层116中。例如，掩模结构180可至少部分地延伸穿过第二层间绝缘层116。第二保护层114可沿着第一层间绝缘层112的顶表面112U在数据存储结构190之间延伸，并且可介于第一层间绝缘层112与第二层间绝缘层116之间。第二保护层114可与掩模结构180的导电图案182的侧表面182S接触。在掩模结构180包括所述多个导电图案182的情况下，第二保护层114可与最下面的一个导电图案182的侧表面182S接触。在外围电路区PR上，第二保护层114可沿着第一层间绝缘层112的顶表面112U延伸，并且可介于第一层间绝缘层112与第二层间绝缘层116之间。第二层间绝缘层116可由氧化物、氮化物和/或氧氮化物形成，或者可包括氧化物、氮化物和/或氧氮化物。第二保护层114可包括相对于第二层间绝缘层116具有蚀刻选择性的绝缘材料。例如，在第二层间绝缘层116包括氧化硅的情况下，第二保护层114可由氮化硅形成，或者可包括氮化硅。
上接触插塞120可设为穿过第二层间绝缘层116的至少一部分，并且可连接至掩模结构180。在一些示例实施例中，上接触插塞120可具有其中插入了掩模结构180的结构。再次说明，上接触插塞120可至少部分地包围掩模结构180。上接触插塞120可设为不仅覆盖掩模结构180的顶表面180U还覆盖掩模结构180的侧表面180S(侧表面180S包括掩模结构180的一个或多个导电图案182的侧表面182S和掩模结构180的一个或多个牺牲图案184的侧表面184S)。再次说明，上接触插塞120可沿着掩模结构180的侧表面180S至少部分地延伸，以与导电图案182的侧表面182S接触。当在平面图中看时，上接触插塞120可设为围绕(例如，可构造为至少部分地围绕)掩模结构180的侧表面180S。上接触插塞120可沿着掩模结构180的侧表面180S延伸(例如，至少部分地延伸)，以与导电图案182的侧表面182S接触。在掩模结构180包括所述多个导电图案182的情况下，上接触插塞120可与最下面的一个导电图案182的侧表面182S接触。上接触插塞120可经(“通过”)导电图案182(或者最下面的导电图案182)电耦接至磁隧道结图案MTJ。换句话说，导电图案182(或者最下面的导电图案182)可用作顶部电极TE。上接触插塞120可通过第二保护层114而与第一保护层110和第一层间绝缘层112间隔开。换句话说，第二保护层114可在上接触插塞120与第一层间绝缘层112之间以及上接触插塞120与第一保护层110之间延伸，以与导电图案182(或者最下面的导电图案182)的侧表面182S接触。第二保护层114可包括在导电图案182(或最下面的导电图案182)的侧表面182S与上接触插塞120之间延伸的一部分。在一些示例实施例中，多个上接触插塞120可分别设置在数据存储结构190上。上接触插塞120中的每一个可连接至对应的一个数据存储结构190的掩模结构180。上接触插塞120可由金属材料(例如，铜)和导电金属氮化物中的至少一种材料形成或者包括金属材料(例如，铜)和导电金属氮化物中的至少一种材料。
单元互连线200C可设置在位于单元区CR上的第二层间绝缘层116上。在一些示例实施例中，当在平面图中看时，多条单元互连线200C可在第二方向D2上延伸，并且可在第一方向D1上排列。单元互连线200C中的每一条可连接至在第二方向D2上排列的上接触插塞120，因此，其可电耦接至在第二方向D2上排列的数据存储结构190。数据存储结构190中的每一个可经对应的一个上接触插塞120电耦接至对应的一条单元互连线200C。单元互连线200C可用作位线。外围互连线200P可设置在位于外围电路区PR上的第二层间绝缘层116上。当在平面图中看时，外围互连线200P可在第二方向D2上延伸，但是外围互连线200P的延伸方向不限于此。外围接触插塞122可设置在外围互连线200P与衬底100之间。外围接触插塞122可与外围互连线200P接触。外围接触插塞122可设为穿过第二层间绝缘层116、第二保护层114、第一层间绝缘层112和第一保护层110，并且可连接至过孔接触件106。外围接触插塞122可经过孔接触件106电耦接至衬底100。外围接触插塞122可将外围互连线200P电耦接至过孔接触件106。单元互连线200C、外围互连线200P和外围接触插塞122中的每一个可包括金属(例如，铜)和导电金属氮化物中的至少一种材料。
通常，设置在磁隧道结图案MTJ上并且用作顶部电极的金属掩模图案会具有单层结构。这种单层金属掩模图案可在将针对形成磁隧道结图案MTJ的目的执行的蚀刻处理中用作蚀刻掩模。在这种情况下，会从单层金属掩模图案中产生导电性蚀刻残余物，并且该导电性蚀刻残余物随后会再沉积在磁隧道结图案MTJ的侧表面上。由于再沉积的导电性蚀刻残余物，在磁隧道结图案MTJ的磁层之间会形成短路。还可执行额外蚀刻处理以去除再沉积的导电性蚀刻残余物，但是这会导致下层间绝缘层102的分别位于单元区CR和外围电路区PR上的两个部分之间的高度差增大。结果，外围接触插塞122会形成为具有增大的长宽比(或纵横比)，因此，形成外围接触插塞122的处理会变得困难。
相反，根据本发明构思的一些示例实施例，数据存储结构190中的每一个可包括磁隧道结图案MTJ和磁隧道结图案MTJ上的掩模结构180。掩模结构180可包括堆叠在磁隧道结图案MTJ上的至少一个导电图案182和至少一个牺牲图案184。牺牲图案184可由氧化硅、氮化硅、氧氮化硅和金属氧化物中的至少一种材料形成，或者可包括它们中的至少一种材料。掩模结构180可在用于形成磁隧道结图案MTJ的蚀刻处理中用作蚀刻掩模。由于掩模结构180具有包括导电图案182和牺牲图案184的多层结构，因此可减少在蚀刻处理中从掩模结构180中产生的导电性蚀刻残余物的量。因此，可减少将再沉积在磁隧道结图案MTJ的侧表面上的导电性蚀刻残余物的量，并且因此抑制或减轻和/或防止了在磁隧道结图案MTJ中发生短路。
另外，即使执行额外蚀刻处理以去除再沉积的导电性蚀刻残余物，导电性蚀刻残余物的再沉积量的减少也可允许减少用于额外蚀刻处理的蚀刻目标量。因此，可减轻和/或防止在额外蚀刻处理中位于外围电路区PR上的下层间绝缘层102的上部被过度蚀刻，因此减小下层间绝缘层102的分别位于单元区CR和外围电路区PR上的两部分之间的高度差。结果，外围接触插塞122可形成为具有减小的长宽比，因此，可容易地执行形成外围接触插塞122的处理。
因此，可容易地制造具有改进的电特性的磁存储器装置。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法的剖视图，并且它们中的每一个对应于沿着图3的线A-A'和线B-B’截取。
参照图5，下层间绝缘层102可形成在衬底100上。衬底100可为半导体衬底，诸如硅、绝缘体上硅(SOI)、硅锗(SiGe)、锗(Ge)和砷化镓(GaAs)晶圆。选择元件(未示出)可形成在衬底100上。选择元件可为场效应晶体管或二极管。下层间绝缘层102可形成为覆盖选择元件。如图3所示，衬底100可包括其上设有存储器单元的单元区CR和其上设有外围电路的外围电路区PR。下层间绝缘层102可形成为覆盖单元区CR和外围电路区PR。下层间绝缘层102可具有单层或多层结构，并且可由氧化物、氮化物和氧氮化物中的至少一个形成。
下接触插塞104可形成在衬底100的单元区CR上，以穿过下层间绝缘层102。下接触插塞104的形成可包括：形成下接触孔，以穿过下层间绝缘层102；以及分别在下接触孔中形成下接触插塞104。下接触插塞104中的每一个可电耦接至对应的一个选择元件的端子。下接触插塞104可由掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属半导体化合物(例如，金属硅化物)中的至少一种材料形成，或者可包括它们中的至少一种材料。过孔接触件106可形成在衬底100的外围电路区PR上，以穿过下层间绝缘层102。过孔接触件106的形成可包括：形成穿过下层间绝缘层102的过孔接触孔；以及在过孔接触孔中形成过孔接触件106。过孔接触件106可电耦接至衬底100，并且可由掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属半导体化合物(例如，金属硅化物)中的至少一种材料形成，或者可包括它们中的至少一种材料。可利用相同处理同时形成下接触插塞104和过孔接触件106。下接触插塞104和过孔接触件106可形成为具有基本上与下层间绝缘层102的顶表面共面的顶表面。
底部电极层BEL和磁隧道结层MTJL可按次序形成在下层间绝缘层102上。底部电极层BEL可由导电金属氮化物(例如，氮化钛和/或氮化钽)中的至少一种材料形成，或者可包括它们中的至少一种材料。底部电极层BEL可通过溅射工艺、化学气相沉积工艺和/或原子层沉积工艺形成。磁隧道结层MTJL可包括按次序堆叠在底部电极层BEL上的第一磁结构层130、隧道势垒层132和第二磁结构层134。第一磁结构层130和第二磁结构层134中的每一个可包括至少一个磁层。第一磁结构层130和第二磁结构层134之一可包括具有固定的磁化方向的基准层，并且第一磁结构层130和第二磁结构层134中的另一个可包括具有可切换的磁化方向的自由层。在一些示例实施例中，基准层和自由层的磁化方向可基本上平行于隧道势垒层132与第一磁结构层130之间的界面。在这种情况下，基准层和自由层中的每一个可包括铁磁材料，并且基准层还可包括用于固定其中的铁磁材料的磁化方向的反铁磁材料。在特定实施例中，基准层和自由层的磁化方向可基本上垂直于隧道势垒层132与第一磁结构层130之间的界面。在这种情况下，基准层和自由层可包括垂直磁材料(例如，CoFeTb、CoFeGd和CoFeDy)、具有L10结构的垂直磁材料、具有密排六方结构的基于CoPt的材料和垂直磁结构中的至少一种。具有L10的垂直磁材料可包括L10FePt、L10FePd、L10CoPd和L10CoPt中的至少一个。垂直磁结构可包括以交替和重复的方式堆叠的磁层和非磁层。再次说明，垂直磁结构可包括“图案交替堆叠件”，其中该交替堆叠件包括多个磁层和多个非磁层。例如，垂直磁结构可包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n中的至少一个，其中“n”是堆叠的层对的数量。这里，基准层可比自由层更厚，或者可构造为具有比自由层的矫顽力更大的矫顽力。隧道势垒层132可由氧化镁、氧化钛、氧化铝、镁锌氧化物和镁硼氧化物中的至少一个形成，或者可包括它们中的至少一个。第一磁结构层130、隧道势垒层132和第二磁结构层134中的每一个可通过物理气相沉积工艺或化学气相沉积工艺形成。
可在磁隧道结层MTJL上形成掩模层140。掩模层140可包括堆叠在磁隧道结层MTJL上的至少一个导电层142和至少一个牺牲层144。在掩模层140具有一个(或单个)导电层142和一个(或单个)牺牲层144的情况下，导电层142可形成在磁隧道结层MTJL与牺牲层144之间，并且可与磁隧道结层MTJL接触。作为一个示例，导电层142可形成在第二磁结构层134与牺牲层144之间，并且可与第二磁结构层134接触。在掩模层140具有多个导电层142和多个牺牲层144的情况下，所述多个导电层142和所述多个牺牲层144可交替地和重复地堆叠在磁隧道结层MTJL上。所述多个导电层142中的最下面的一个可与磁隧道结层MTJL接触，并且所述多个牺牲层144中的最下面的一个可与磁隧道结层MTJL间隔开，同时最下面的导电层142介于最下面的牺牲层144与磁隧道结层MTJL之间。最下面的导电层142可介于磁隧道结层MTJL与最下面的牺牲层144之间。作为一个示例，最下面的导电层142可与第二磁结构层134接触，并且可介于第二磁结构层134与最下面的牺牲层144之间。
导电层142可由金属(例如，Ta、W、Ru和/或Ir)和导电金属氮化物(例如，TiN)中的至少一种材料形成，或者可包括它们中的至少一种材料。牺牲层144可包括相对于导电层142具有蚀刻选择性的材料。牺牲层144可由氧化硅、氮化硅、氧氮化硅和金属氧化物(例如，氧化钛、氧化钨、氧化钽、氧化铝、氧化钌和/或氧化铱)中的至少一种材料形成，或者可包括它们中的至少一种材料。导电层142可通过溅射工艺、物理气相沉积工艺和/或化学气相沉积工艺形成。可通过利用例如溅射工艺、物理气相沉积工艺和/或化学气相沉积工艺将牺牲层144沉积在导电层142上。在特定实施例中，可通过在导电层142的一部分上执行氧化处理来形成牺牲层144。在通过氧化处理形成牺牲层144的情况下，牺牲层144可包含与导电层142中的金属元素相同的金属元素。在掩模层140包括所述多个导电层142和所述多个牺牲层144的情况下，牺牲层144中的每一个可分离地沉积在对应的一个导电层142上，和/或可通过部分地氧化对应的一个导电层142来形成。在通过部分地氧化对应的一个导电层142来形成牺牲层144中的每一个的情况下，牺牲层144中的每一个可包含与紧接在该牺牲层144下方的对应的导电层142的金属元素相同的金属元素。
可在掩模层140上形成初始掩模层150，并且可在初始掩模层150上形成光刻胶图案152。初始掩模层150可为含碳层(例如，含碳硅层)。光刻胶图案152可形成在衬底100的单元区CR上，以限定将在下面描述的数据存储结构的位置和形状。
参照图6，可利用光刻胶图案152作为蚀刻掩模将初始掩模层150图案化来形成初始掩模图案154。初始掩模图案154可形成在衬底100的单元区CR上。初始掩模图案154可形成为暴露出位于单元区CR上的掩模层140的顶表面。另外，初始掩模图案154可形成为暴露出外围电路区PR的掩模层140的顶表面。在形成初始掩模图案154之后，可去除光刻胶图案152。
参照图7，可利用初始掩模图案154作为蚀刻掩模将掩模层140中的最上面的层图案化。在一些实施例中，掩模层140中的最上面的层可为牺牲层144。在这种情况下，可通过利用初始掩模图案154作为蚀刻掩模将最上面的牺牲层144图案化来形成牺牲图案184。牺牲图案184可形成在衬底100的单元区CR上。牺牲图案184可形成为暴露出位于单元区CR上的导电层142的顶表面。牺牲图案184还可形成为暴露出位于外围电路区PR上的导电层142的顶表面。在掩模层140包括所述多个导电层142和所述多个牺牲层144的情况下，掩模层140中的最上面的层可为牺牲层144中的最上面的层。在这种情况下，可通过利用初始掩模图案154作为蚀刻掩模将最上面的牺牲层144图案化来形成最上面的牺牲图案184。最上面的牺牲图案184可形成在衬底100的单元区CR上。最上面的牺牲图案184可形成为暴露出导电层142的最上面的层的顶表面。例如，最上面的牺牲图案184中的邻近的牺牲图案可形成为暴露出位于单元区CR上的最上面的导电层142的顶表面。最上面的牺牲图案184还可形成为暴露出位于外围电路区PR上的最上面的导电层142的顶表面。
参照图8，可通过利用牺牲图案184作为蚀刻掩模将导电层142图案化来形成导电图案182。导电图案182的形成可包括：利用相对于牺牲图案184具有蚀刻选择性的蚀刻配方来蚀刻导电层142。例如，在蚀刻导电层142的过程中，牺牲图案184的蚀刻速率可低于导电层142的蚀刻速率。在掩模层140包括所述多个导电层142和所述多个牺牲层144的情况下，可通过利用最上面的牺牲图案184作为蚀刻掩模将导电层142中的最上面的层图案化来形成最上面的导电图案182。最上面的导电图案182的形成可包括：利用相对于最上面的牺牲图案184具有蚀刻选择性的蚀刻配方来蚀刻导电层142中的最上面的层。最上面的导电图案182可设为暴露出紧接在其下方的牺牲层144的顶表面。如图9所示，可通过利用最上面的导电图案182作为蚀刻掩模将最上面的导电图案182下方的牺牲层144图案化，以形成额外的牺牲图案184，并且可利用额外的牺牲图案184作为蚀刻掩模将所述额外的牺牲图案184下方的导电层142图案化，以形成额外的导电图案182。
虽然图7和图8示出了掩模层140中的最上面的层是牺牲层144或者最上面的牺牲层144的示例，但是本发明构思不限于此。与图中所示的不同，在掩模层140包括所述多个导电层142和所述多个牺牲层144的情况下，掩模层140中的最上面的层可为导电层142中的最上面的层。在这种情况下，可通过利用初始掩模图案154作为蚀刻掩模将最上面的导电层142图案化来形成最上面的导电图案182。可通过利用最上面的导电图案182作为蚀刻掩模将最上面的牺牲层144图案化来形成最上面的牺牲图案184。最上面的牺牲图案184的形成可包括：利用相对于最上面的导电图案182具有蚀刻选择性的蚀刻配方来蚀刻最上面的牺牲层144。最上面的牺牲图案184可形成为暴露出紧接在其下方的导电层142的顶表面。然后，可利用最上面的牺牲图案184作为蚀刻掩模将最上面的牺牲图案184下方的导电层142图案化，以形成额外的导电图案182。
参照图9，作为将掩模层140的图案化的结果，可在磁隧道结层MTJL上形成掩模结构180。掩模结构180可包括堆叠在磁隧道结层MTJL上的至少一个导电图案182和至少一个牺牲图案184。在掩模结构180具有堆叠在磁隧道结层MTJL上的一个(或单个)导电图案182和一个(或单个)牺牲图案184的情况下，导电图案182可介于磁隧道结层MTJL与牺牲图案184之间，并且可与磁隧道结层MTJL接触。在掩模结构180包括堆叠在磁隧道结层MTJL上的多个导电图案182和多个牺牲图案184的情况下，所述多个导电图案182和所述多个牺牲图案184可交替地和重复地堆叠在磁隧道结层MTJL上。所述多个导电图案182中的最下面的一个可与磁隧道结层MTJL接触，并且所述多个牺牲图案184中的最下面的一个可与磁隧道结层MTJL间隔开，同时最下面的导电图案182介于最下面的牺牲图案184与磁隧道结层MTJL之间。
掩模结构180可形成在衬底100的单元区CR上。掩模结构180可形成为暴露出位于单元区CR上的磁隧道结层MTJL的顶表面。掩模结构180也可形成为暴露出位于外围电路区PR上的磁隧道结层MTJL的顶表面。可在设有掩模结构180的衬底100上执行第一蚀刻处理P1。在第一蚀刻处理P1中，可利用掩模结构180作为蚀刻掩模将磁隧道结层MTJL图案化。第一蚀刻处理P1可为将利用离子束执行的物理蚀刻处理。
参照图10，可通过第一蚀刻处理P1形成磁隧道结图案MTJ。磁隧道结图案MTJ的形成可包括利用掩模结构180作为蚀刻掩模按次序蚀刻第二磁结构层134、隧道势垒层132和第一磁结构层130。磁隧道结图案MTJ可包括第一磁结构MS1、第二磁结构MS2和它们之间的隧道势垒图案TBR。可通过将第二磁结构层134、隧道势垒层132和第一磁结构层130图案化来形成第二磁结构MS2、隧道势垒图案TBR和第一磁结构MS1。可执行用于将底部电极层BEL图案化的第一蚀刻处理P1以形成底部电极BE。底部电极BE的形成可包括：利用掩模结构180作为蚀刻掩模来蚀刻底部电极层BEL。底部电极BE可电耦接至形成在下层间绝缘层102中的对应的一个下接触插塞104。掩模结构180、磁隧道结图案MTJ和底部电极BE可构成数据存储结构190。与磁隧道结图案MTJ接触的掩模结构180的导电图案182(或最下面的导电图案182)可用作顶部电极TE。
在第一蚀刻处理P1中，会从掩模结构180中产生导电性蚀刻残余物，并且导电性蚀刻残余物会再沉积在磁隧道结图案MTJ的侧表面上。为了去除再沉积的导电性蚀刻残余物，可在衬底100上执行第二蚀刻处理P2。第二蚀刻处理P2可为利用离子束的物理蚀刻处理。在第一蚀刻处理P1和第二蚀刻处理P2中，邻近的数据存储结构190之间(例如，邻近的磁隧道结图案MTJ之间)的下层间绝缘层102的上部可部分地凹进。因此，单元区CR上的下层间绝缘层102可具有朝着衬底100凹进并且位于邻近的数据存储结构190之间的凹进的顶表面102r。另外，在第一蚀刻处理P1和第二蚀刻处理P2中，外围电路区PR上的下层间绝缘层102和过孔接触件106的上部也可部分地凹进。当从衬底100的顶表面100r测量时，凹进的顶表面102r的最下面的点(其最邻近于衬底100)可位于第一高度H1。当从衬底100的顶表面100r测量时，外围电路区PR上的下层间绝缘层102的顶表面102U可位于第二高度H2。第二高度H2可小于第一高度H1。第一高度H1和第二高度H2之间的差可大于约
Figure BDA0001543875170000191
并且可小于或等于约
Figure BDA0001543875170000192
(即，
Figure BDA0001543875170000193
)。作为第一蚀刻处理P1和第二蚀刻处理P2的结果，当从衬底100的顶表面100r测量时，过孔接触件106的最上面的表面可位于比各个下接触插塞104的最上面的表面的水平更低的水平。
根据本发明构思的一些示例实施例，掩模结构180可形成为具有包括至少一个导电图案182和至少一个牺牲图案184的多层结构，并且所述至少一个牺牲图案184可由氧化硅、氮化硅、氧氮化硅和金属氧化物中的至少一种材料形成，或者可包括它们中的至少一种材料。在这种情况下，可减少在第一蚀刻处理P1中从掩模结构180中产生的导电性蚀刻残余物的量。因此，可减少再沉积在磁隧道结图案MTJ的侧表面上的导电性蚀刻残余物的量，并且因此抑制磁隧道结图案MTJ的短路。
此外，在再沉积的导电性蚀刻残余物的量减少的情况下，可减少用于去除再沉积的导电性蚀刻残余物的第二蚀刻处理P2中的蚀刻目标量。因此，可减轻和/或防止或抑制外围电路区PR上的下层间绝缘层102的上部在第二蚀刻处理P2中被过度蚀刻，由此减小下层间绝缘层102的位于单元区CR和外围电路区PR上的两部分之间的高度差(即，第一高度H1与第二高度H2之差)。在这种情况下，可减少将在下面描述的外围接触插塞的长宽比，并且因此容易地形成外围接触插塞。
参照图11，可在下层间绝缘层102上形成第一保护层110，以覆盖数据存储结构190的顶表面和侧表面和覆盖数据存储结构190之间的下层间绝缘层102。在邻近的数据存储结构190之间，可将第一保护层110设为覆盖下层间绝缘层102的凹进的顶表面102r。在外围电路区PR上，第一保护层110还可覆盖下层间绝缘层102的顶表面102U。第一保护层110可包括氮化物层(例如，氮化硅层)。
可在第一保护层110上形成第一层间绝缘层112，以覆盖数据存储结构190。第一保护层110可介于数据存储结构190的顶表面和侧表面与第一层间绝缘层112之间，并且可在下层间绝缘层102的凹进的顶表面102r与第一层间绝缘层112之间延伸。在外围电路区PR上，第一保护层110可介于下层间绝缘层102与第一层间绝缘层112之间。第一层间绝缘层112可由氧化物、氮化物和/或氧氮化物形成或者可包括氧化物、氮化物和/或氧氮化物。
参照图12，可蚀刻第一层间绝缘层112和第一保护层110以暴露出掩模结构180。可执行蚀刻处理以暴露出与磁隧道结图案MTJ接触的掩模结构180的导电图案182(或最下面的导电图案182)。因此，当从衬底100的顶表面100r测量时，第一层间绝缘层112的顶表面可位于比掩模结构180的导电图案182(或最下面的导电图案182)的水平更低的水平。例如，蚀刻处理可为相对于掩模结构180具有蚀刻选择性的干蚀刻处理。
可在第一层间绝缘层112上形成第二保护层114，以覆盖掩模结构180的顶表面和侧表面和覆盖掩模结构180之间的第一层间绝缘层112。掩模结构180之间的第二保护层114可与第一层间绝缘层112的顶表面和第一保护层110的最上面的表面接触。第二保护层114可设为与掩模结构180中接触磁隧道结图案MTJ的导电图案182(或最下面的导电图案182)的侧表面接触。
可在第二保护层114上形成第二层间绝缘层116，以覆盖掩模结构180。第二保护层114可介于掩模结构180的顶表面与第二层间绝缘层116之间以及掩模结构180的侧表面与第二层间绝缘层116之间。第二保护层114可在邻近的掩模结构180之间的区中在第二层间绝缘层116与第一层间绝缘层112的顶表面之间延伸。在外围电路区PR上，第二保护层114可介于第一层间绝缘层112与第二层间绝缘层116之间。第二层间绝缘层116可由氧化物、氮化物和/或氧氮化物形成，或者可包括氧化物、氮化物和/或氧氮化物，并且第二保护层114可由相对于第二层间绝缘层116具有蚀刻选择性的绝缘材料形成，或者可包括所述绝缘材料。例如，在第二层间绝缘层116包括氧化硅的情况下，第二保护层114可由氮化硅形成或者包括氮化硅。
可在第二层间绝缘层116上形成接触掩模图案160。接触掩模图案160可用于限定将在下面描述的上接触插塞的位置和形状。接触掩模图案160可包括相对于第二层间绝缘层116和第二保护层114具有蚀刻选择性的材料。
参照图13，可利用接触掩模图案160作为蚀刻掩模来蚀刻第二层间绝缘层116和第二保护层114，因此，可形成初始开口162以暴露出掩模结构180的上部。例如，可形成初始开口162以暴露出掩模结构180的上侧表面。
参照图14，可利用接触掩模图案160作为蚀刻掩模来蚀刻通过初始开口162暴露的第二层间绝缘层116，因此，可形成开口163。开口163可通过将初始开口162朝着衬底100扩展而形成。开口163的形成可包括：利用相对于第二保护层114具有蚀刻选择性的蚀刻处理来蚀刻第二层间绝缘层116。换句话说，在蚀刻处理中，第二保护层114的蚀刻速率可低于第二层间绝缘层116的蚀刻速率。在蚀刻处理中，可蚀刻第二保护层114的一部分以暴露出掩模结构180的与磁隧道结图案MTJ接触的导电图案182(或最下面的导电图案182)的侧表面。换句话说，可形成开口163以暴露出掩模结构180的导电图案182(或最下面的导电图案182)的侧表面。第二保护层114可在蚀刻处理中用作蚀刻停止层。因此，第二保护层114可介于开口163与第一保护层110之间和开口163与第一层间绝缘层112之间。在蚀刻处理之后，第二保护层114可与掩模结构180的导电图案182(或最下面的导电图案182)的侧表面接触。
参照图15，可去除接触掩模图案160。然后，可在开口163中形成上接触插塞120。作为一个示例，上接触插塞120的形成可包括：在第二层间绝缘层116上形成导电层以填充开口163；以及将导电层平坦化以暴露出第二层间绝缘层116的顶表面。结果，上接触插塞120可在该处形成在开口163中。上接触插塞120可设为不仅覆盖掩模结构180的顶表面，还覆盖掩模结构180的侧表面。当在平面图中看时，上接触插塞120可设为围绕掩模结构180的侧表面。上接触插塞120可与掩模结构180的导电图案182(或者最下面的导电图案182)的侧表面接触，并且可经导电图案182电耦接至磁隧道结图案MTJ。上接触插塞120可通过第二保护层114与第一保护层110和第一层间绝缘层112间隔开。上接触插塞120可由金属材料(例如，铜)和导电金属氮化物中的至少一种材料形成，或者可包括它们中的至少一种材料。
返回参照图4，可在单元区CR的第二层间绝缘层116上形成单元互连线200C，并且可在外围电路区PR的第二层间绝缘层116上形成外围互连线200P。外围接触插塞122可形成在外围互连线200P与衬底100之间。外围接触插塞122的形成可包括：在外围电路区PR上形成外围接触孔，以穿过第二层间绝缘层116、第二保护层114、第一层间绝缘层112和第一保护层110；以及随后在外围接触孔中形成外围接触插塞122。外围接触孔可设为暴露出过孔接触件106的顶表面，并且外围接触插塞122可通过过孔接触件106电耦接至衬底100。单元互连线200C、外围互连线200P和外围接触插塞122中的每一个可包括金属(例如，铜)和导电金属氮化物中的至少一种材料。
根据本发明构思的一些示例实施例，由于上述的下层间绝缘层102的位于单元区CR和外围电路区PR上的两部分之间的高度差减小，因此外围接触插塞122可形成为具有减小的长宽比。这样可容易形成外围接触插塞122。
图16是根据本发明构思的一些示例实施例的磁存储器装置的平面图，图17是沿着图16的线A-A'和线B-B’截取的剖视图。为了简化描述，先前参照图3和图4描述的元件可由相似或相同的附图标记指代，而不重复对其的描述。
参照图16和图17，第一层间绝缘层112可设置在下层间绝缘层102上，以覆盖数据存储结构190。数据存储结构190中的每一个的掩模结构180、磁隧道结图案MTJ和底部电极BE可设置在第一层间绝缘层112中。例如，磁隧道结图案MTJ可至少部分地延伸穿过第一层间绝缘层112。第一保护层110可介于第一层间绝缘层112与数据存储结构190中的每一个之间。第一保护层110可介于数据存储结构190中的每一个的掩模结构180与第一层间绝缘层112之间、数据存储结构190中的每一个的磁隧道结图案MTJ与第一层间绝缘层112之间以及数据存储结构190中的每一个的底部电极BE与第一层间绝缘层112之间。数据存储结构190之间的第一保护层110可设为覆盖下层间绝缘层102的凹进的顶表面102r，并且可介于下层间绝缘层102与第一层间绝缘层112之间。
上接触插塞120可设为穿过第一层间绝缘层112的至少一部分，并且可连接至掩模结构180。上接触插塞120可设为穿过掩模结构180的顶表面上的第一保护层110的至少一部分，并且可连接至掩模结构180。例如，上接触插塞120可包括插入掩模结构180中的至少一部分。掩模结构180可覆盖上接触插塞120的底表面和侧表面。当在平面图中看时，掩模结构180可围绕上接触插塞120的侧表面。上接触插塞120可穿过掩模结构180的上部，并且可与掩模结构180中接触磁隧道结图案MTJ的导电图案182(或最下面的导电图案182)接触。上接触插塞120可穿过第一层间绝缘层112、第一保护层110和牺牲图案184。上接触插塞120可经导电图案182(或最下面的导电图案182)电耦接至磁隧道结图案MTJ。换句话说，导电图案182(或者最下面的导电图案182)可用作顶部电极TE。
图18是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法并且对应于沿着图16的线A-A'和线B-B’截取的剖视图。为了简化描述，先前参照图5至图15描述的元件或步骤可由相似或相同的附图标记指代，而不重复对其的描述。
如参照图5至图11所述的，第一保护层110可形成在下层间绝缘层102上，以覆盖数据存储结构190的顶表面和侧表面和覆盖数据存储结构190之间的下层间绝缘层102。在邻近的数据存储结构190之间，可将第一保护层110设为覆盖下层间绝缘层102的凹进的顶表面102r。在外围电路区PR上，第一保护层110还可覆盖下层间绝缘层102的顶表面102U。
第一层间绝缘层112可形成在第一保护层110上，以覆盖数据存储结构190。第一保护层110可介于数据存储结构190的顶表面和侧表面与第一层间绝缘层112之间，并且可在下层间绝缘层102的凹进的顶表面102r与第一层间绝缘层112之间延伸。在外围电路区PR上，第一保护层110可介于下层间绝缘层102与第一层间绝缘层112之间。
参照图18，可在第一层间绝缘层112上形成接触掩模图案160。接触掩模图案160可用于限定将在下面描述的上接触插塞的位置和形状。接触掩模图案160可包括相对于第一层间绝缘层112、第一保护层110、牺牲图案184和导电图案182具有蚀刻选择性的材料。可利用接触掩模图案160作为蚀刻掩模来蚀刻第一层间绝缘层112、第一保护层110以及掩模结构180的上部。因此，可形成开口163以穿过掩模结构180的上部。当在平面图中看时，开口163可为由掩模结构180围绕的空的区域。可执行用于形成开口163的蚀刻处理以暴露出与磁隧道结图案MTJ接触的掩模结构180的导电图案182(或最下面的导电图案182)。可形成开口163以暴露出掩模结构180的导电图案182(或最下面的导电图案182)的顶表面。
返回参照图17，可去除接触掩模图案160。然后，可在开口163中形成上接触插塞120。上接触插塞120的形成可包括：在第一层间绝缘层112上形成导电层，以填充开口163；以及将导电层平坦化，以暴露出第一层间绝缘层112的顶表面。结果，上接触插塞120可在该处形成在开口163中。
图19是根据本发明构思的一些示例实施例的磁存储器装置的平面图，图20是沿着图19的线A-A'和线B-B’截取的剖视图。为了简化描述，先前参照图3和图4描述的元件可由相似或相同的附图标记指代，而不重复对其的描述。
参照图19和图20，第一层间绝缘层112可设置在下层间绝缘层102上，以覆盖数据存储结构190。数据存储结构190中的每一个的掩模结构180、磁隧道结图案MTJ和底部电极BE可设置在第一层间绝缘层112中。第一保护层110可介于第一层间绝缘层112与数据存储结构190中的每一个之间。第一保护层110可介于数据存储结构190中的每一个的掩模结构180与第一层间绝缘层112之间、数据存储结构190中的每一个的磁隧道结图案MTJ与第一层间绝缘层112之间以及数据存储结构190中的每一个的底部电极BE与第一层间绝缘层112之间。数据存储结构190之间的第一保护层110可设为覆盖下层间绝缘层102的凹进的顶表面102r，并且可介于下层间绝缘层102与第一层间绝缘层112之间。
上接触插塞120可设为穿过第一层间绝缘层112的至少一部分，并且可连接至掩模结构180。上接触插塞120可设为穿过掩模结构180的顶表面和侧表面上的第一保护层110的至少一部分。上接触插塞120可穿过掩模结构180的上部，并且可与掩模结构180中接触磁隧道结图案MTJ的导电图案182(或者最下面的导电图案182)接触。上接触插塞120可与掩模结构180的导电图案182(或者最下面的导电图案182)的顶表面接触。上接触插塞120可包括与掩模结构180的上部接触的侧表面以及与第一层间绝缘层112接触的另一侧表面。上接触插塞120可设为在平行于衬底100的顶表面100r的方向上(例如，在第二方向D2上)偏离数据存储结构190。
图21是被提供以示出根据本发明构思的一些示例实施例的制造磁存储器装置的方法并且对应于沿着图19的线A-A'和线B-B’截取的剖视图。为了简化描述，先前参照图5至图15描述的元件或步骤可由相似或相同的附图标记指代，而不重复对其的描述。
如参照图5至图11所述的，第一保护层110可形成在下层间绝缘层102上，以覆盖数据存储结构190的顶表面和侧表面和覆盖数据存储结构190之间的下层间绝缘层102。在邻近的数据存储结构190之间，可设置第一保护层110以覆盖下层间绝缘层102的凹进的顶表面102r。在外围电路区PR上，第一保护层110还可覆盖下层间绝缘层102的顶表面102U。第一层间绝缘层112可形成在第一保护层110上以覆盖数据存储结构190。第一保护层110可介于数据存储结构190的顶表面和侧表面与第一层间绝缘层112之间，并且可在下层间绝缘层102的凹进的顶表面102r与第一层间绝缘层112之间延伸。在外围电路区PR上，第一保护层110可介于下层间绝缘层102与第一层间绝缘层112之间。
参照图21，可在第一层间绝缘层112上形成接触掩模图案160。接触掩模图案160可用于限定将在下面描述的上接触插塞的位置和形状。接触掩模图案160可包括相对于第一层间绝缘层112、第一保护层110、牺牲图案184和导电图案182具有蚀刻选择性的材料。可利用接触掩模图案160作为蚀刻掩模来蚀刻第一层间绝缘层112、第一保护层110和掩模结构180的上部。因此，可形成开口163以穿过掩模结构180的上部。开口163可形成为在平行于衬底100的顶表面100r的方向上(例如，在第二方向D2上)相对于数据存储结构190偏离。因此，开口163可穿过位于邻近的数据存储结构190之间的第一层间绝缘层112的至少一部分。可执行用于形成开口163的蚀刻处理以暴露出与磁隧道结图案MTJ接触的掩模结构180的导电图案182(或者最下面的导电图案182)。开口163可形成为暴露出掩模结构180的导电图案182(或者最下面的导电图案182)的顶表面。
返回参照图20，可去除接触掩模图案160。然后，可在开口163中形成上接触插塞120。上接触插塞120的形成可包括：在第一层间绝缘层112上形成导电层，以填充开口163；以及将导电层平坦化，以暴露出第一层间绝缘层112的顶表面。结果，上接触插塞120可在该处形成在开口163中。
根据本发明构思的一些示例实施例，掩模结构180可设置在磁隧道结图案MTJ上，并且掩模结构180可包括堆叠在磁隧道结图案MTJ上的所述至少一个导电图案182和所述至少一个牺牲图案184。牺牲图案184可由氧化硅、氮化硅、氧氮化硅和金属氧化物中的至少一种材料形成，或者可包括它们中的至少一种材料。由于掩模结构180具有包括导电图案182和牺牲图案184的多层结构，因此可减少在用于形成磁隧道结图案MTJ的蚀刻处理中从掩模结构180产生的导电性蚀刻残余物的量。因此，可减少将被再沉积在磁隧道结图案MTJ的侧表面上的导电性蚀刻残余物的量，并且因此抑制或者减轻和/或防止在磁隧道结图案MTJ中发生短路。
另外，由于导电性蚀刻残余物的再沉积量减少，因此可减少用于去除再沉积的导电性蚀刻残余物的额外蚀刻处理中的蚀刻目标量。因此，可减轻和/或防止位于外围电路区PR上的下层间绝缘层102的上部在额外蚀刻处理中被过度蚀刻，并且因此减小下层间绝缘层102的分别位于单元区CR和外围电路区PR上的两部分之间的高度差。结果，外围接触插塞122可形成为具有减小的长宽比，因此，可容易地执行形成外围接触插塞122的处理。
因此，可容易地制造电特性改进的磁存储器装置。
虽然已经具体地示出并描述了本发明构思的示例实施例，但是本领域普通技术人员应该理解，在不脱离所附权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。

Claims (20)

1.一种磁存储器装置，包括：
位于衬底上的磁隧道结图案；
掩模结构，其包括导电图案和牺牲图案，所述导电图案在所述磁隧道结图案与所述牺牲图案之间，所述牺牲图案包括相对于所述导电图案具有蚀刻选择性的材料；以及
上接触插塞，其不仅覆盖所述掩模结构的顶表面还覆盖所述掩模结构的包括所述导电图案的侧表面和所述牺牲图案的侧表面的侧表面，以与所述掩模结构的顶表面和所述导电图案的侧表面接触。
2.根据权利要求1所述的磁存储器装置，其中，
所述导电图案与所述磁隧道结图案接触，并且
所述上接触插塞通过所述导电图案电耦接至所述磁隧道结图案。
3.根据权利要求1所述的磁存储器装置，其中，在平面图中，所述上接触插塞构造为至少部分地围绕所述掩模结构的侧表面。
4.根据权利要求1所述的磁存储器装置，其中，
所述掩模结构包括位于所述磁隧道结图案上的图案交替堆叠件，所述图案交替堆叠件包括多个导电图案和多个牺牲图案，
所述多个导电图案包括与所述磁隧道结图案接触的最下面的导电图案，并且
所述上接触插塞与所述最下面的导电图案的表面接触。
5.根据权利要求1所述的磁存储器装置，其中，所述导电图案包括金属和导电金属氮化物中的至少一种材料。
6.根据权利要求5所述的磁存储器装置，其中，所述牺牲图案包括氧化硅、氮化硅、氧氮化硅和金属氧化物中的至少一种材料。
7.根据权利要求5所述的磁存储器装置，其中，所述牺牲图案和所述导电图案包括共同的金属元素。
8.根据权利要求1所述的磁存储器装置，还包括：
位于所述衬底上的第一层间绝缘层，所述磁隧道结图案至少部分地延伸穿过所述第一层间绝缘层；
位于所述第一层间绝缘层上的第二层间绝缘层，所述掩模结构至少部分地延伸穿过所述第二层间绝缘层；
所述磁隧道结图案与所述第一层间绝缘层之间的第一保护层；以及
所述第一层间绝缘层与所述第二层间绝缘层之间的第二保护层，所述第二保护层与所述导电图案的侧表面接触，
其中，所述上接触插塞穿过所述第二层间绝缘层的至少一部分，并且与所述导电图案的侧表面接触。
9.根据权利要求8所述的磁存储器装置，其中，所述导电图案与所述磁隧道结图案接触。
10.根据权利要求9所述的磁存储器装置，其中，
所述第二保护层在所述上接触插塞与所述第一层间绝缘层之间，
所述第二保护层在所述上接触插塞与所述第一保护层之间，并且
所述第二保护层与所述导电图案的侧表面接触。
11.根据权利要求10所述的磁存储器装置，其中，所述第二保护层至少部分地位于所述导电图案的侧表面与所述上接触插塞之间。
12.根据权利要求8所述的磁存储器装置，还包括：
所述衬底与所述第一层间绝缘层之间的下层间绝缘层；以及
在所述下层间绝缘层中并且连接至所述磁隧道结图案的下接触插塞，
其中，所述第一保护层在所述磁隧道结图案的侧表面与所述第一层间绝缘层之间，并且所述第一保护层在所述下层间绝缘层与所述第一层间绝缘层之间。
13.根据权利要求8所述的磁存储器装置，其中，所述第二保护层包括相对于所述第二层间绝缘层具有蚀刻选择性的材料。
14.根据权利要求1所述的磁存储器装置，其中，所述磁隧道结图案包括：
位于所述衬底上的隧道势垒图案；
所述衬底与所述隧道势垒图案之间的第一磁结构；以及
所述掩模结构与所述隧道势垒图案之间的第二磁结构，
其中，所述第一磁结构和所述第二磁结构中的每个结构包括至少一个磁层，
其中，所述导电图案在所述第二磁结构与所述牺牲图案之间，并且
其中，所述上接触插塞通过所述导电图案电耦接至所述磁隧道结图案。
15.一种磁存储器装置，包括：
位于衬底上的多个磁隧道结图案，所述多个磁隧道结图案中的邻近的磁隧道结图案在平行于所述衬底的顶表面的方向上彼此间隔开；以及
位于所述多个磁隧道结图案中的分离的对应的磁隧道结图案上的多个掩模结构，
其中，所述多个掩模结构中的每个掩模结构包括图案交替堆叠件，所述图案交替堆叠件包括至少两个导电图案和至少两个牺牲图案，并且
所述至少两个牺牲图案中的每个牺牲图案包括相对于所述至少两个导电图案具有蚀刻选择性的材料，
所述磁存储器装置还包括多个上接触插塞，每个上接触插塞覆盖相应的一个掩模结构的顶表面和该掩模结构的包括导电图案的侧表面和牺牲图案的侧表面的侧表面，以与该掩模结构的顶表面和导电图案的侧表面接触。
16.根据权利要求15所述的磁存储器装置，其中，所述至少两个导电图案中的每个导电图案包括金属和导电金属氮化物中的至少一种材料。
17.根据权利要求16所述的磁存储器装置，其中，所述至少两个牺牲图案中的每个牺牲图案包括氧化硅、氮化硅、氧氮化硅和金属氧化物中的至少一种材料。
18.根据权利要求15所述的磁存储器装置，其中，
所述至少两个导电图案中的最下面的导电图案与所述多个磁隧道结图案中的一个磁隧道结图案接触，并且
所述至少两个牺牲图案中的最下面的牺牲图案通过所述最下面的导电图案与所述一个磁隧道结图案间隔开。
19.一种磁存储器装置，包括：
衬底，所述衬底包括单元区和外围电路区；
下层间绝缘层，其覆盖所述衬底的单元区和外围电路区；
位于所述下层间绝缘层上且位于所述单元区上的多个磁隧道结图案，所述多个磁隧道结图案在平行于所述衬底的顶表面的方向上彼此间隔开；以及
位于所述多个磁隧道结图案中的分离的对应的磁隧道结图案上的多个掩模结构，
其中，所述多个掩模结构中的每个掩模结构包括导电图案和牺牲图案，
所述多个掩模结构的各个牺牲图案分别包括相对于所述多个掩模结构的导电图案具有蚀刻选择性的材料，
位于所述单元区上的所述下层间绝缘层具有在所述多个磁隧道结图案中的邻近的磁隧道结图案之间的凹进顶表面，所述凹进顶表面朝着衬底凹进，
当从所述衬底的顶表面测量时，所述凹进顶表面的最下面的点位于第一高度，位于所述外围电路区上的所述下层间绝缘层的顶表面位于小于第一高度的第二高度，所述第一高度与所述第二高度之差大于
Figure FDA0003336841570000051
并且小于或等于
Figure FDA0003336841570000052
20.根据权利要求19所述的磁存储器装置，还包括：
多个下接触插塞，其位于所述下层间绝缘层中且位于所述单元区上，所述多个下接触插塞连接至所述多个磁隧道结图案中的分离的对应的磁隧道结图案；
过孔接触件，其位于所述下层间绝缘层中且位于所述外围电路区上；
外围互连线，其位于所述下层间绝缘层上且位于所述外围电路区上；以及
所述下层间绝缘层与所述外围互连线之间的外围接触插塞，所述外围接触插塞将所述外围互连线电耦接至所述过孔接触件，
其中，当从所述衬底的顶表面测量时，所述过孔接触件的最上面的表面的水平低于所述多个下接触插塞中的每个下接触插塞的最上面的表面的水平。
CN201810022092.1A 2017-01-10 2018-01-10 磁存储器装置 Active CN108288670B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0003663 2017-01-10
KR1020170003663A KR102634750B1 (ko) 2017-01-10 2017-01-10 자기 기억 소자

Publications (2)

Publication Number Publication Date
CN108288670A CN108288670A (zh) 2018-07-17
CN108288670B true CN108288670B (zh) 2022-03-15

Family

ID=62783425

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810022092.1A Active CN108288670B (zh) 2017-01-10 2018-01-10 磁存储器装置

Country Status (3)

Country Link
US (1) US10199431B2 (zh)
KR (1) KR102634750B1 (zh)
CN (1) CN108288670B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481302B1 (ko) * 2016-09-06 2022-12-27 삼성전자주식회사 자기 메모리 장치의 제조 방법
KR102365117B1 (ko) * 2017-11-29 2022-02-21 삼성전자주식회사 자기 기억 소자
US10840436B2 (en) * 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
CN110890460B (zh) * 2018-09-07 2023-06-30 联华电子股份有限公司 半导体元件及其制作方法
KR20210063528A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 자기 기억 소자
US11985904B2 (en) * 2020-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing MRAM device with enhanced etch control
CN116435250A (zh) * 2021-12-30 2023-07-14 浙江驰拓科技有限公司 Mram存储器的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911327A (zh) * 2007-11-20 2010-12-08 高通股份有限公司 形成磁性隧道结结构的方法
US20130337582A1 (en) * 2011-08-30 2013-12-19 Avalanche Technology Inc. Mram etching processes
US20150069560A1 (en) * 2013-09-09 2015-03-12 Yoonchul CHO Magnetic memory device and method of manufacturing the same
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
US9502640B1 (en) * 2015-11-03 2016-11-22 International Business Machines Corporation Structure and method to reduce shorting in STT-MRAM device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7001783B2 (en) 2004-06-15 2006-02-21 Infineon Technologies Ag Mask schemes for patterning magnetic tunnel junctions
US7531367B2 (en) 2006-01-18 2009-05-12 International Business Machines Corporation Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit
US7936027B2 (en) 2008-01-07 2011-05-03 Magic Technologies, Inc. Method of MRAM fabrication with zero electrical shorting
US8722543B2 (en) 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8574928B2 (en) 2012-04-10 2013-11-05 Avalanche Technology Inc. MRAM fabrication method with sidewall cleaning
US8962349B1 (en) 2013-11-25 2015-02-24 Avalanche Technology, Inc. Method of manufacturing magnetic tunnel junction memory element
US9608200B2 (en) * 2015-03-27 2017-03-28 Headway Technologies, Inc. Hybrid metallic hard mask stack for MTJ etching
US9887350B2 (en) * 2015-05-31 2018-02-06 Headway Technologies, Inc. MTJ etching with improved uniformity and profile by adding passivation step

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911327A (zh) * 2007-11-20 2010-12-08 高通股份有限公司 形成磁性隧道结结构的方法
US20130337582A1 (en) * 2011-08-30 2013-12-19 Avalanche Technology Inc. Mram etching processes
US20150069560A1 (en) * 2013-09-09 2015-03-12 Yoonchul CHO Magnetic memory device and method of manufacturing the same
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
US9502640B1 (en) * 2015-11-03 2016-11-22 International Business Machines Corporation Structure and method to reduce shorting in STT-MRAM device

Also Published As

Publication number Publication date
US20180197914A1 (en) 2018-07-12
KR102634750B1 (ko) 2024-02-13
CN108288670A (zh) 2018-07-17
KR20180082708A (ko) 2018-07-19
US10199431B2 (en) 2019-02-05

Similar Documents

Publication Publication Date Title
CN108288670B (zh) 磁存储器装置
US9660183B2 (en) Integration of spintronic devices with memory device
EP2392029B1 (en) Magnetic tunnel junction comprising a tunnel barrier, pinned layer and top electrode formed in a damascene-type process
CN106252273B (zh) 具有复合间隔件的存储器件及其制造方法
US20180130943A1 (en) Magnetic tunnel junction element with reduced temperature sensitivity
US8987846B2 (en) Magnetic memory and manufacturing method thereof
US20170345869A1 (en) Data storage devices
JP2012160671A (ja) 磁気ランダムアクセスメモリ及びその製造方法
CN109935683B (zh) 半导体器件
US20230397438A1 (en) Magnetic memory devices
CN100426476C (zh) 具有凹陷的对准标记的平面磁隧道结衬底
US11152561B2 (en) Magnetic memory device
CN109841728B (zh) 磁存储器件
US10897006B2 (en) Magnetic memory device and method for manufacturing the same
US20210242396A1 (en) Magnetic memory device
US20190165261A1 (en) Magnetic memory device and method of fabricating the same
US11683992B2 (en) Magnetic memory device
US20220254990A1 (en) Semiconductor devices and methods of fabricating the same
US20240081083A1 (en) Semiconductor devices
US20230139618A1 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant