CN109935683B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：顺序地堆叠在衬底上的第一下绝缘夹层、保护绝缘层和第一上绝缘夹层，以及穿透第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的导电图案。导电图案包括线部分和接触部分，线部分沿与衬底的上表面平行的方向延伸，接触部分从线部分朝衬底延伸。接触部分彼此分开且其间具有绝缘图案。绝缘图案包括第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的每个的一部分。绝缘图案的至少一部分具有台阶状的轮廓。

Description

半导体器件
技术领域
本公开的示例实施方式涉及半导体器件，更具体地，涉及包括磁隧道结的半导体存储器件。
背景技术
对具有低功耗和高速度的半导体存储器件的需求不断增加。为了满足该需求，已经开发了半导体存储器件作为磁性存储器件。磁性存储器件可以具有高速和非易失性存储特性。
磁性存储器件可以包括磁隧道结(MTJ)。磁隧道结可以包括两个磁性层和它们之间的绝缘层。磁隧道结的电阻值能基于这两个磁性层的磁化方向而变化。当这两个磁性层的磁化方向反平行时，磁隧道结可以具有高电阻值。当这两个磁性层的磁化方向平行时，磁隧道结可以具有低电阻值。数据能利用这样的电阻值的差异进行写入/读取。
发明内容
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底，顺序地堆叠在衬底上的第一下绝缘夹层、保护绝缘层和第一上绝缘夹层，以及穿透第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的导电图案。导电图案可以包括线部分和接触部分，线部分沿与衬底的上表面平行的方向延伸，接触部分从线部分朝衬底延伸。接触部分可以彼此间隔开且其间具有绝缘图案。绝缘图案可以包括第一上绝缘夹层的一部分、保护绝缘层的一部分和第一下绝缘夹层的一部分。绝缘图案的至少一部分可以具有台阶状的轮廓。
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底，包括单元区域和外围电路区域；第一下绝缘夹层，在单元区域和外围电路区域上；数据存储结构，在单元区域上的第一下绝缘夹层上；第一上绝缘夹层，在单元区域和外围电路区域上，第一上绝缘夹层在数据存储结构上；保护绝缘层，在数据存储结构的侧壁与第一上绝缘夹层之间以及在单元区域和外围电路区域上的第一下绝缘夹层和第一上绝缘夹层之间；以及导电图案，穿透外围电路区域上的第一上绝缘夹层、保护绝缘层和第一下绝缘夹层。导电图案可以包括线部分和接触部分。线部分可以沿与衬底的上表面平行的方向延伸。接触部分可以从线部分朝衬底延伸，并且彼此横向地间隔开且其间具有绝缘图案。绝缘图案可以包括第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的每个的一部分。每个接触部分可以具有随着离衬底的距离增加而增大的宽度。
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底；在衬底上的第一下绝缘夹层；在衬底上的第一下绝缘夹层上的保护绝缘层；在保护绝缘层上的第一上绝缘夹层；以及包括第一部分和多个第二部分的导电图案。所述第一部分可以在第一上绝缘夹层内。所述多个第二部分可以分别在第一上绝缘夹层、保护绝缘层和第一下绝缘夹层内。所述多个第二部分可以在与衬底的上表面平行的第一方向上彼此间隔开。第二部分中的至少一个的侧壁的至少一部分包括台阶状的轮廓。
附图说明
图1是根据本发明构思的示例实施方式的半导体器件的存储单元阵列的电路图。
图2是根据本发明构思的示例实施方式的半导体存储器件的单位存储单元的电路图。
图3是示出根据本发明构思的示例实施方式的半导体器件的俯视图。
图4是沿图3的线I-I'和II-II'截取的剖视图。
图5A和5B是示出根据本发明构思的示例实施方式的半导体器件的磁隧道结的剖视图。
图6至11示出根据本发明构思的示例实施方式的制造半导体存储器件的方法，并且是沿图3的线I-I'、II-II'截取的剖视图。
图12是沿图3的线I-I'和II-II'截取的剖视图，示出根据本发明构思的示例实施方式的半导体器件。
图13是沿图3的线I-I'和II-II'截取的剖视图，示出根据本发明构思的示例实施方式的制造半导体存储器件的方法。
具体实施方式
现在将参照附图更全面地描述本发明构思各种各样的示例实施方式，附图中显示了本发明构思的一些示例实施方式。然而，本发明构思可以体现为许多替代形式，并且不应被解释为仅限于这里陈述的示例实施方式。
图1是根据本发明构思的示例实施方式的半导体器件的存储单元阵列的电路图。图2是根据本发明构思的示例实施方式的半导体存储器件的单位存储单元的电路图。
参照图1，存储单元阵列10可以包括多个字线WL0-WL3、多个位线BL0-BL3和多个单位存储单元MC。单位存储单元MC可以被二维或三维地布置。位线BL0-BL3和字线WL0-WL3可以彼此交叉。单位存储单元MC可以连接到字线WL0-WL3中的对应字线和位线BL0-BL3中的对应位线。字线WL0-WL3的每个可以连接到多个单位存储单元MC。连接到一个字线WL的单位存储单元MC可以连接到位线BL0-BL3。连接到一个位线BL的单位存储单元MC可以连接到字线WL0-WL3。连接到一个字线WL的单位存储单元MC可以通过相应的位线BL0-BL3连接到读取电路和/或写入电路。
参照图1和2，每个单位存储单元可以包括存储元件ME和选择元件SE。存储元件ME可以连接在位线BL与选择元件SE之间。选择元件SE可以连接在存储元件ME与字线WL之间。存储元件ME可以是能够通过施加到存储元件ME的电脉冲而在两个电阻状态之间切换的可变电阻元件。作为一示例，存储元件ME可以具有薄膜结构，在该薄膜结构中电阻可以通过穿过其的电流利用自旋转移而改变。存储元件ME可以具有配置为拥有磁阻特性的薄膜结构。存储元件ME可以包括至少一种铁磁性材料和/或至少一种反铁磁性材料。
选择元件SE可以配置为选择性地控制穿过存储元件ME的电流。选择元件SE可以是例如二极管、PNP双极晶体管、NPN双极晶体管、NMOS场效应晶体管和PMOS场效应晶体管中的一种。例如，当选择元件SE是作为三端元件的MOS场效应晶体管或双极晶体管时，额外的互连线可以连接到选择元件SE。
存储元件ME可以包括磁隧道结MTJ。磁隧道结MTJ可以包括第一磁性图案MP1、第二磁性图案MP2以及在第一磁性图案MP1与第二磁性图案MP2之间的隧道势垒图案TBR。第一磁性图案MP1和第二磁性图案MP2可以每个包括由磁性材料形成的至少一个磁性层。存储元件ME还可以包括在磁隧道结MTJ与选择元件SE之间的底电极BE以及在磁隧道结MTJ与位线BL之间的顶电极TE。
图3是示出根据本发明构思的示例实施方式的半导体器件的俯视图。图4是沿图3的线I-I'和II-II'截取的剖视图。图5A和5B是示出根据本发明构思的示例实施方式的半导体器件的磁隧道结的剖视图。
参照图3和4，第一下绝缘夹层106、第二下绝缘夹层102和下绝缘层104可以设置在衬底100上。第二下绝缘夹层102可以设置在衬底100与第一下绝缘夹层106之间。下绝缘层104可以设置在第一下绝缘夹层106与第二下绝缘夹层102之间。衬底100可以包括单元区域CR和外围电路区域PR。单元区域CR可以是其上提供存储单元的区域。外围电路区域PR可以是其上提供用于驱动存储单元的外围电路的区域。第一下绝缘夹层106和第二下绝缘夹层102以及下绝缘层104可以在单元区域CR和外围电路区域PR上，并且可以在一些实施方式中覆盖单元区域CR和外围电路区域PR。
衬底100可以是包括硅(Si)、硅锗(SiGe)、锗(Ge)或镓砷化物(GaAs)的半导体衬底。衬底100可以是绝缘体上硅(SOI)衬底。第一下绝缘夹层106和第二下绝缘夹层102可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。下绝缘层104可以包括与第一下绝缘夹层106和第二下绝缘夹层102不同的材料。下绝缘层104可以包括相对于第一下绝缘夹层106和第二下绝缘夹层102具有蚀刻选择性的材料。下绝缘层104可以包括例如硅氮化物的氮化物。
选择元件可以提供在单元区域CR上。选择元件可以是场效应晶体管和/或二极管。第二下绝缘夹层102可以在选择元件上和/或覆盖选择元件。外围导电线110可以设置在外围电路区域PR上。外围导电线110可以穿透第二下绝缘夹层102以电连接到衬底100。外围导电线110可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、钛和/或钽)、导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体化合物(例如金属硅化物)。
下接触插塞120可以设置在单元区域CR上。下接触插塞120可以穿透第一下绝缘夹层106、下绝缘层104和第二下绝缘夹层102，并且每个下接触插塞可以连接到选择元件中的对应选择元件的一端。下接触插塞120可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、钛和/或钽)、导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体化合物(例如金属硅化物)。
其每个是图2所示的存储元件ME的数据存储结构DS可以设置在单元区域CR上。在俯视图中，数据存储结构DS可以沿着第一方向D1和交叉第一方向D1的第二方向D2二维地布置。数据存储结构DS可以设置在第一下绝缘夹层106上并分别连接到下接触插塞120。每个数据存储结构DS可以包括：磁隧道结MTJ；底电极BE，在每个下接触插塞120与磁隧道结MTJ之间；以及顶电极TE，与底电极BE间隔开且其间具有磁隧道结MTJ。磁隧道结MTJ可以设置在底电极BE与顶电极TE之间。底电极BE可以分别连接到下接触插塞120。底电极BE可以包括导电金属氮化物(例如钛氮化物或钽氮化物)。顶电极TE可以包括金属(例如钽、钨、钌或铱)和/或导电金属氮化物(例如钛氮化物)。
磁隧道结MTJ可以包括第一磁性图案MP1、第二磁性图案MP2和其间的隧道势垒图案TBR。第一磁性图案MP1可以设置在底电极BE与隧道势垒图案TBR之间。第二磁性图案MP2可以设置在顶电极TE与隧道势垒图案TBR之间。隧道势垒图案TBR可以包括例如镁氧化物、钛氧化物、铝氧化物、镁锌氧化物和/或镁硼氧化物。第一磁性图案MP1和第二磁性图案MP2的每个可以包括至少一个磁性层。
参照图5A和5B，第一磁性图案MP1可以包括具有磁化方向m1的参考层，磁化方向m1被固定在一方向上。第二磁性图案MP2可以包括具有磁化方向m2的自由层，磁化方向m2可改变为与参考层的磁化方向m1平行或反平行。在图5A和5B中，第一磁性图案MP1可以包括参考层，第二磁性图案MP2可以包括自由层，但本发明构思不限于此。例如，第一磁性图案MP1可以包括自由层，第二磁性图案MP2可以包括参考层，
在一些实施方式中，参照图5A，磁化方向m1和m2可以基本上平行于第一磁性图案MP1与隧道势垒图案TBR之间的界面。在这种情况下，参考层和自由层可以包括铁磁性材料。参考层还可以包括用于固定铁磁性材料的磁化方向的反铁磁性材料。
在一些实施方式中，参照图5B，磁化方向m1和m2可以基本上垂直于第一磁性图案MP1与隧道势垒图案TBR之间的界面。在这种情况下，参考层和自由层可以包括垂直磁性材料(例如CoFeTb、CoFeGd或CoFeDy)、具有L10结构的垂直磁性材料、六方密堆积晶格结构的CoPt和/或垂直磁性结构中的至少一种。具有L10结构的垂直磁性材料可以包括L10结构的FePt、L10结构的FePd、L10结构的CoPd和L10结构的CoPt中的至少一种。垂直磁性结构可以包括重复地且交替地堆叠的铁磁性材料和反铁磁性材料。例如，垂直磁性结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n中的至少一种，其中n为堆叠的数目。这里，参考层可以比自由层厚，和/或参考层的矫顽力可以大于自由层的矫顽力。
再参照图3和4，第一下绝缘夹层106的在单元区域CR上的第一部分可以具有在数据存储结构DS之间朝衬底100凹入的上表面106R。第一下绝缘夹层106的第一部分的凹入上表面106R可以位于距离衬底100的第一高度H1处。在一些实施方式中，凹入上表面106R的最靠近衬底100的部分在从衬底100起的距离H1处。第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U可以位于距离衬底100的第二高度H2处。第二高度H2可以小于第一高度H1。第一高度H1和第二高度H2可以每个是从衬底100的上表面100U起测量的距离。第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U可以距离衬底100位于比第一下绝缘夹层106的在单元区域CR上的第一部分的凹入上表面106R低的水平处。
保护绝缘层108可以设置在数据存储结构DS的侧壁上。在俯视图中，保护绝缘层108可以围绕数据存储结构DS的侧壁。保护绝缘层108可以在底电极BE、磁隧道结MTJ和顶电极TE的侧壁上和/或覆盖底电极BE、磁隧道结MTJ和顶电极TE的侧壁。在俯视图中，保护绝缘层108可以围绕底电极BE、磁隧道结MTJ和顶电极TE的侧壁。保护绝缘层108可以共形地覆盖第一下绝缘夹层106的第一部分的在数据存储结构DS之间的凹入上表面106R，并沿着第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U延伸和/或覆盖第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U。
第一上绝缘夹层112可以设置在第一下绝缘夹层106上，并且可以在单元区域CR和外围电路区域PR上和/或覆盖单元区域CR和外围电路区域PR。第一上绝缘夹层112可以设置在单元区域CR上的数据存储结构DS和第一下绝缘夹层106的第一部分上，并且可以在第一下绝缘夹层106的在外围电路区域PR上的第二部分上。保护绝缘层108可以设置在每个数据存储结构DS的侧壁与第一上绝缘夹层112之间以及在第一下绝缘夹层106的第一部分的凹入上表面106R与第一上绝缘夹层112之间。保护绝缘层108可以在第一下绝缘夹层106的第二部分的上表面106U与第一上绝缘夹层112之间延伸。
第一上绝缘夹层112可以包括例如氧化物、氮化物和/或氮氧化物。保护绝缘层108可以包括与第一上绝缘夹层112和第一下绝缘夹层106不同的材料。保护绝缘层108可以包括相对于第一上绝缘夹层112和第一下绝缘夹层106具有蚀刻选择性的材料。保护绝缘层108可以包括例如硅氮化物的氮化物。保护绝缘层108可以包括与下绝缘层104相同的材料。
第二上绝缘夹层116可以设置在第一上绝缘夹层112上。上绝缘层114可以设置在第一上绝缘夹层112与第二上绝缘夹层116之间。上绝缘层114和第二上绝缘夹层116可以在单元区域CR和外围电路区域PR上和/或覆盖单元区域CR和外围电路区域PR。第二上绝缘夹层116可以包括例如氧化物、氮化物和/或氮氧化物。上绝缘层114可以包括与第一上绝缘夹层112和第二上绝缘夹层116不同的材料。上绝缘层114可以包括相对于第一上绝缘夹层112和第二上绝缘夹层116具有蚀刻选择性的材料。上绝缘层114可以包括例如硅氮化物的氮化物。上绝缘层114可以包括与下绝缘层104相同的材料。
单元互连结构138可以设置在单元区域CR上。在俯视图中，单元互连结构138可以沿第一方向D1延伸并在第二方向D2上彼此间隔开。单元互连结构138可以穿透第二上绝缘夹层116和上绝缘层114，以分别连接到数据存储结构DS。每个单元互连结构138可以共同连接到布置在第一方向D1上的数据存储结构DS。每个单元互连结构138可以包括沿第一方向D1延伸的单元导电线130以及沿单元导电线130的下表面和侧壁延伸的单元阻挡图案132。单元导电线130的上表面和单元阻挡图案132的最上表面可以与第二上绝缘夹层116的上表面基本上共面。单元导电线130可以包括例如铜的金属。单元阻挡图案132可以包括导电金属氮化物。
外围互连结构148可以设置在外围电路区域PR上。外围互连结构148可以穿透第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108、第一下绝缘夹层106和下绝缘层104，并连接到外围导电线110。外围互连结构148可以包括导电图案140以及沿导电图案140的下表面和侧壁延伸的外围阻挡图案142。导电图案140可以穿透外围电路区域PR上的第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108、第一下绝缘夹层106、以及下绝缘层104的至少一部分。
导电图案140可以包括沿与衬底100的上表面100U平行的方向例如第一方向D1延伸的线部分144以及从线部分144朝衬底100延伸的接触部分146。接触部分146可以彼此横向地间隔开且其间插置有绝缘图案INP。接触部分146可以分别连接到外围导电线110。线部分144可以共同连接到接触部分146。线部分144可以穿透外围电路区域PR上的第二上绝缘夹层116、上绝缘层114、以及第一上绝缘夹层112的上部。接触部分146可以穿透第一上绝缘夹层112的下部、保护绝缘层108、第一下绝缘夹层106、和/或下绝缘层104的至少一部分。绝缘图案INP可以包括第一上绝缘夹层112的插置在接触部分146之间的部分112P、保护绝缘层108的插置在接触部分146之间的部分108P、第一下绝缘夹层106的插置在接触部分146之间的部分106P和/或下绝缘层104的插置在接触部分146之间的部分104P。
外围阻挡图案142可以插置在线部分144与绝缘图案INP之间，并且可以在每个接触部分146与绝缘图案INP之间以及在每个外围导电线110与每个接触部分146之间延伸。外围阻挡图案142可以插置在每个接触部分146与下绝缘层104之间、在每个接触部分146与第一下绝缘夹层106之间、在每个接触部分146与保护绝缘层108之间、以及在每个接触部分146与第一上绝缘夹层112之间。外围阻挡图案142可以在线部分144与第一上绝缘夹层112之间、在线部分144与上绝缘层114之间、以及在线部分144与第二上绝缘夹层116之间延伸。线部分144和接触部分146可以在其间没有界面地彼此一体联接。
每个接触部分146可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度146W。接触部分146的宽度146W可以随着离衬底100的距离增加而增大。在一些实施方式中，接触部分146可以具有朝衬底100逐渐变细的宽度146W。绝缘图案INP可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度INP_W。绝缘图案INP的宽度INP_W可以随着离衬底100的距离增加而减小。在一些实施方式中，绝缘图案INP可以具有远离衬底100而逐渐变细的宽度INP_W。
在剖视图中，绝缘图案INP可以具有相反的侧壁INP_S。绝缘图案INP的每个侧壁INP_S可以面对每个接触部分146的侧壁146S。外围阻挡图案142可以插置在绝缘图案INP的每个侧壁INP_S与每个接触部分146的侧壁146S之间。绝缘图案INP的侧壁INP_S可以相对于衬底100的上表面100U倾斜。绝缘图案INP的每个侧壁INP_S的至少一部分可以具有台阶状的轮廓。例如，第一上绝缘夹层112的插置在接触部分146之间的部分112P的侧壁可以具有台阶状的轮廓。在一些实施方式中，第一下绝缘夹层106的插置在接触部分146之间的部分106P的侧壁可以具有台阶状的轮廓。接触部分146的侧壁146S可以具有与绝缘图案INP的相应侧壁INP_S的形状对应的形状。接触部分146的侧壁146S可以相对于衬底100的上表面100U倾斜。接触部分146的每个侧壁146S的至少一部分可以具有台阶状的轮廓。
导电图案140的上表面即线部分144的上表面以及外围阻挡图案142的最上表面可以与第二上绝缘夹层116的上表面基本上共面。线部分144和接触部分146可以包括相同的材料。线部分144和接触部分146可以具有与单元导电线130相同的材料。线部分144和接触部分146可以包括例如铜的金属。外围阻挡图案142可以包括与单元阻挡图案132相同的材料。外围阻挡图案142可以包括导电金属氮化物。
图6至11示出根据本发明构思的示例实施方式的制造半导体存储器件的方法，并且是沿图3的线I-I'、II-II'截取的剖视图。相同的附图标记用于表示与图3、4、5A和5B所示相同的元件，并且为了简洁起见，其重复描述被省略。
参照图6，提供衬底100。衬底100可以包括单元区域CR和外围电路区域PR。第二下绝缘夹层102、下绝缘层104和第一下绝缘夹层106在衬底100上形成。第一下绝缘夹层106、第二下绝缘夹层102和下绝缘层104可以在单元区域CR和外围电路区域PR上和/或覆盖单元区域CR和外围电路区域PR。选择元件可以在单元区域CR上形成。第二下绝缘夹层102可以覆盖选择元件。
外围导电线110可以在外围电路区域PR上形成。外围导电线110可以穿透第二下绝缘夹层102以电连接到衬底100。外围导电线110的上表面可以与第二下绝缘夹层102的上表面基本上共面。下绝缘层104和第一下绝缘夹层106可以顺序地形成在第二下绝缘夹层102上，并覆盖外围导电线110的上表面。下绝缘层104可以形成在第一下绝缘夹层106与第二下绝缘夹层102之间。
下接触插塞120可以在单元区域CR上形成。下接触插塞120可以穿透第一下绝缘夹层106、下绝缘层104和第二下绝缘夹层102，并且每个下接触插塞120可以连接到选择元件中的对应选择元件的一端。下接触插塞120的上表面可以与第一下绝缘夹层106的上表面基本上共面。
底电极层BEL和磁隧道结层MTJL可以在第一下绝缘夹层106上顺序地形成。底电极层BEL和磁隧道结层MTJL可以覆盖单元区域CR和外围电路区域PR。底电极层BEL可以包括例如钛氮化物和/或钽氮化物的导电金属氮化物。底电极层BEL可以通过溅射工艺、化学气相沉积工艺或原子层沉积工艺形成。磁隧道结层MTJL可以包括顺序地堆叠在底电极层BEL上的第一磁性层160、隧道势垒层162和第二磁性层164。第一磁性层160和第二磁性层164的每个可以包括至少一个磁性层。第一磁性层160和第二磁性层164中的一个可以包括具有固定在一方向上的磁化方向的参考层。第一磁性层160和第二磁性层164中的另一个可以包括具有可变磁化方向的自由层。形成参考层和自由层的材料可以与参照图5A和5B描述的材料相同。隧道势垒层162可以包括例如镁氧化物、钛氧化物、铝氧化物、镁锌氧化物和/或镁硼氧化物。第一磁性层160、隧道势垒层162和第二磁性层164可以通过溅射工艺、化学气相沉积工艺或原子层沉积工艺形成。
导电掩模图案170可以在单元区域CR上形成在磁隧道结层MTJL上。导电掩模图案170可以限定其中将形成稍后描述的磁隧道结的区域。导电掩模图案170可以包括例如钽、钨、钌或铱的金属和/或例如钛氮化物的导电金属氮化物。
参照图7，磁隧道结层MTJL和底电极层BEL可以使用导电掩模图案170作为蚀刻掩模被顺序地蚀刻，因而在单元区域CR上的第一下绝缘夹层106上形成磁隧道结MTJ和底电极BE。底电极BE可以分别连接到下接触插塞120。磁隧道结MTJ可以分别形成在底电极BE上。每个磁隧道结MTJ可以包括顺序地堆叠在相应底电极BE上的第一磁性图案MP1、隧道势垒图案TBR和第二磁性图案MP2。第一磁性图案MP1和第二磁性图案MP2可以彼此间隔开且其间具有隧道势垒图案TBR。对磁隧道结层MTJL的蚀刻可以包括使用导电掩模图案170作为蚀刻掩模顺序地蚀刻第二磁性层164、隧道势垒层162和第一磁性层160。第二磁性层164、隧道势垒层162和第一磁性层160可以被蚀刻，因而形成第二磁性图案MP2、隧道势垒图案TBR和第一磁性图案MP1。
蚀刻磁隧道结层MTJL和底电极层BEL的工艺可以是例如使用离子束的离子束蚀刻工艺。离子束可以包括惰性离子。通过以上蚀刻工艺，在磁隧道结MTJ之间的第一下绝缘夹层106的上部可以被凹入。因此，第一下绝缘夹层106的在单元区域CR上的第一部分可以具有在磁隧道结MTJ之间朝衬底100凹入的上表面106R。第一下绝缘夹层106的第一部分的凹入上表面106R可以位于距离衬底100的第一高度H1处。此外，通过以上蚀刻工艺，第一下绝缘夹层106的在外围电路区域PR上的第二部分的上部可以被蚀刻。第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U可以位于距离衬底100的第二高度H2处。第二高度H2可以小于第一高度H1。第一下绝缘夹层106的第二部分的上表面106U可以相对于衬底100的上表面100U位于比第一下绝缘夹层106的第一部分的凹入上表面106R低的水平处(例如比第一下绝缘夹层106的第一部分的凹入上表面106R更靠近衬底100)。
在以上蚀刻工艺之后，各导电掩模图案170的至少一部分可以留在相应磁隧道结MTJ上。每个留下的导电掩模图案170可以用作顶电极TE。在下文中，导电掩模图案170是指顶电极TE。每个顶电极TE、每个磁隧道结MTJ和每个底电极BE可以构成数据存储结构DS。
参照图8，保护绝缘层108可以在第一下绝缘夹层106上形成，并且保护绝缘层108可以在数据存储结构DS上和/或覆盖数据存储结构DS。保护绝缘层108可以共形地在数据存储结构DS的上表面和侧壁上，并沿第一下绝缘夹层106的第一部分的在数据存储结构DS之间的凹入上表面106R延伸。保护绝缘层108可以沿第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U延伸和/或覆盖第一下绝缘夹层106的在外围电路区域PR上的第二部分的上表面106U。
第一上绝缘夹层112可以在保护绝缘层108上形成，并且可以在数据存储结构DS之间的空间内和/或填充数据存储结构DS之间的空间。第一上绝缘夹层112可以在外围电路区域PR上的保护绝缘层108上和/或覆盖外围电路区域PR上的保护绝缘层108。上绝缘层114和第二上绝缘夹层116可以在第一上绝缘夹层112上顺序地形成。上绝缘层114可以插置在第一上绝缘夹层112与第二上绝缘夹层116之间。上绝缘层114和第二上绝缘夹层116可以在单元区域CR和外围电路区域PR上和/或覆盖单元区域CR和外围电路区域PR。第一下绝缘夹层106和第二下绝缘夹层102、第一上绝缘夹层112和第二上绝缘夹层116、下绝缘层104、保护绝缘层108和上绝缘层114可以通过化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成。
初始孔PH可以在外围电路区域PR上形成。初始孔PH可以穿透第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106，因而暴露下绝缘层104的上表面。初始孔PH的形成可以包括：在第二上绝缘夹层116上形成掩模图案，该掩模图案包括限定其中将形成初始孔PH的区域的开口；以及顺序地蚀刻第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106。掩模图案可以被去除。
参照图9，牺牲层172可以在第二上绝缘夹层116上形成，并且可以在初始孔PH内，并且可以在一些实施方式中填充初始孔PH。牺牲层172可以在单元区域CR和外围电路区域PR上的第二上绝缘夹层116上和/或覆盖单元区域CR和外围电路区域PR上的第二上绝缘夹层116。牺牲层172可以包括例如含碳材料。
掩模层180可以在牺牲层172上形成。掩模层180可以包括在单元区域CR上暴露牺牲层172的上表面的单元开口182、以及在外围电路区域PR上暴露牺牲层172的上表面的外围开口184。单元开口182可以限定其中将形成稍后将描述的单元互连结构138的区域。外围开口184可以限定其中将形成稍后将描述的外围互连结构148的区域。外围开口184在俯视图中可以重叠初始孔PH。掩模层180可以包括相对于牺牲层172、第一上绝缘夹层112和第二上绝缘夹层116、上绝缘层114、保护绝缘层108、第一下绝缘夹层106和下绝缘层104具有蚀刻选择性的材料。掩模层180可以包括氧化物、氮化物和氮氧化物中的至少一种或光致抗蚀剂。
参照图10，第一蚀刻工艺可以使用掩模层180作为蚀刻掩模来执行。在单元区域CR上的牺牲层172和第二上绝缘夹层116可以通过第一蚀刻工艺被图案化，因而在第二上绝缘夹层116中形成单元沟槽192。单元区域CR上的上绝缘层114可以通过第一蚀刻工艺被图案化。因此，单元沟槽192可以延伸到上绝缘层114中。第一蚀刻工艺可以被执行直到暴露单元区域CR上的保护绝缘层108。因此，单元沟槽192可以暴露单元区域CR上的保护绝缘层108的上表面。单元沟槽192可以沿与衬底100的上表面100U平行的方向例如第一方向D1延伸。
在外围电路区域PR上，牺牲层172、第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106可以通过第一蚀刻工艺被图案化，因而形成穿透外围电路区域PR上的第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106的通孔194。通孔194可以包括沿与衬底100的上表面100U平行的方向例如第一方向D1延伸的外围沟槽196、以及从外围沟槽196朝衬底100延伸的接触孔198。接触孔198可以彼此横向地间隔开。外围沟槽196可以共同连接到接触孔198。外围沟槽196可以穿透第二上绝缘夹层116、上绝缘层114、以及第一上绝缘夹层112的上部。接触孔198可以穿透第一上绝缘夹层112的下部、保护绝缘层108和第一下绝缘夹层106。第一蚀刻工艺可以被执行直到暴露外围电路区域PR上的下绝缘层104。因此，接触孔198可以暴露下绝缘层104的上表面。
参照图9和10，在第一蚀刻工艺期间，牺牲层172的蚀刻速率可以大于第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106的每个的蚀刻速率。随着牺牲层172通过第一蚀刻工艺被蚀刻，单元区域CR和外围电路区域PR上的第二上绝缘夹层116的上表面可以在第一蚀刻工艺期间被暴露。此外，随着填充初始孔PH的牺牲层172通过第一蚀刻工艺被蚀刻，外围电路区域PR上的第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106的侧壁可以在第一蚀刻工艺期间被暴露。单元区域CR上的第二上绝缘夹层116可以在第一蚀刻工艺期间被限制地暴露于蚀刻剂，而外围电路区域PR上的第二上绝缘夹层116的上表面以及第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106的侧壁可以在第一蚀刻工艺期间充分地暴露于蚀刻剂。在这种情况下，在单元区域CR上的第二上绝缘夹层116和上绝缘层114通过第一蚀刻工艺被蚀刻的同时，外围电路区域PR上的第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106可以通过第一蚀刻工艺被蚀刻。因此，单元区域CR上的单元沟槽192和外围电路区域PR上的通孔194可以通过第一蚀刻工艺同时形成。
在外围电路区域PR上，第一上绝缘夹层112的部分112P、保护绝缘层108的部分108P、第一下绝缘夹层106的部分106P可以不被第一蚀刻工艺蚀刻并且留在接触孔198之间。在第一蚀刻工艺期间，上绝缘层114的蚀刻速率可以小于第一上绝缘夹层112的蚀刻速率。在这种情况下，在第一蚀刻工艺期间，外围电路区域PR上的第一上绝缘夹层112的至少一部分可以在其侧部处比在其上部处更快地被蚀刻。因此，第一上绝缘夹层112的部分112P的侧壁可以具有台阶状的轮廓。在第一蚀刻工艺期间，保护绝缘层108的蚀刻速率可以小于第一下绝缘夹层106的蚀刻速率。在这种情况下，在第一蚀刻工艺期间，外围电路区域PR上的第一下绝缘夹层106的至少一部分可以在其侧部处比在其上部处更快地被蚀刻。因此，第一下绝缘夹层106的部分106P的侧壁可以具有台阶状的轮廓。
参照图11，第二蚀刻工艺可以使用掩模层180作为蚀刻掩模来执行。保护绝缘层108的由单元沟槽192暴露的部分和下绝缘层104的由接触孔198暴露的部分可以通过第二蚀刻工艺被蚀刻。因此，单元沟槽192可以延伸到保护绝缘层108中并暴露顶电极TE。接触孔198可以分别延伸到下绝缘层104中并暴露外围导电线110。牺牲层172的残余物和掩模层180可以被去除。牺牲层172的残余物和掩模层180可以通过例如灰化工艺和/或剥离工艺被去除。
在外围电路区域PR上，下绝缘层104的部分104P可以不被第二蚀刻工艺蚀刻并且留在接触孔198之间。第一上绝缘夹层112的部分112P、保护绝缘层108的部分108P、第一下绝缘夹层106的部分106P和下绝缘层104的部分104P是指绝缘图案INP。绝缘图案INP可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度INP_W。绝缘图案INP的宽度INP_W可以随着离衬底100的距离增加而减小。绝缘图案INP的侧壁INP_S可以相对于衬底100的上表面100U倾斜。绝缘图案INP的侧壁INP_S的至少一部分可以具有台阶状的轮廓。绝缘图案INP的侧壁INP_S可以对应于每个接触孔198的内侧壁。每个接触孔198可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度198W。每个接触孔198的宽度198W可以随着离衬底100的距离增加而增大。
参照图3和4，单元互连结构138可以在单元区域CR上的单元沟槽192(见图11)中形成。外围互连结构148可以在外围电路区域PR上的通孔194(见图11)中形成。单元互连结构138可以包括沿第一方向D1延伸的单元导电线130以及沿单元导电线130的下表面和侧壁延伸的单元阻挡图案132。外围互连结构148可以包括导电图案140以及沿导电图案140的下表面和侧壁延伸的外围阻挡图案142。导电图案140可以包括形成在外围沟槽196(见图11)中的线部分144以及形成在相应接触孔198(见图11)中的接触部分146。接触部分146可以彼此横向地间隔开且其间具有绝缘图案INP。
单元互连结构138和外围互连结构148的形成可以包括：在第二上绝缘夹层116上形成阻挡层以填充单元沟槽192(见图11)的一部分和通孔194(见图11)的一部分；在阻挡层上形成导电层，以使其在单元沟槽192(见图11)的剩余部分和通孔194(见图11)的剩余部分内和/或填充单元沟槽192(见图11)的剩余部分和通孔194(见图11)的剩余部分；以及平坦化导电层和阻挡层，以暴露第二上绝缘夹层116的上表面。阻挡层可以共形地覆盖单元沟槽192(见图11)的内表面和通孔194(见图11)的内表面。阻挡层可以包括导电金属氮化物。导电层可以包括例如铜的金属。通过以上平坦化工艺，单元导电线130的上表面和单元阻挡图案132的最上表面可以与单元区域CR上的第二上绝缘夹层116的上表面基本上共面。此外，导电图案140的上表面即线部分144的上表面、以及外围阻挡图案142的最上表面可以与外围电路区域PR上的第二上绝缘夹层116的上表面基本上共面。
根据本发明构思的示例实施方式，参照图11，具有不同高宽比的单元沟槽192和通孔194可以通过第一蚀刻工艺同时形成。通孔194可以包括外围沟槽196和从外围沟槽196朝衬底100延伸的接触孔198。每个接触孔198可以形成为具有随着离衬底100的距离增加而增大的宽度198W，并形成为具有与绝缘图案INP的拥有台阶状轮廓的侧壁INP_S对应的内侧壁。在一些实施方式中，导电层可以更容易地填充相对高的高宽比的通孔194。
图12是沿图3的线I-I'和II-II'截取的剖视图，示出根据本发明构思的示例实施方式的半导体器件。为了简洁起见，对与图3、4、5A和5B的上述实施方式的内容相同的内容的详细描述被省略。
参照图12，外围互连结构148可以设置在衬底100的外围电路区域PR上。外围互连结构148可以包括导电图案140和外围阻挡图案142。导电图案140可以包括沿与衬底100的上表面100U平行的方向例如第一方向D1延伸的线部分144以及从线部分144朝衬底100延伸的接触部分146。接触部分146可以通过其间的绝缘图案INP彼此横向地分开。
每个接触部分146可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度146W。每个接触部分146的宽度146W可以随着离衬底100的距离增加而增大。绝缘图案INP可以在与衬底100的上表面100U平行的方向例如第一方向D1上具有宽度INP_W。绝缘图案INP的宽度INP_W可以随着离衬底100的距离增加而减小。
在剖视图中，绝缘图案INP可以具有相反的侧壁INP_S'。绝缘图案INP的每个侧壁INP_S'可以面对每个接触部分146的侧壁146S'。绝缘图案INP的每个侧壁INP_S'可以相对于衬底100的上表面100U具有直线轮廓。每个接触部分146的侧壁146S'可以具有与绝缘图案INP的每个侧壁INP_S'的形状对应的形状。每个接触部分146的侧壁146S'可以相对于衬底100的上表面100U具有直线轮廓。
图13是沿图3的线I-I'和II-II'截取的剖视图，示出根据本发明构思的示例实施方式的制造半导体存储器件的方法。为了简洁起见，对与图6至11的上述实施方式的内容相同或相似的内容的详细描述被省略。
参照图13，第一蚀刻工艺可以使用掩模层180作为蚀刻掩模来执行。在单元区域CR上，牺牲层172和第二上绝缘夹层116可以通过第一蚀刻工艺被图案化，因而在第二上绝缘夹层116中形成单元沟槽192。单元区域CR上的上绝缘层114可以通过第一蚀刻工艺被图案化，使得单元沟槽192可以延伸到上绝缘层114中。第一蚀刻工艺可以被执行直到暴露单元区域CR上的保护绝缘层108。
在外围电路区域PR上，牺牲层172、第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106可以通过第一蚀刻工艺被图案化，因而在外围电路区域PR上形成通孔194。通孔194可以包括沿与衬底100的上表面100U平行的方向例如第一方向D1延伸的外围沟槽196以及从外围沟槽196朝衬底100延伸的接触孔198'。接触孔198'可以彼此横向地间隔开。外围沟槽196可以共同连接到接触孔198'。第一蚀刻工艺可以被执行直到暴露外围电路区域PR上的下绝缘层104。单元区域CR上的单元沟槽192和外围电路区域PR上的通孔194可以通过第一蚀刻工艺同时形成。
在外围电路区域PR上，第一上绝缘夹层112的部分112P、保护绝缘层108的部分108P和第一下绝缘夹层106的部分106P可以不被第一蚀刻工艺蚀刻并且留在接触孔198'之间。在第一蚀刻工艺期间，第二上绝缘夹层116、上绝缘层114、第一上绝缘夹层112、保护绝缘层108和第一下绝缘夹层106的蚀刻速率可以基本相同。因此，第一上绝缘夹层112的部分112P的侧壁、保护绝缘层108的部分108P的侧壁和第一下绝缘夹层106的部分106P的侧壁可以彼此对准，并相对于衬底100的上表面100U具有倾斜的直线轮廓。
根据本发明构思的示例实施方式，具有不同高宽比的单元沟槽192和通孔194可以通过第一蚀刻工艺同时形成。相对高的高宽比的通孔194可以形成为具有其中容易地形成外围互连结构148的结构。因此，外围互连结构148可以在通孔194中容易地形成，使得可以减少或防止发生外围互连结构148中的缺陷。因此，可以制造具有改善性能的半导体器件。
虽然已经参照本发明构思的示例实施方式具体显示并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离如由所附权利要求限定的本公开的精神和范围。
本申请要求享有2017年12月15日在韩国知识产权局提交的韩国专利申请第10-2017-0173112号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围电路区域；
顺序地堆叠在所述衬底的所述单元区域和所述外围电路区域上的第一下绝缘夹层、保护绝缘层和第一上绝缘夹层；
穿透所述第一上绝缘夹层、所述保护绝缘层和所述第一下绝缘夹层的导电图案，所述导电图案在所述外围电路区域上；以及
数据存储结构，所述数据存储结构在所述单元区域上的所述第一下绝缘夹层上，
其中所述第一上绝缘夹层在所述数据存储结构上，所述保护绝缘层在所述数据存储结构的侧壁与所述第一上绝缘夹层之间以及在所述单元区域上的所述第一下绝缘夹层和所述第一上绝缘夹层之间，
其中所述导电图案包括线部分和接触部分，所述线部分沿与所述衬底的上表面平行的方向延伸，所述接触部分从所述线部分朝所述衬底延伸，
其中所述接触部分彼此间隔开且其间具有绝缘图案，
其中所述绝缘图案包括所述第一上绝缘夹层的一部分、所述保护绝缘层的一部分和所述第一下绝缘夹层的一部分，以及
其中所述绝缘图案的至少一部分具有台阶状的轮廓。
2.根据权利要求1所述的半导体器件，其中所述接触部分的每个具有随着离所述衬底的距离增加而增大的宽度。
3.根据权利要求2所述的半导体器件，其中所述绝缘图案具有随着离所述衬底的所述距离增加而减小的宽度。
4.根据权利要求1所述的半导体器件，其中所述第一上绝缘夹层的所述部分的侧壁具有台阶状的轮廓。
5.根据权利要求1所述的半导体器件，其中所述线部分穿透所述第一上绝缘夹层的上部，以及
其中所述接触部分的每个穿透所述第一上绝缘夹层的下部、所述保护绝缘层和所述第一下绝缘夹层。
6.根据权利要求1所述的半导体器件，其中所述保护绝缘层包括与所述第一上绝缘夹层和所述第一下绝缘夹层不同的材料，以及
其中所述线部分和所述接触部分包括相同的材料。
7.根据权利要求1所述的半导体器件，
其中所述保护绝缘层在所述外围电路区域上的所述第一下绝缘夹层和所述第一上绝缘夹层之间延伸。
8.根据权利要求7所述的半导体器件，其中相对于所述衬底，所述外围电路区域上的所述第一下绝缘夹层的第一上表面低于所述单元区域上的所述第一下绝缘夹层的第二上表面。
9.根据权利要求7所述的半导体器件，还包括：
在所述第一上绝缘夹层上的第二上绝缘夹层；以及
在所述第一上绝缘夹层与所述第二上绝缘夹层之间的上绝缘层，
其中所述第二上绝缘夹层和所述上绝缘层在所述单元区域和所述外围电路区域上，以及
其中所述线部分穿透所述第二上绝缘夹层和所述上绝缘层。
10.根据权利要求9所述的半导体器件，其中所述上绝缘层包括与所述第一上绝缘夹层和所述第二上绝缘夹层不同的材料。
11.根据权利要求9所述的半导体器件，还包括：
在所述数据存储结构上的单元导电线，
其中所述单元导电线穿透所述第二上绝缘夹层和所述上绝缘层并且连接到所述数据存储结构，以及
其中所述单元导电线、所述线部分和所述接触部分包括相同的材料。
12.根据权利要求1所述的半导体器件，还包括：
在所述衬底与所述第一下绝缘夹层之间的第二下绝缘夹层；
在所述第一下绝缘夹层与所述第二下绝缘夹层之间的下绝缘层；以及
在所述第二下绝缘夹层中的外围导电线，
其中所述接触部分穿透所述下绝缘层并且分别连接到所述外围导电线，
其中所述绝缘图案还包括所述下绝缘层的一部分，以及
其中所述下绝缘层包括与所述第一下绝缘夹层和所述第二下绝缘夹层不同的材料。
13.一种半导体器件，包括：
衬底，包括单元区域和外围电路区域；
第一下绝缘夹层，在所述单元区域和所述外围电路区域上；
数据存储结构，在所述单元区域上的所述第一下绝缘夹层上；
第一上绝缘夹层，在所述单元区域和所述外围电路区域上，所述第一上绝缘夹层在所述数据存储结构上；
保护绝缘层，在所述数据存储结构的侧壁与所述第一上绝缘夹层之间以及在所述单元区域和所述外围电路区域上的所述第一下绝缘夹层和所述第一上绝缘夹层之间；以及
导电图案，穿透所述外围电路区域上的所述第一上绝缘夹层、所述保护绝缘层和所述第一下绝缘夹层，
其中所述导电图案包括线部分和接触部分，
其中所述线部分沿与所述衬底的上表面平行的方向延伸，
其中所述接触部分从所述线部分朝所述衬底延伸，并且彼此横向地间隔开且其间具有绝缘图案，
其中所述绝缘图案包括所述第一上绝缘夹层、所述保护绝缘层和所述第一下绝缘夹层的每个的一部分，以及
其中所述接触部分的每个具有随着离所述衬底的距离增加而增大的宽度。
14.根据权利要求13所述的半导体器件，其中所述绝缘图案具有随着离所述衬底的所述距离增加而减小的宽度。
15.根据权利要求13所述的半导体器件，其中所述保护绝缘层包括与所述第一上绝缘夹层和所述第一下绝缘夹层不同的材料。
16.根据权利要求13所述的半导体器件，其中所述线部分和所述接触部分包括相同的材料。
17.根据权利要求13所述的半导体器件，还包括：
第二下绝缘夹层，在所述衬底与所述第一下绝缘夹层之间，所述第二下绝缘夹层在所述单元区域和所述外围电路区域上；
下绝缘层，在所述第一下绝缘夹层与所述第二下绝缘夹层之间，所述下绝缘层在所述单元区域和所述外围电路区域上；以及
外围导电线，在所述外围电路区域上的所述第二下绝缘夹层中，
其中所述接触部分穿透所述下绝缘层并且分别连接到所述外围导电线，以及
其中所述下绝缘层包括与所述第一下绝缘夹层和所述第二下绝缘夹层不同的材料。
18.一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围电路区域；
在所述衬底上的第一下绝缘夹层；
在所述衬底上的第一下绝缘夹层上的保护绝缘层；
在所述保护绝缘层上的第一上绝缘夹层；
包括第一部分和多个第二部分的导电图案，所述导电图案在所述外围电路区域上；以及
数据存储结构，所述数据存储结构在所述单元区域上的所述第一下绝缘夹层上，
其中所述第一上绝缘夹层在所述数据存储结构上，所述保护绝缘层在所述数据存储结构的侧壁与所述第一上绝缘夹层之间以及在所述单元区域上的所述第一下绝缘夹层和所述第一上绝缘夹层之间，
其中所述第一部分在所述第一上绝缘夹层内，
其中所述多个第二部分分别在所述第一上绝缘夹层、所述保护绝缘层和所述第一下绝缘夹层内，
其中所述多个第二部分在与所述衬底的上表面平行的第一方向上彼此间隔开，
其中所述第二部分中的至少一个的侧壁的至少一部分包括台阶状的轮廓。
19.根据权利要求18所述的半导体器件，其中所述多个第二部分在所述第一方向上彼此间隔开且其间具有绝缘图案，以及
其中所述绝缘图案包括所述第一上绝缘夹层的一部分、所述保护绝缘层的一部分和所述第一下绝缘夹层的一部分。
20.根据权利要求19所述的半导体器件，其中所述多个第二部分分别具有朝所述衬底逐渐变细的宽度，以及
其中所述绝缘图案具有远离所述衬底逐渐变细的宽度。
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