JP2008288430A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】簡素なプロセスでビア接続の多層配線層を精度良く製造する。
【解決手段】デュアルダマシンプロセスでハイブリッド構造の多層配線層を形成する際に、ビアパターンを先作りした後、配線溝パターンをビアパターンに直接位置合わせする。
【選択図】図４
【解決手段】デュアルダマシンプロセスでハイブリッド構造の多層配線層を形成する際に、ビアパターンを先作りした後、配線溝パターンをビアパターンに直接位置合わせする。
【選択図】図４
Description
本発明は、半導体装置の製造方法に関し、例えばハイブリッド構造を有する多層配線層のデュアルダマシン加工を対象とする。
多層配線の半導体装置の製造においては、良好なデュアルダマシン形状を作成するために、層間絶縁膜に、材質の異なる２種類の膜、例えば炭素含有シリコン酸化（ＳｉＯＣ）膜と有機系絶縁膜との積層膜を含める、いわゆるハイブリッド構造の多層配線層が近年広く用いられている。
このようなハイブリッド構造の多層配線層の形成にデュアルダマシン法を適用する場合、パターンに用いるレジストの組成に有機系絶縁膜の組成が近いために、レジスト除去の際に有機系絶縁膜も損傷を受けやすいという問題があった（例えば特許文献１、段落番号（０００４）。このような問題を回避するため、従来、配線溝パターンを形成した後にビアパターンを形成する手法が用いられてきた（例えば特許文献１、特に図１乃至６並びに段落番号（００５６）乃至（００７８）を参照されたい）。
しかしながら、このような配線溝先作りの製造方法では、配線溝パターンおよびビアパターンが共に下層埋め込み配線に対し、位置合せを行っているため、配線溝とビアとが間接あわせとなる。この結果、それぞれの位置合せにおける位置ずれの量および方向に依存して隣接するビアと配線との間のショートマージンが小さくなる場合がある。この点を特許文献１の製造方法を取り上げてより具体的に説明する。
特許文献１の製造方法では、ビアパターンを有するレジストマスクの精度を高めるために下地層の段差を膜厚５０ｎｍ程度に抑えているため（段落番号（００６２）および図３（ｃ）参照）、既に形成された上層埋め込み配線用の配線溝パターン１０’に仮にビアパターン１４’を合わせようとしても、チップ周囲のダイシングラインに形成された配線溝パターンのアライメントマークも同様の薄さ（５０ｎｍ程度）で形成されているために十分なアライメント信号を得ることができない。ビアは下層埋め込み配線２８と上層埋め込み配線とを接続するものであるため、ビアパターン１４’を上層埋め込み配線に位置合せできなければ下層埋め込み配線２８に対して位置合わせをせざるを得ない。従って、下層埋め込み配線２８と同時にダイシングライン上に形成された下層埋め込み配線２８のアライメントマークを用いて下層埋め込み配線２８に対してビアパターン１４’の位置合せを行う。このときの合わせずれの方向が、例えば互いに逆方向でかつそのずれ量が大きな場合には、製造後の半導体装置において、ビアと隣接する異電位の上層埋め込み配線とのマージンが小さくなり、隣接するビアと配線との間でショート不良を引き起こす可能性があるという問題があった。
図１６は、このような従来技術による配線溝パターン先作りのデュアルダマシン法の欠点を説明する図である。同図（ａ）は従来技術により形成された配線構造の一例の部分平面図であり、同図（ｂ）は（ａ）のＡ−Ａ線に沿った断面図である。
図１６に示すように、上層埋め込み配線Ｍ２１，Ｍ２２が下層埋め込み配線Ｍ１１，Ｍ１２に対して同図右側方向へそれぞれＳＴ１だけずれており、この一方、ビアパターンＶ２は、下層埋め込み配線Ｍ１１に対して同図左側方向へＳＴ２以上ずれている。この結果、ビアパターンＶ２とこれに隣接する異電位の上層埋め込み配線Ｍ２２とのマージンＭＧが著しく狭くなっている。
このような問題は、配線の微細化が進展して配線間の距離がより一層短くなるとさらに顕著になる。
特開２００４−３１９６１６号公報
本発明の目的は、簡素なプロセスでビア接続の多層配線層を精度良く製造できる半導体装置の製造方法を提供することにある。
本発明によれば、
下層埋め込み配線となる配線層が形成された基板上に、第１乃至第４の絶縁膜および第１乃至第３のハードマスクを順次に形成する工程と、
ビアパターンに対応するマスクパターンが形成されたマスクを前記埋め込み配線層に位置合わせさせて前記第３のハードマスクおよび第２のハードマスクを選択的に除去してビアパターンを形成する工程と、
配線溝パターンに対応するマスクパターンが形成されたマスクを前記ビアパターンに位置合せさせて前記第３のハードマスクと前記第２のハードマスクの途中までを選択的に除去して配線溝パターンを形成する工程と、
前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクおよび前記第４の絶縁膜を選択的に除去して前記第１のハードマスクおよび前記第４の絶縁膜にビアパターンを自己整合的に形成するとともに、前記配線溝パターンの底面下方に残存する前記第２のハードマスクの部分を除去する工程と、
前記第３のハードマスクを除去した後、前記配線溝パターンが形成された前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクを選択的に除去し、前記第１のハードマスクに配線溝パターンを自己整合的に形成する工程と、
ビアパターンを有する第４の絶縁膜をエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜にビアパターンを自己整合的に形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第４の絶縁膜を選択に除去し、前記第４の絶縁膜に配線溝パターンを自己整合的に形成するとともに、ビアパターンを有する前記第４の絶縁膜をエッチングマスクとして前記第２の絶縁膜を選択的に除去し、前記第２の絶縁膜にビアパターンを自己整合的に形成する工程と、
前記第２のハードマスクを除去した後に、ビアパターンを有する前記第３の絶縁膜をエッチングマスクとして前記第１の絶縁膜を選択的に除去して前記配線層に到達する開口部を形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜に配線溝パターンを自己整合的に形成する工程と、
配線溝パターンおよびビアパターンに導電体を埋め込んでビアと前記ビアを介して前記下層埋め込み配線に接続される上層配線とを形成する工程と、
を備える半導体装置の製造方法が提供される。
下層埋め込み配線となる配線層が形成された基板上に、第１乃至第４の絶縁膜および第１乃至第３のハードマスクを順次に形成する工程と、
ビアパターンに対応するマスクパターンが形成されたマスクを前記埋め込み配線層に位置合わせさせて前記第３のハードマスクおよび第２のハードマスクを選択的に除去してビアパターンを形成する工程と、
配線溝パターンに対応するマスクパターンが形成されたマスクを前記ビアパターンに位置合せさせて前記第３のハードマスクと前記第２のハードマスクの途中までを選択的に除去して配線溝パターンを形成する工程と、
前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクおよび前記第４の絶縁膜を選択的に除去して前記第１のハードマスクおよび前記第４の絶縁膜にビアパターンを自己整合的に形成するとともに、前記配線溝パターンの底面下方に残存する前記第２のハードマスクの部分を除去する工程と、
前記第３のハードマスクを除去した後、前記配線溝パターンが形成された前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクを選択的に除去し、前記第１のハードマスクに配線溝パターンを自己整合的に形成する工程と、
ビアパターンを有する第４の絶縁膜をエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜にビアパターンを自己整合的に形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第４の絶縁膜を選択に除去し、前記第４の絶縁膜に配線溝パターンを自己整合的に形成するとともに、ビアパターンを有する前記第４の絶縁膜をエッチングマスクとして前記第２の絶縁膜を選択的に除去し、前記第２の絶縁膜にビアパターンを自己整合的に形成する工程と、
前記第２のハードマスクを除去した後に、ビアパターンを有する前記第３の絶縁膜をエッチングマスクとして前記第１の絶縁膜を選択的に除去して前記配線層に到達する開口部を形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜に配線溝パターンを自己整合的に形成する工程と、
配線溝パターンおよびビアパターンに導電体を埋め込んでビアと前記ビアを介して前記下層埋め込み配線に接続される上層配線とを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、簡素なプロセスでビア接続の多層配線層を高い精度で製造することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１乃至図１５は、本実施形態に係る半導体装置の製造方法を説明する略示断面図である。本実施形態はビアパターンを形成した後に配線溝パターンを形成する、ビア先作りのデュアルダマシンプロセスでハイブリッド構造の多層配線層を形成する方法を提供するものであり、その特徴は、図４を参照して後に詳述するように、配線溝パターンをビアパターンに直接位置合わせして形成する点にある。
図１に示すように、図示しない基板の表面に形成された図示しない下地絶縁膜上に形成された有機膜１と炭素含有シリコン酸化（ＳｉＯＣ）膜３とを含む配線間絶縁膜中に、バリアメタル５を介して銅（Ｃｕ）を埋め込むことにより下層埋め込み配線７が形成されている。まず、配線間絶縁膜および下層埋め込み配線７の上の全面に炭化シリコン（ＳｉＣ）膜１１を形成する。炭化シリコン（ＳｉＣ）膜１１は、本実施形態において例えば第１の絶縁膜に対応する。炭化シリコン（ＳｉＣ）膜１１はエッチングストッパ膜および配線材料（Ｃｕ）の拡散防止を目的として用いられ、その膜厚は例えば３５ｎｍである。
次に、炭化シリコン（ＳｉＣ）膜１１上に、例えば比誘電率２．３の炭素含有シリコン酸化（ＳｉＯＣ）膜１３を形成する。炭素含有シリコン酸化（ＳｉＯＣ）膜１３は、本実施形態において例えば第２の絶縁膜に対応する。炭素含有シリコン酸化（ＳｉＯＣ）膜１３の膜厚は、例えば７５ｎｍである。炭化シリコン（ＳｉＣ）膜１１および炭素含有シリコン酸化（ＳｉＯＣ）膜１３は、後の工程でビアが形成される層間絶縁膜として用いられる（図１４参照）。
続いて、炭素含有シリコン酸化（ＳｉＯＣ）膜１３の上に、炭素含有シリコン酸化（ＳｉＯＣ）膜１３に添加された炭素と異なる炭素を主成分にしたポリアリールエーテル（ＰＡＥ）膜１５を形成する。ポリアリールエーテル（ＰＡＥ）膜１５は、本実施形態において例えば第３の絶縁膜に対応し、その比誘電率は例えば２．３であり、その厚さは例えば９０ｎｍである。ポリアリールエーテル（ＰＡＥ）膜１５は配線溝を構成する配線間絶縁膜として用いられる（図１４参照）。
このように、第２の絶縁膜と第３の絶縁膜とを互いに異なる材料を用いて形成することにより、エッチング選択比を確保して配線溝を形成する際の溝の深さ制御を容易にすることができる。
次に、ポリアリールエーテル（ＰＡＥ）膜１５上に、炭素含有シリコン酸化（ＳｉＯＣ）膜１７を形成する。炭素含有シリコン酸化（ＳｉＯＣ）膜１７は、本実施形態において例えば第４の絶縁膜に対応し、ポリアリールエーテル（ＰＡＥ）膜１５の保護膜として用いられて化学的機械的研磨（Chemical and Mechanical Polishing：以下、単に「ＣＭＰという」）後に配線溝の上層を構成する（図１５参照）。ポリアリールエーテル（Poly (arylene) ether：ＰＡＥ）膜１５の保護膜として機能するためには、比誘電率が低く、かつ、ＣＭＰプロセスに耐え得る機械的強度の高さが要求される。そのため、本実施形態において炭素含有シリコン酸化（ＳｉＯＣ）膜１７の比誘電率は３．０で、そのヤング率７ＧＰａ以上であり、その膜厚は８０ｎｍである。
次に、炭素含有シリコン酸化（ＳｉＯＣ）膜１７上に窒化シリコン（ＳｉＮ）膜１９を形成する。窒化シリコン（ＳｉＮ）膜１９は、本実施形態において例えば第１のハードマスクに対応し、その膜厚として、炭素含有シリコン酸化（ＳｉＯＣ）膜１７に配線溝パターンを形成する際（図１１参照）と、炭化シリコン（ＳｉＣ）膜１１にビアパターンを形成する際（図１２参照）に、エッチングに耐えるだけの充分な厚さが必要とされる。本実施形態において窒化シリコン（ＳｉＮ）膜１９の膜厚は、例えば６０ｎｍである。
次に、窒化シリコン（ＳｉＮ）膜１９上に、酸化シリコン（ＳｉＯ２）膜２１を形成する。酸化シリコン（ＳｉＯ２）膜２１は、本実施形態において例えば第２のハードマスクに対応し、その膜厚は、窒化シリコン（ＳｉＮ）膜１９よりも厚い、例えば１００ｎｍである。
続いて、酸化シリコン（ＳｉＯ２）膜２１上に窒化シリコン（ＳｉＮ）膜２３を形成する。窒化シリコン（ＳｉＮ）膜２３は、本実施形態において例えば第３のハードマスクに対応し、その膜厚は酸化シリコン（ＳｉＯ２）膜２１を選択的に除去する際のエッチングに耐えるだけの充分な厚さ、例えば５０ｎｍである。
次に、図２に示すように、第３のハードマスク２３上に、ビアパターンＰｖを有するレジストマスクＲＭ１を形成する。そのときのマスクは下層埋め込み配線７と同時に形成された下層埋め込み配線７のアライメントマークを用いて位置合わせを行う。続いて、レジストマスクＲＭ１をエッチングマスクとしてエッチングにより窒化シリコン（ＳｉＮ）膜２３および酸化シリコン（ＳｉＯ２）膜２１を選択的に除去し、図３に示すように、ビアパターンＰｖを形成する。このときのエッチングには、例えば八フッ化炭素（Ｃ４Ｆ８）／一酸化炭素（ＣＯ）／アルゴン（Ａｒ）の混合ガスを用い、酸化シリコン（ＳｉＯ２）膜２１と窒化シリコン（ＳｉＮ）膜１９とのエッチング選択比（ＳｉＯ２／ＳｉＮ）を１０以上とし、窒化シリコン（ＳｉＮ）膜１９が突き抜けないように制御し、その後のレジストアッシング時に、窒化シリコン（ＳｉＮ）膜１９直下の炭素含有シリコン酸化（ＳｉＯＣ）膜１７の表面が露出することがないようにする。
次に、レジストマスクＲＭ１を除去した後、図４に示すように、ビアパターンＰｖ内に有機系の材料を埋め込み、窒化シリコン（ＳｉＮ）膜２３上に平坦化層３１を形成する。次いで、平坦化層３１上に、エッチングにより平坦化層３１を選択的に除去する際のマスクとなる酸化シリコン（ＳｉＯ２）膜４１を形成する。続いて、酸化シリコン（ＳｉＯ２）膜４１上に、配線溝パターンＰｗを有するレジストマスクＲＭ３を形成する。このとき、レジストマスクＲＭ３に配線溝パターンＰｗを形成する際のマスクは、下層埋め込み配線７ではなく、レジストマスクＲＭ１にビアパターンＰｖと同時に形成されたアライメントマークを用いてビアパターンＰｖに対して位置合わせを行う。この点が本実施形態の特徴である。ビアパターンＰｖの底面は窒化シリコン（ＳｉＮ）膜１９内に達しているので、そのアライメントマークも、例えばビアパターンＰｖと同様の形状で形成された場合には、ビアパターンＰｖの深さと同様の約２００ｎｍの深さを有する。このため、配線溝パターンＰｗをビアパターンＰｖに位置合せすることは極めて容易である。この結果、スケールが厳しくても、隣り合う異電位の上層配線との間でビアパターンがショートを起こす可能性は非常に低くなる。
次に、レジストマスクＲＭ３をエッチングマスクとして、図５に示すように、酸化シリコン（ＳｉＯ２）膜４１をエッチングにより選択的に除去して配線溝パターンＰｗを酸化シリコン（ＳｉＯ２）膜４１内に形成する。次いで、配線溝パターンＰｗが形成された酸化シリコン（ＳｉＯ２）膜４１をエッチングマスクとしてエッチングにより平坦化層３１を選択的に除去し、これにより平坦化層３１内の窒化シリコン（ＳｉＮ）膜２３から上方の部分に配線溝パターンＰｗを自己整合的に形成する。このとき、平坦化層３１のうち、ビアパターンＰｖ内に埋め込まれた部分はビアの途中まで落とし込むこととし、窒化シリコン（ＳｉＮ）膜１９が露出しないようにする。
続いて、レジストマスクＲＭ３を除去し、配線溝パターンＰｗを有する酸化シリコン（ＳｉＯ２）膜４１および平坦化層３１をエッチングマスクとして窒化シリコン（ＳｉＮ）膜２３および酸化シリコン（ＳｉＯ２）膜２１をエッチングにより酸化シリコン（ＳｉＯ２）膜２１の途中まで選択的に除去し、図６に示すように、配線溝パターンＰｗを窒化シリコン（ＳｉＮ）膜２３および酸化シリコン（ＳｉＯ２）膜２１（の途中までの部分）に自己整合的に形成する。
次いで、酸化シリコン（ＳｉＯ２）膜４１を除去し、図７に示すように、アッシングにより平坦化層３１を除去する。この段階で、窒化シリコン（ＳｉＮ）膜１９および酸化シリコン（ＳｉＯ２）膜２１内でビアパターンＰｖが形成され、窒化シリコン（ＳｉＮ）膜２３内で配線溝パターンＰｗが形成されているため、これ以降はレジストマスクを形成したり除去したりするプロセスが必要ない点に着目されたい。これにより、レジスト除去に際して有機系絶縁膜が損傷を受けるという従来技術の問題が解消される。
次に、ビアパターンＰｖを有する酸化シリコン（ＳｉＯ２）膜２１をエッチングマスクとして窒化シリコン（ＳｉＮ）膜１９および炭素含有シリコン酸化（ＳｉＯＣ）膜１７をエッチングにより選択的に除去し、図８に示すように、ポリアリールエーテル（ＰＡＥ）膜１５の上面が露出するまで自己整合的にビアパターンＰｖの底面を掘り下げる。これと同時に、配線溝パターンＰｗを有する窒化シリコン（ＳｉＮ）膜２３をエッチングマスクとして酸化シリコン（ＳｉＯ２）膜２１をエッチングにより選択的に除去し、窒化シリコン（ＳｉＮ）膜１９の上面が露出するまで自己整合的に配線溝パターンＰｗの底面を掘り下げる。その後、窒化シリコン（ＳｉＮ）膜２３を除去する。
続いて、図９に示すように、配線溝パターンＰｗを有する酸化シリコン（ＳｉＯ２）膜２１をエッチングマスクとして、窒化シリコン（ＳｉＮ）膜１９をエッチングにより選択的に除去して窒化シリコン（ＳｉＮ）膜１９内に配線溝パターンＰｗを自己整合的に形成する。
次いで、図１０に示すように、ビアパターンＰｖを有する炭素含有シリコン酸化（ＳｉＯＣ）膜１７をエッチングマスクとして、ポリアリールエーテル（ＰＡＥ）膜１５をエッチングにより選択的に除去してポリアリールエーテル（ＰＡＥ）膜１５内にビアパターンＰｖを自己整合的に形成する。ここでのエッチングには、酸素を含まないガス、例えばアンモニア（ＮＨ３）および窒素（Ｎ２）／水素（Ｈ２）ガスを用いることにより、ポリアリールエーテル（ＰＡＥ）膜１５のみを選択的に除去することが可能である。このため、酸化シリコン（ＳｉＯ２）膜２１、炭素含有シリコン酸化（ＳｉＯＣ）膜１７および炭素含有シリコン酸化（ＳｉＯＣ）膜１３が上記エッチングにより除去されることはほとんど無い。
次に、配線溝パターンＰｗを有する酸化シリコン（ＳｉＯ２）膜２１および窒化シリコン（ＳｉＮ）膜１９をエッチングマスクとして炭素含有シリコン酸化（ＳｉＯＣ）膜１７をエッチングにより選択的に除去し、図１１に示すように、炭素含有シリコン酸化（ＳｉＯＣ）膜１７内に配線溝パターンＰｗを自己整合的に形成すると同時に、ポリアリールエーテル（ＰＡＥ）膜１５をエッチングマスクとして炭素含有シリコン酸化（ＳｉＯＣ）膜１３を選択的に除去して炭化シリコン（ＳｉＣ）膜１１に達するように炭素含有シリコン酸化（ＳｉＯＣ）膜１３内にビアパターンＰｖを自己整合的に形成する。このときのエッチングで、酸化シリコン（ＳｉＯ２）膜２１を除去する。
次に、ビアパターンＰｖを有するポリアリールエーテル（ＰＡＥ）膜１５をエッチングマスクとして炭化シリコン（ＳｉＣ）膜１１をエッチングにより選択的に除去し、図１２に示すように、下層埋め込み配線７にまで到達する開口部を形成する。
続いて、図１３に示すように、配線溝パターンＰｗを有する窒化シリコン（ＳｉＮ）膜１９をエッチングマスクとしてポリアリールエーテル（ＰＡＥ）膜１５をエッチングにより選択的に除去してポリアリールエーテル（ＰＡＥ）膜１５内に配線溝パターンＰｗを自己整合的に形成する。このエッチングには、酸素を含まないガス、例えばアンモニア（ＮＨ３）および窒素（Ｎ２）／水素（Ｈ２）ガスを用いることにより、ポリアリールエーテル（ＰＡＥ）膜１５のみを選択的に除去することが可能である。このため、窒化シリコン（ＳｉＮ）膜１９および炭素含有シリコン酸化（ＳｉＯＣ）膜１３が除去されることはほとんど無いので、配線溝の深さ制御を容易にすることができる。
次いで、図１４に示すように、配線溝パターンＰｗおよびビアパターンＰｖの内壁を覆うようにバリアメタル４５を成膜する。バリアメタル４５は、例えばタンタル（Ｔａ）を含有する金属膜であり、例えばスパッタ法により成膜することができる。その後、バリアメタル４５上に、例えば電界メッキ法により銅（Ｃｕ）膜４７を成膜する。
次いで、例えばＣＭＰ法により、窒化シリコン（ＳｉＮ）膜１９上の余分な銅（Ｃｕ）およびバリアメタル４５を除去し、その後、窒化シリコン（ＳｉＮ）膜１９を除去して図１５に示すように銅（Ｃｕ）配線５１を形成する。銅（Ｃｕ）配線５１は、本実施形態において、例えば上層埋め込み配線に対応する。
その後は、必要に応じて図１乃至図１５を用いて説明した上記工程を繰り返すことにより、所望の多層配線を形成することができる。
このように、本実施形態によれば、ハイブリッド構造の多層配線層をデュアルダマシンプロセスで形成する際に、ビアパターンＰｖを先作りした後、配線溝パターンＰｗをビアパターンＰｖに直接位置合せして形成するので、スケールが厳しくてもショートを起こす可能性は非常に低い。これにより、簡素なプロセスでビア接続の多層配線層を高い精度で製造することができる。
以上、本発明に係る半導体装置の製造方法の実施の一形態について説明したが、本発明は上記形態に限るものでは決して無く、その技術的範囲内で種々変形して適用できることは勿論である。例えば、上記実施形態において、第１乃至第４の絶縁膜として単一の層で構成されている場合について説明したが、これに限ることなく、いずれの絶縁膜についても複数層の膜で構成することが可能である。
７：下層埋め込み配線
１１：炭化シリコン（ＳｉＣ）膜（第１の絶縁膜）
１３：炭素含有シリコン酸化（ＳｉＯＣ）膜（第２の絶縁膜）
１５：ポリアリールエーテル（ＰＡＥ）膜（第３の絶縁膜）
１７：炭素含有シリコン酸化（ＳｉＯＣ）膜（第４の絶縁膜）
１９：窒化シリコン（ＳｉＮ）膜（第１のハードマスク）
２１：酸化シリコン（ＳｉＯ２）膜（第２のハードマスク）
２３：窒化シリコン（ＳｉＮ）膜（第３のハードマスク）
５１：銅（Ｃｕ）配線（上層埋め込み配線）
Ｐｖ：ビアパターン
Ｐｗ：配線溝パターン
１１：炭化シリコン（ＳｉＣ）膜（第１の絶縁膜）
１３：炭素含有シリコン酸化（ＳｉＯＣ）膜（第２の絶縁膜）
１５：ポリアリールエーテル（ＰＡＥ）膜（第３の絶縁膜）
１７：炭素含有シリコン酸化（ＳｉＯＣ）膜（第４の絶縁膜）
１９：窒化シリコン（ＳｉＮ）膜（第１のハードマスク）
２１：酸化シリコン（ＳｉＯ２）膜（第２のハードマスク）
２３：窒化シリコン（ＳｉＮ）膜（第３のハードマスク）
５１：銅（Ｃｕ）配線（上層埋め込み配線）
Ｐｖ：ビアパターン
Ｐｗ：配線溝パターン
Claims (5)
- 下層埋め込み配線となる配線層が形成された基板上に、第１乃至第４の絶縁膜および第１乃至第３のハードマスクを順次に形成する工程と、
ビアパターンに対応するマスクパターンが形成されたマスクを前記埋め込み配線層に位置合わせさせて前記第３のハードマスクおよび第２のハードマスクを選択的に除去してビアパターンを形成する工程と、
配線溝パターンに対応するマスクパターンが形成されたマスクを前記ビアパターンに位置合せさせて前記第３のハードマスクと前記第２のハードマスクの途中までを選択的に除去して配線溝パターンを形成する工程と、
前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクおよび前記第４の絶縁膜を選択的に除去して前記第１のハードマスクおよび前記第４の絶縁膜にビアパターンを自己整合的に形成するとともに、前記配線溝パターンの底面下方に残存する前記第２のハードマスクの部分を除去する工程と、
前記第３のハードマスクを除去した後、前記配線溝パターンが形成された前記第２のハードマスクをエッチングマスクとして前記第１のハードマスクを選択的に除去し、前記第１のハードマスクに配線溝パターンを自己整合的に形成する工程と、
ビアパターンを有する第４の絶縁膜をエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜にビアパターンを自己整合的に形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第４の絶縁膜を選択に除去し、前記第４の絶縁膜に配線溝パターンを自己整合的に形成するとともに、ビアパターンを有する前記第４の絶縁膜をエッチングマスクとして前記第２の絶縁膜を選択的に除去し、前記第２の絶縁膜にビアパターンを自己整合的に形成する工程と、
前記第２のハードマスクを除去した後に、ビアパターンを有する前記第３の絶縁膜をエッチングマスクとして前記第１の絶縁膜を選択的に除去して前記配線層に到達する開口部を形成する工程と、
配線溝パターンを有する前記第１のハードマスクをエッチングマスクとして前記第３の絶縁膜を選択に除去し、前記第３の絶縁膜に配線溝パターンを自己整合的に形成する工程と、
配線溝パターンおよびビアパターンに導電体を埋め込んでビアと前記ビアを介して前記下層埋め込み配線に接続される上層配線とを形成する工程と、
を備える半導体装置の製造方法。 - 前記第１の絶縁膜は、シリコン（Ｓｉ）および炭素（Ｃ）を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２の絶縁膜および前記第４の絶縁膜は、シリコン−酸素（Ｓｉ−Ｏ）骨格を有する無機系材料で構成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第３の絶縁膜は、炭素を主成分としてＳｉを含まない材料で構成されることを特徴とする請求項１乃至３に記載の半導体装置の製造方法。
- 前記第２のハードマスクは、シリコン−酸素（Ｓｉ−Ｏ）骨格を有する無機系材料で構成され、前記第１のハードマスクの厚さおよび前記第３のハードマスクの厚さよりも厚いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
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