JP3588582B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3588582B2 JP3588582B2 JP2000320351A JP2000320351A JP3588582B2 JP 3588582 B2 JP3588582 B2 JP 3588582B2 JP 2000320351 A JP2000320351 A JP 2000320351A JP 2000320351 A JP2000320351 A JP 2000320351A JP 3588582 B2 JP3588582 B2 JP 3588582B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- film
- forming
- alignment accuracy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000000034 method Methods 0.000 title description 47
- 239000011229 interlayer Substances 0.000 claims description 145
- 238000005259 measurement Methods 0.000 claims description 98
- 229910052751 metal Inorganic materials 0.000 claims description 94
- 239000002184 metal Substances 0.000 claims description 94
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 239000011800 void material Substances 0.000 description 29
- 239000010410 layer Substances 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 229910052770 Uranium Inorganic materials 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- -1 siloxane skeleton Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、金属配線同士の間に空隙を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
以下、金属配線同士の間に空隙を有する従来の半導体装置及びその製造方法について、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）を参照しながら説明する。
【０００３】
まず、図１２（ａ）に示すように、周知の化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法又は回転塗布法により、半導体基板１０の上に絶縁物質からなる絶縁膜１１を形成した後、該絶縁膜１１に接続プラグ（図示は省略している。）を形成する。
【０００４】
次に、図１２（ｂ）に示すように、絶縁膜１１の上に、第１のバリアメタル層１２、金属膜１３及び第２のバリアメタル層１４を順次堆積して配線用積層膜１５を形成する。第１のバリアメタル層１２及び第２のバリアメタル層１４は、周知のスパッタリング法により形成され、金属膜１３は、周知のスパッタリング法、ＣＶＤ法又はメッキ法により形成される。
【０００５】
次に、図１２（ｃ）に示すように、周知のＣＶＤ法又は回転塗布法により、配線用積層膜１５の上に絶縁物質からなる第１の層間絶縁膜１６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１６の上に第１のレジストパターン１７を形成する。
【０００６】
次に、第１の層間絶縁膜１６に対して第１のレジストパターン１７をマスクにしてエッチングを行なって、図１２（ｄ）に示すように、第１の層間絶縁膜１６にプラグ用開口部１８を形成する。
【０００７】
次に、図１３（ａ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第１の層間絶縁膜１６の上に導電膜１９をプラグ用開口部１８が充填されるように堆積する。この場合、プラグ用開口部１８のアスペクト比（プラグ用開口部１８の開口径に対する第１の層間絶縁膜の厚さ）がおよそ４以上になると、導電膜１９におけるプラグ用開口部１８の内部にボイド（空間）２０が形成される。
【０００８】
次に、図１３（ｂ）に示すように、導電膜１９における第１の層間絶縁膜１６の上側に存在する部分を、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去して、導電膜１９からなる接続プラグ２１を形成する。
【０００９】
次に、図１３（ｃ）に示すように、第１の層間絶縁膜１６に対して選択的にドライエッチングを行なって、第１の層間絶縁膜１６を薄膜化する。このようにすると、接続プラグ２１は第１の層間絶縁膜１６から突出する。
【００１０】
次に、図１４（ａ）に示すように、第１の層間絶縁膜１６の上に第２のレジストパターン２２を形成した後、第１の層間絶縁膜１６に対して第２のレジストパターン２２をマスクにしてエッチングを行なって、図１４（ｂ）に示すように、パターン化された第１の層間絶縁膜１６Ａを形成する。
【００１１】
次に、第１のバリアメタル層１２、金属膜１３及び第２のバリアメタル層１４からなる配線用積層膜１５に対して、第２のレジストパターン２２、パターン化された第１の層間絶縁膜１６Ａ及び接続プラグ２１をマスクとしてドライエッチングを行なって、図１４（ｃ）に示すように、配線用積層膜１５からなる下層の金属配線１５Ａを形成する。
【００１２】
尚、第２のレジストパターン２２は、配線用積層膜１５に対するドライエッチング工程の前又は後に、アッシングにより除去される。第２のレジストパターン２２を配線用積層膜１５に対するドライエッチング工程の前に除去しておく場合には、配線用積層膜１５に対するドライエッチング工程の初期段階において接続プラグ２１の上部がエッチングされるので、図１４（ｃ）に示すように、ボイド２０の上部が開口して開口部２０ａが形成される、また、第２のレジストパターン２２を配線用積層膜１５に対するドライエッチング工程の後に除去する場合には、配線用積層膜１５に対するドライエッチング工程の途中段階において接続プラグ２１の上部がエッチングされるので、図１４（ｃ）に示すように、やはりボイド２０の上部が開口して開口部２０ａが形成される。
【００１３】
次に、パターン化された第１の層間絶縁膜１６Ａ及び絶縁膜１１に対してエッチングを行なって、図１５（ａ）に示すように、パターン化された第１の層間絶縁膜１６Ａを薄膜化すると共に、絶縁膜１１における下層の金属配線１５Ａから露出している部分を薄膜化する。このエッチング工程において、接続プラグ２１の上部もエッチングされるので、図１５（ａ）に示すように、ボイド２０の開口部２０ａが拡大する。
【００１４】
次に、図１５（ｂ）に示すように、ＣＶＤ法により、第２の層間絶縁膜２３を全面に亘って堆積して、第２の層間絶縁膜２３における下層の金属配線１５Ａ同士の間の領域に空隙（エアギャップ）２３を形成する。
【００１５】
次に、図１５（ｃ）に示すように、第２の層間絶縁膜２３をＣＭＰ法により平坦化すると、空隙２４を有する金属配線構造が形成される。
【００１６】
次に、以上説明した一連のプロセス（図１２（ｂ）に示す工程から図１５（ｃ）に示す工程）を繰り返し行なうことにより、空隙を有する多層配線構造が得られる。
【００１７】
【発明が解決しようとする課題】
ところで、従来の方法によると、プラグ用開口部１８のアスペクト比がおよそ４を越えると、図１３（ａ）に示すように、接続プラグ２１の内部にボイド２０が形成されるため、空隙２４を有する下層の金属配線１５Ａが形成されたときには、図１５（ｃ）に示すように、接続プラグ２１のボイド２０に完全な開口部２０ａが形成されてしまう。
【００１８】
このため、第２の層間絶縁膜２３の上に形成される上層の金属配線と、接続プラグ２１との間の電気抵抗が著しく増大するので、デバイスの特性が劣化するという問題がある。
【００１９】
この場合、上層の金属配線と接続プラグ２１との電気抵抗が限界を越える程度に大きくなると、金属配線構造の信頼性が著しく低下し、最悪の場合には半導体装置が動作しなくなるという問題が起きる。
【００２０】
また、第２の層間絶縁膜２３をＣＭＰ法により平坦化する工程において、ＣＭＰ法に用いる研磨剤がボイド２０の内部に侵入し、接続プラグ２１が研磨剤により腐食されるという問題も発生する。
【００２１】
前記に鑑み、本発明は、金属配線同士の間に空隙を有する半導体装置を形成する場合に、接続プラグにボイドができないようにして、高性能で且つ高信頼性を有する半導体装置が得られるようにすることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上の絶縁膜の上に金属膜を堆積する第１の工程と、金属膜の上に第１の層間絶縁膜を形成した後、第１の層間絶縁膜の上に第１のマスクパターンを形成し、その後、第１の層間絶縁膜に対して第１のマスクパターンをマスクにエッチングを行なって第１の層間絶縁膜に第１のプラグ用開口を形成する第２の工程と、第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成する第３の工程と、第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、第２の層間絶縁膜の上に第２のマスクパターンを形成し、その後、第２の層間絶縁膜に対して第２のマスクパターンをマスクにエッチングを行なって第２の層間絶縁膜における第１の接続プラグの上に第２のプラグ用開口を形成する第４の工程と、第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成する第５の工程と、金属膜に対して、少なくとも第１の接続プラグ及び第２の接続プラグをマスクとしてエッチングを行なって、金属膜からなる金属配線を形成する第６の工程と、金属配線の上に第３の層間絶縁膜を、金属配線同士の間に空隙が存在するように形成する第７の工程とを備えている。
【００２３】
本発明に係る半導体装置の製造方法によると、金属膜の上に形成された第１の層間絶縁膜に第１のプラグ用開口を形成した後、該第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成すると共に、第１の層間絶縁膜の上に形成された第２の層間絶縁膜における第１の接続プラグの上に第２のプラグ用開口を形成した後、該第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成するため、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができる。従って、金属配線同士の間に空隙を有する半導体装置を、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができないように形成することができる。
【００２４】
本発明に係る半導体装置の製造方法は、第３の層間絶縁膜の上に、第１〜第７の工程を繰り返し行なって、多層金属配線を形成する工程を備えていることが好ましい。
【００２５】
このようにすると、金属配線同士の間に空隙が存在する多層配線構造の半導体装置を接続プラグにボイドができないように形成することができる。
【００２６】
本発明に係る半導体装置の製造方法において、第１のマスクパターンは、第１のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることが好ましい。
【００２７】
このようにすると、第１の層間絶縁膜のアライメントマーク領域においては、凹部が形成されないため第１の導電膜が埋め込まれないので、第２のマスクパターンのアライメント精度測定工程において信号ピークの誤認が生じず、これによって、高精度なアライメント測定を行なうことができる。
【００２８】
本発明に係る半導体装置の製造方法において、第２のマスクパターンは、第２のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることが好ましい。
【００２９】
このようにすると、第２の層間絶縁膜のアライメントマーク領域においては、凹部が形成されないため第２の導電膜が埋め込まれないので、後に行なわれるマスクパターンのアライメント精度測定工程において信号ピークの誤認が生じず、これによって、高精度なアライメント測定を行なうことができる。
【００３０】
本発明に係る半導体装置は、半導体基板上の絶縁膜の上に形成された金属配線と、金属配線の上に形成された層間絶縁膜と、層間絶縁膜に形成された第１のプラグ用開口に埋め込まれた第１の導電膜からなり金属配線と接続されている第１の接続プラグと、層間絶縁膜に形成された第２のプラグ用開口に埋め込まれた第２の導電膜からなり第１の接続プラグの上面と接続されている第２の接続プラグと、層間絶縁膜における金属配線同士の間に形成された空隙とを備えている。
【００３１】
本発明に係る半導体装置によると、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができるので、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができてしまう事態を回避できる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら説明する。尚、これらの図において、破断線よりも左側は配線構造体が形成される本体領域を示し、破断線よりも右側はアライメント精度計測マークが形成されるアライメントマーク領域を示している。
【００３３】
まず、図１（ａ）に示すように、周知の化学気相蒸着法又は回転塗布法により、半導体基板１００の上に絶縁物質からなる絶縁膜１０１を形成した後、絶縁膜１０１の本体領域に接続プラグ（図示は省略している。）を形成すると共に、絶縁膜１０１のアライメントマーク領域に開口部１０１ａを形成する。
【００３４】
次に、図１（ｂ）に示すように、絶縁膜１０１の上に、第１のバリアメタル層１０２、金属膜１０３及び第２のバリアメタル層１０４を順次堆積して配線用積層膜１０５を形成すると、アライメントマーク領域においては配線用積層膜１０５からなる第１のアライメント精度計測マーク１０５Ａが形成される。尚、第１のバリアメタル層１０２及び第２のバリアメタル層１０４は、周知のスパッタリング法により形成され、金属膜１０３は、周知のスパッタリング法、ＣＶＤ法又はメッキ法により形成される。
【００３５】
次に、図１（ｃ）に示すように、ＣＶＤ法又は回転塗布法により、配線用積層膜１０５の上に絶縁物質からなる第１の層間絶縁膜１０６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１０６の上に第１のレジストパターン１０７を形成する。第１のレジストパターン１０７のアライメント精度測定工程（以下、第１のアライメント精度測定工程と称する。）は、第１のレジストパターン１０７に形成された第２のアライメント精度計測マーク１０７Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００３６】
次に、第１の層間絶縁膜１０６に対して第１のレジストパターン１０７をマスクにしてエッチングを行なって、図１（ｄ）に示すように、第１の層間絶縁膜１０６に第１のプラグ用開口１０８を形成する。このようにすると、第１の層間絶縁膜１０６には、第２のアライメント精度計測マーク１０７Ａが転写されてなる第１の凹部１０６ａが形成される。
【００３７】
次に、図２（ａ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第１の層間絶縁膜１０６の上に第１の導電膜１０９を第１のプラグ用開口１０８が充填されるように堆積する。
【００３８】
次に、第１の導電膜１０９における第１の層間絶縁膜１０６の上側に存在する部分をＣＭＰ法により除去して、図２（ｂ）に示すように、第１の導電膜１０９からなる第１の接続プラグ１１０を形成する。このようにすると、アライメントマーク領域においては、第１の層間絶縁膜１０６の第１の凹部１０６ａに第１の導電膜１０９が充填されてなる第１の導電膜パターン１０９ａが形成される。
【００３９】
ところで、従来技術の項において説明したように、第１のプラグ用開口１０８のアスペクト比がおよそ４以上になると、第１の接続プラグ１１０にボイドが形成されてしまうので、第１の層間絶縁膜１０６の厚さを、第１のプラグ用開口１０８のアスペクト比が４以下になるような値に設定しておく。従って、第１の接続プラグ１１０にはボイドが形成されない。
【００４０】
次に、図２（ｃ）に示すように、ＣＶＤ法又は回転塗布法により、第１の層間絶縁膜１０６の上に絶縁物質からなる第２の層間絶縁膜１１１を形成した後、周知のリソグラフィ技術により、第２の層間絶縁膜１１１の上に第２のレジストパターン１１２を形成する。第２のレジストパターン１１２のアライメント精度測定工程（以下、第２のアライメント精度測定工程と称する。）は、第２のレジストパターン１１２に形成された第３のアライメント精度計測マーク１１２Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００４１】
次に、第２の層間絶縁膜１１１に対して第２のレジストパターン１１２をマスクにしてエッチングを行なって、図３（ａ）に示すように、第２の層間絶縁膜１１１に第２のプラグ用開口１１３を形成する。このようにすると、第２の層間絶縁膜１１１には、第３のアライメント精度計測マーク１１２Ａが転写されてなる第２の凹部１１１ａが形成される。
【００４２】
次に、図３（ｂ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第２の層間絶縁膜１１１の上に第２の導電膜１１４を第２のプラグ用開口１１３が充填されるように堆積する。この場合にも、第２の層間絶縁膜１１１の厚さは、第２の導電膜１１４における第２のプラグ用開口１１３の内部にボイドが形成されないような値に設定しておく。
【００４３】
次に、第２の導電膜１１４における第２の層間絶縁膜１１１の上側に存在する部分をＣＭＰ法により除去して、図３（ｃ）に示すように、第２の導電膜１１４からなる第２の接続プラグ１１５を形成する。このようにすると、第１の接続プラグ１１０及び第２の接続プラグ１１５から構成される積層接続プラグが形成されると共に、アライメントマーク領域においては、第２の層間絶縁膜１１１の第２の凹部１１１ａに第２の導電膜１１４が充填されてなる第２の導電膜パターン１１４ａが形成される。
【００４４】
次に、第２の層間絶縁膜１１１に対して選択的にドライエッチングを行なって、図４（ａ）に示すように、第２の層間絶縁膜１１１を薄膜化した後、薄膜化された第２の層間絶縁膜１１１の上に第３のレジストパターン１１６を形成する。尚、第２の層間絶縁膜１１１の厚さが小さいときには、第２の層間絶縁膜１１１を除去した上に第１の層間絶縁膜１０６を薄膜化する場合もある。
【００４５】
第３のレジストパターン１１６のアライメント精度測定工程（以下、第３のアライメント精度測定工程と称する。）は、第３のレジストパターン１１６に形成された第４のアライメント精度計測マーク１１６Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００４６】
次に、第２の層間絶縁膜１１１及び第１の層間絶縁膜１０６に対して第３のレジストパターン１１６をマスクにしてエッチングを行なって、図４（ｂ）に示すように、パターン化された第２の層間絶縁膜１１１Ａ及びパターン化された第１の層間絶縁膜１０６Ａを形成する。
【００４７】
次に、第１のバリアメタル層１０２、金属膜１０３及び第２のバリアメタル層１０４からなる配線用積層膜１０５に対して、第３のレジストパターン１１６、第２の接続プラグ１１５、第１の接続プラグ１１０、パターン化された第２の層間絶縁膜１１１Ａ及びパターン化された第１の層間絶縁膜１０６Ａをマスクとしてドライエッチングを行なって、図４（ｃ）に示すように、配線用積層膜１０５からなる下層の金属配線１０５Ｂを形成する。このようにすると、アライメント領域においては、パターン化された配線用積層膜１０５Ｃが形成される。
【００４８】
尚、第３のレジストパターン１１６を配線用積層膜１０５に対するドライエッチング工程で用いる場合には、ドライエッチング工程の後に第３のレジストパターン１１６を除去し、第３のレジストパターン１１６を配線用積層膜１０５に対するドライエッチング工程で用いない場合には、ドライエッチング工程の前に第３のレジストパターン１１６を除去しておく。いずれの場合においても、第３のレジストパターン１１６の除去は、通常酸素プラズマを用いるアッシングにより行なわれる。
【００４９】
次に、パターン化された第１の層間絶縁膜１０６Ａ及び絶縁膜１０１に対してエッチングを行なって、図５（ａ）に示すように、パターン化された第１の層間絶縁膜１０６Ａを薄膜化すると共に、絶縁膜１０１における、下層の金属配線１０５Ｂ及びパターン化された配線用積層膜１０５Ｃから露出している部分を薄膜化する。これによって、絶縁膜１０１における下層の金属配線１０５Ｂ同士の間の領域には凹状溝１０１ａが形成される。
【００５０】
次に、図５（ｂ）に示すように、ＣＶＤ法により、第３の層間絶縁膜１１７を全面に亘って堆積して、下層の金属配線１０５Ｂ同士の間に空隙（エアギャップ）１１８を形成する。
【００５１】
次に、図５（ｃ）に示すように、第３の層間絶縁膜１１７をＣＭＰ法により平坦化すると、空隙１１８を有する金属配線構造が形成される。
【００５２】
以上のように、第１の層間絶縁膜１０６の厚さを第１の接続プラグ１１０にボイドが形成されない値に設定すると共に、第２の層間絶縁膜１１１の厚さを第２の接続プラグ１１５にボイドが形成されない値に設定するため、すなわち、第１の層間絶縁膜１０６及び第２の層間絶縁膜１１１の厚さを、第１のプラグ用開口１０８及び第２のプラグ用開口１１３のアスペクト比が４以下になるような値に設定するため、第１の接続プラグ１１０及び第２の接続プラグ１１５からなる接続プラグにはボイドが形成されない。
【００５３】
従って、第１の実施形態によると、下層の金属配線１０５Ｂ同士の間に空隙を有する金属配線構造を、接続プラグにボイドができないように形成することができる。
【００５４】
以上説明した一連のプロセス（図１（ｂ）に示す工程から図５（ｃ）に示す工程）を繰り返し行なうことにより、空隙を有する多層配線構造が得られる。
【００５５】
尚、第１の実施形態においては、第１の層間絶縁膜１０６及び第２の層間絶縁膜１１１により、下層の金属配線１０５と上層の金属配線との間に介在する層間絶縁膜を構成したが、これら２層の層間絶縁膜のみではボイドの無い接続プラグを形成することができない場合には、図１（ｃ）〜図２（ｂ）に示す工程をさらに繰り返し行なって、下層の金属配線１０５と上層の金属配線との間に、３層以上の層間絶縁膜を形成すると共に３層以上の積層構造を有する接続プラグを形成することが好ましい。
【００５６】
以上説明したように、第１の実施形態によると、下層の金属配線１０５同士の間に空隙を有する金属配線構造を接続プラグにボイドができないようにして形成することはできるが、アライメント精度測定工程において次のような課題が存在する。以下、この課題について、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）及び図８（ａ）〜（ｃ）を参照しながら説明する。
【００５７】
以下、図１（ｃ）に基づき説明した第１のアライメント精度測定工程について図６（ａ）〜（ｃ）を参照しながら説明する。
【００５８】
図６（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図６（ｂ）はアライメントマーク領域の平面構造を示し、図６（ｃ）はアライメントマーク領域の断面構造を示し図６（ｂ）におけるＸ−Ｘ線の断面図である。
【００５９】
第１のレジストパターン１０７のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第２のアライメント精度計測マーク１０７Ａの各外端部の位置を検出することにより行なわれ、図６（ａ）はこの際に得られる計測信号を示している。最もシンプルな計測を行なう場合には、第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＡ、Ｅにより検出し、第２のアライメント精度計測マーク１０７Ａの外端部の位置を信号ピークＢ、Ｃにより検出し、検出された信号ピークＡ、Ｂ、Ｃ、Ｅに基づいてＡ−Ｂ間の距離（Ｘ１ ）とＣ−Ｄ間の距離（Ｘ２ ）との差を算出することにより行なわれる。尚、最もシンプルな計測を行なう場合には、信号ピークＢ’、Ｃ’は用いない。
【００６０】
以下、図２（ｃ）に基づき説明した第２のアライメント精度測定工程について図７（ａ）、（ｂ）を参照しながら説明する。
【００６１】
図７（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図７（ｂ）はアライメントマーク領域の断面構造を示している。
【００６２】
第２のレジストパターン１１２のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第３のアライメント精度計測マーク１１２Ａの各外端部の位置を検出することにより行なわれ、図７（ａ）はこの際に得られる計測信号を示している。第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＦ、Ｊにより検出し、第３のアライメント精度計測マーク１１２Ａの外端部の位置を信号ピークＨ、Ｉにより検出し、検出された信号ピークＦ、Ｊ、Ｈ、Ｉに基づいてＦ−Ｈ間の距離（Ｘ３ ）とＪ−Ｉ間の距離（Ｘ４ ）との差を算出することにより行なわれる。
【００６３】
ところが、図２（ｂ）に示す工程において、第１の層間絶縁膜１０６には第１の導電膜パターン１０９ａが形成されているために、信号ピークＦ、Ｊ、Ｈ、Ｉのほかに、第１の導電膜パターン１０９ａの外端部に基づく信号ピークＧも検出される。このため、信号ピークＧと信号ピークＨとを誤認してしまい、Ｆ−Ｈ間の距離（Ｘ３ ）とＦ−Ｇ間の距離（Ｘ５ ）とを混同してしまうので、高精度なアライメント測定を行なうことができないという問題が発生する。
【００６４】
以下、図４（ａ）に基づき説明した第３のアライメント精度測定工程について図８（ａ）〜（ｃ）を参照しながら説明する。
【００６５】
図８（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図８（ｂ）はアライメント精度計測マークの平面構造を示し、図８（ｃ）はアライメントマーク領域の断面構造を示している。
【００６６】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ａの各外端部の位置を検出することにより行なわれ、図８（ａ）はこの際に得られる計測信号を示している。第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＫ、Ｏにより検出し、第４のアライメント精度計測マーク１１６Ａの外端部の位置を信号ピークＬ、Ｍにより検出し、検出された信号ピークＫ、Ｏ、Ｌ、Ｍに基づいてＫ−Ｌ間の距離（Ｘ６ ）とＭ−Ｏ間の距離（Ｘ７ ）との差を算出することにより行なわれる。
【００６７】
ところが、図３（ｃ）に示す工程において、第２の層間絶縁膜１１１には第２の導電膜パターン１１４ａが形成されているために、信号ピークＫ、Ｏ、Ｌ、Ｍのほかに、第２の導電膜パターン１１４ａの外端部に基づく信号ピークＮも検出される。このため、信号ピークＮと信号ピークＬとを誤認してしまい、Ｋ−Ｌ間の距離（Ｘ６ ）とＫ−Ｎ間の距離（Ｘ８ ）とを混同してしまうので、高精度なアライメント測定を行なうことができないという問題が発生する。
【００６８】
ここで、第３のレジストパターン１１６のアライメント精度の測定を、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ａの各外端部の位置を検出することにより行なう理由について説明する。
【００６９】
配線用積層膜１０５をパターニングして下層の金属配線１０５Ｂを形成する工程においては第１の接続プラグ１１０もマスクとして用いられるため、つまり第１の接続プラグ１１０と下層の金属配線１０５Ｂとはセルフアライメント構造になっているため、第１のプラグ用開口１０８を形成する際に用いられる第２のレジストパターン１１２に若干の位置ずれが発生しても、第１の接続プラグ１１０が下層の金属配線１０５Ｂに対して位置ずれを起こす恐れはない。
【００７０】
ところが、下層の金属配線１０５Ｂを形成するための第３のレジストパターン１１６のアライメント工程で第２の導電膜パターン１１４ａをアライメント精度計測マークとして用いると、第２の接続プラグ１１５が第１の接続プラグ１１０に対して位置ずれしている場合には第２の導電膜パターン１１４ａも位置ずれしているので、下層の金属配線１０５Ｂと絶縁膜１０１中に埋め込まれた図示外のプラグとのアライメント精度が低下してしまう。
【００７１】
従って、第３のレジストパターン１１６のアライメント工程においては、第２の導電膜パターン１１４ａではなくて、絶縁膜１０１中のプラグと同時に形成された第１のアライメント精度計測マーク１０５Ａを用いるのである。
【００７２】
以上のように、第２のアライメント精度測定工程において、信号ピークＧと信号ピークＨとを誤認してしまう事態が発生したり、又は、第３のアライメント精度測定工程において、信号ピークＮと信号ピークＬとを誤認してしまう事態が発生したりすると、多層配線構造の信頼性が著しく低下するという問題が起きる。
【００７３】
ところが、前述の問題は、第１のレジストパターン１０７を形成する際に用いるフォトマスクと、第２のレジストパターン１１２を形成する際に用いるフォトマスクとが同一であるために発生する。
【００７４】
また、第１のレジストパターン１０７及び第２のレジストパターン１１２を形成する際に用いるフォトマスクと、第３のレジストパターン１１６を形成する際に用いるフォトマスクとが、アライメントマーク領域を共通にしているために発生する。
【００７５】
従って、第１のレジストパターン１０７を形成するためのフォトマスクと、第２のレジストパターン１１２を形成するためのフォトマスクとを、異なるフォトマスクを用いると共にアライメントマーク領域を異ならせておけば、前述の問題は発生しない。また、第３のレジストパターン１１６を形成するためのフォトマスクのアライメントマーク領域を、第１のレジストパターン１０７を形成するためのフォトマスク及び第２のレジストパターン１１２を形成するためのフォトマスクの各アライメントマーク領域と異ならせておけば、前述の問題は発生しない。
【００７６】
ところが、このようにすると、接続プラグの積層段数と対応する枚数のフォトマスクが必要になるので、アライメントマーク領域の面積が大きく増大すると共にコストも増大してしまうという問題が発生する。
【００７７】
そこで、次に説明する第２の実施形態に係る半導体装置の製造方法が重要になるのである。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図９（ａ）〜（ｃ）、図１０（ａ）、（ｂ）及び図１１（ａ）〜（ｃ）を参照しながら説明する。尚、第２の実施形態は、第１の実施形態と比べて、アライメントマーク領域の形成方法のみが異なるので、以下においては、アライメントマーク領域についてのみ説明する。
【００７９】
まず、図９（ａ）に示すように、アライメントマーク領域に、露光光の解像限界程度以下の開口幅を持つ方形枠状の透光部からなるアライメント精度計測マーク形成部Ｘを有するフォトマスクＹを準備する。
【００８０】
以下、第１のレジストパターン１０７の形成工程及び第１のアライメント精度測定工程について説明する。
【００８１】
図１（ｃ）を参照しながら説明した第１の実施形態と同様、図９（ｃ）に示すように、配線用積層膜１０５の上に絶縁物質からなる第１の層間絶縁膜１０６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１０６の上に第１のレジストパターン１０７を形成する。
【００８２】
この場合、第２の実施形態においては、図９（ａ）に示したフォトマスクＹを用いて露光を行なって第１のレジストパターン１０７を形成する。
【００８３】
このようにすると、図９（ｃ）に示すように、第１のレジストパターン１０７のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ方形枠状の凹状溝からなる第２のアライメント精度計測マーク１０７Ｂが形成される。
【００８４】
尚、第２のアライメント精度計測マーク１０７Ｂの深さは特に限定されず、第１の層間絶縁膜１０６に対するエッチング工程において、第１のレジストパターン１０７が貫通しないような深さを有しておればよい。
【００８５】
また、第２のアライメント精度計測マーク１０７Ｂを形成するためのアライメント精度計測マーク形成部としては、露光光の解像限界程度以下の開口幅を持つ透光部に代えて、ハーフトーン型の位相シフトマスクからなり光の透過量を減少させる領域を形成してもよい。
【００８６】
第１のレジストパターン１０７のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第２のアライメント精度計測マーク１０７Ｂの各端部の位置を検出することにより行なわれ、図９（ｂ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【００８７】
第１のアライメント精度計測マーク１０５Ａの外端部の位置は信号ピークＰ、Ｕにより検出され、第２のアライメント精度計測マーク１０７Ｂの内端部の位置は信号ピークＲ、Ｓにより検出され、第２のアライメント精度計測マーク１０７Ｂの外端部の位置は信号ピークＱ、Ｔにより検出される。アライメント精度の測定は、検出された信号ピークＰ、Ｕ、Ｒ、Ｓ、Ｑ、Ｔに基づいて、Ｐ−Ｒ間の距離（Ｘ１１）とＳ−Ｕ間の距離（Ｘ１２）との差、又はＰ−Ｑ間の距離（Ｘ１３）とＴ−Ｕ間の距離（Ｘ１４）との差を算出することにより行なわれる。
【００８８】
ところで、第２の実施形態においては、第１のレジストパターン１０７のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ凹状溝からなる第２のアライメント精度計測マーク１０７Ｂが形成されているため、第１のレジストパターン１０７をマスクとしてエッチングされた後の第１の層間絶縁膜１０６には凹部が形成されない。このため、第２の実施形態においては、図２（ｂ）に示すような第１の導電膜パターン１０９ａは形成されない。
【００８９】
以下、第２のレジストパターン１１２の形成工程及び第２のアライメント精度測定工程について説明する。
【００９０】
図２（ｃ）を参照しながら説明した第１の実施形態と同様、図１０（ｂ）に示すように、第１の層間絶縁膜１０６の上に絶縁物質からなる第２の層間絶縁膜１１１を形成した後、周知のリソグラフィ技術により、第２の層間絶縁膜１１１の上に第２のレジストパターン１１２を形成する。
【００９１】
この場合、第１のレジストパターン１０７を形成するために用いたフォトマスクと同一のフォトマスクを用いて、第２のレジストパターン１１２を形成する。従って、第２のレジストパターン１１２のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ方形枠状の凹状溝からなる第３のアライメント精度計測マーク１１２Ｂが形成される。
【００９２】
尚、第３のアライメント精度計測マーク１１２Ｂの深さは特に限定されず、第２の層間絶縁膜１１１に対するエッチング工程において、第２のレジストパターン１１２が貫通しないような深さを有しておればよい。
【００９３】
第２のレジストパターン１１２のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第３のアライメント精度計測マーク１１２Ｂの各端部の位置を検出することにより行なわれ、図１０（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【００９４】
第１のアライメント精度計測マーク１０５Ａの外端部の位置は信号ピークＰ、Ｕにより検出され、第３のアライメント精度計測マーク１１２Ｂの内端部の位置は信号ピークＲ、Ｓにより検出され、第３のアライメント精度計測マーク１１２Ｂの外端部の位置は信号ピークＱ、Ｔにより検出される。アライメント精度の測定は、検出された信号ピークＰ、Ｕ、Ｒ、Ｓ、Ｑ、Ｔに基づいて、Ｐ−Ｒ間の距離（Ｘ１５）とＳ−Ｕ間の距離（Ｘ１６）との差、又はＰ−Ｑ間の距離（Ｘ１７）とＴ−Ｕ間の距離（Ｘ１８）との差を算出することにより行なわれる。
【００９５】
ところで、第２の実施形態においては、前述したように、第１の層間絶縁膜１０６に凹部が形成されないため、図２（ｂ）に示すような第１の導電膜パターン１０９ａが形成されないので、第１の導電膜パターン１０９ａに基づく信号ピークは検出されない。従って、第２のアライメント精度測定工程においては、高精度なアライメント測定を行なうことができる。
【００９６】
また、第２のレジストパターン１１２のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ凹状溝からなる第３のアライメント精度計測マーク１１２Ｂが形成されているため、第２のレジストパターン１１２をマスクとしてエッチングされた後の第２の層間絶縁膜１１１には凹部が形成されない。このため、第２の実施形態においては、図３（ｃ）に示すような第２の導電膜パターン１１４ａは形成されない。
【００９７】
以下、第３のレジストパターン１１６の形成工程及び第３のアライメント精度測定工程について説明する。
【００９８】
図４（ａ）を参照しながら説明した第１の実施形態と同様、図１１（ｃ）に示すように、第２の層間絶縁膜１１１を薄膜化した後、薄膜化された第２の層間絶縁膜１１１の上に第３のレジストパターン１１６を形成する。この場合、第１の実施形態と同様、凸状部からなる第４のアライメント精度計測マーク１１６Ｂを形成する。
【００９９】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ｂの各端部の位置を検出することにより行なわれ、図１１（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【０１００】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ｂの各外端部の位置を検出することにより行なわれ、図１１（ａ）はこの際に得られる計測信号を示している。第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａの外端部の位置が信号ピークＶ、Ｚにより検出され、第４のアライメント精度計測マーク１１６Ａの外端部の位置が信号ピークＷ、Ｙにより検出され、検出された信号ピークＶ、Ｚ、Ｗ、Ｙに基づいてＶ−Ｗ間の距離（Ｘ１９）とＺ−Ｙ間の距離（Ｘ２０）との差を算出することにより行なわれる。
【０１０１】
ところで、第２の実施形態においては、前述したように、第２の層間絶縁膜１１１に凹部が形成されないため、図３（ｃ）に示すような第２の導電膜パターン１１４ａが形成されないので、第２の導電膜パターン１１４ａに基づく信号ピークは検出されない。従って、第３のアライメント精度測定工程においては、高精度なアライメント測定を行なうことができる。
【０１０２】
以上のように、第２の実施形態によると、第２のレジストパターン１１２及び第３のレジストパターン１１６を形成する際に高精度なアライメント計測が可能になるので、第１の接続プラグ１１０と第２の接続プラグ１１５とからなり、高精度にアライメントされた積層接続プラグを形成することができると共に、該積層接続プラグと下層の金属配線１０５Ｂとの位置ずれを最小限度に抑制することができる。
【０１０３】
尚、絶縁膜１０１及び第１〜第３の層間絶縁膜１０６、１１１、１１７としては、不純物を含まないシリコン酸化膜、ボロン、リン、フッ素、水素、炭素若しくはメチル基などを含むシリコン酸化膜、シロキサン骨格中に無機若しくは有機の原子又は分子を含む低誘電率膜、又は有機膜からなる低誘電率膜などを用いることができる。
【０１０４】
また、絶縁膜１０１及び第１〜第３の層間絶縁膜１０６、１１１、１１７は、複数の成膜プロセスにより形成された積層膜であってもよいし、有機膜、無機膜若しくは有機無機ハイブリッド膜が適当に組み合わされてなる積層膜であってもよい。
【０１０５】
また、金属膜１０３としては、Ａｌ、Ｃｕ、Ａｇ、Ａｕ若しくはＰｔなどの低抵抗の金属又はこれらの金属を主成分とする合金などを用いることができる。
また、第１のバリアメタル層１０２及び第２のバリアメタル層１０４としては、Ｔｉ若しくはＴａなどの高融点金属又はこれらの金属の窒化物などを用いることができる。
【０１０６】
また、第１の導電膜１０９及び第２の導電膜１１４としては、Ａｌ、Ｃｕ、Ａｇ、Ａｕ若しくはＰｔなどの低抵抗の金属、これらの金属を主成分とする合金又はＷ等の高融点金属を用いることができる。尚、これらの金属に代えてポリシリコンなどの半導体材料を用いることもできる。
【０１０７】
さらに、第１及び第２の実施形態においては、マスクパターンとして、第１、第２、第３のレジストパターン１０７、１１２、１１６を用いたが、これらに代えて、ハードマスクを用いてもよい。
【０１０８】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができるので、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができる事態を回避することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法における第１のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の平面図であり、（ｃ）はアライメントマーク領域の断面図であって（ｂ）におけるＸ−Ｘ線の断面構造を示している。
【図７】（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法における第２のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の断面図である。
【図８】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法における第３のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の平面図であり、（ｃ）はアライメントマーク領域の断面図である。
【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）、（ｂ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１００ 半導体基板
１０１ 絶縁膜
１０１ａ 開口部
１０２ 第１のバリアメタル層
１０３ 金属膜
１０４ 第２のバリアメタル層
１０５ 配線用積層膜
１０５Ａ 第１のアライメント精度計測マーク
１０５Ｂ 下層の金属配線
１０５Ｃ パターン化された配線用積層膜
１０６ 第１の層間絶縁膜
１０６ａ 第１の凹部
１０７ 第１のレジストパターン
１０７Ａ 第２のアライメント精度計測マーク
１０７Ｂ 第２のアライメント精度計測マーク
１０８ 第１のプラグ用開口
１０９ 第１の導電膜
１０９ａ 第１の導電膜パターン
１１０ 第１の接続プラグ
１１１ 第２の層間絶縁膜
１１２ 第２のレジストパターン
１１２Ａ 第３のアライメント精度計測マーク
１１２Ｂ 第３のアライメント精度計測マーク
１１３ 第２のプラグ用開口
１１４ 第２の導電膜
１１４ａ 第２の導電膜パターン
１１５ 第２の接続プラグ
１１６ 第３のレジストパターン
１１６Ａ 第４のアライメント精度計測マーク
１１７ 第３の層間絶縁膜
１１８ 空隙
【発明の属する技術分野】
本発明は、金属配線同士の間に空隙を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
以下、金属配線同士の間に空隙を有する従来の半導体装置及びその製造方法について、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）を参照しながら説明する。
【０００３】
まず、図１２（ａ）に示すように、周知の化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法又は回転塗布法により、半導体基板１０の上に絶縁物質からなる絶縁膜１１を形成した後、該絶縁膜１１に接続プラグ（図示は省略している。）を形成する。
【０００４】
次に、図１２（ｂ）に示すように、絶縁膜１１の上に、第１のバリアメタル層１２、金属膜１３及び第２のバリアメタル層１４を順次堆積して配線用積層膜１５を形成する。第１のバリアメタル層１２及び第２のバリアメタル層１４は、周知のスパッタリング法により形成され、金属膜１３は、周知のスパッタリング法、ＣＶＤ法又はメッキ法により形成される。
【０００５】
次に、図１２（ｃ）に示すように、周知のＣＶＤ法又は回転塗布法により、配線用積層膜１５の上に絶縁物質からなる第１の層間絶縁膜１６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１６の上に第１のレジストパターン１７を形成する。
【０００６】
次に、第１の層間絶縁膜１６に対して第１のレジストパターン１７をマスクにしてエッチングを行なって、図１２（ｄ）に示すように、第１の層間絶縁膜１６にプラグ用開口部１８を形成する。
【０００７】
次に、図１３（ａ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第１の層間絶縁膜１６の上に導電膜１９をプラグ用開口部１８が充填されるように堆積する。この場合、プラグ用開口部１８のアスペクト比（プラグ用開口部１８の開口径に対する第１の層間絶縁膜の厚さ）がおよそ４以上になると、導電膜１９におけるプラグ用開口部１８の内部にボイド（空間）２０が形成される。
【０００８】
次に、図１３（ｂ）に示すように、導電膜１９における第１の層間絶縁膜１６の上側に存在する部分を、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去して、導電膜１９からなる接続プラグ２１を形成する。
【０００９】
次に、図１３（ｃ）に示すように、第１の層間絶縁膜１６に対して選択的にドライエッチングを行なって、第１の層間絶縁膜１６を薄膜化する。このようにすると、接続プラグ２１は第１の層間絶縁膜１６から突出する。
【００１０】
次に、図１４（ａ）に示すように、第１の層間絶縁膜１６の上に第２のレジストパターン２２を形成した後、第１の層間絶縁膜１６に対して第２のレジストパターン２２をマスクにしてエッチングを行なって、図１４（ｂ）に示すように、パターン化された第１の層間絶縁膜１６Ａを形成する。
【００１１】
次に、第１のバリアメタル層１２、金属膜１３及び第２のバリアメタル層１４からなる配線用積層膜１５に対して、第２のレジストパターン２２、パターン化された第１の層間絶縁膜１６Ａ及び接続プラグ２１をマスクとしてドライエッチングを行なって、図１４（ｃ）に示すように、配線用積層膜１５からなる下層の金属配線１５Ａを形成する。
【００１２】
尚、第２のレジストパターン２２は、配線用積層膜１５に対するドライエッチング工程の前又は後に、アッシングにより除去される。第２のレジストパターン２２を配線用積層膜１５に対するドライエッチング工程の前に除去しておく場合には、配線用積層膜１５に対するドライエッチング工程の初期段階において接続プラグ２１の上部がエッチングされるので、図１４（ｃ）に示すように、ボイド２０の上部が開口して開口部２０ａが形成される、また、第２のレジストパターン２２を配線用積層膜１５に対するドライエッチング工程の後に除去する場合には、配線用積層膜１５に対するドライエッチング工程の途中段階において接続プラグ２１の上部がエッチングされるので、図１４（ｃ）に示すように、やはりボイド２０の上部が開口して開口部２０ａが形成される。
【００１３】
次に、パターン化された第１の層間絶縁膜１６Ａ及び絶縁膜１１に対してエッチングを行なって、図１５（ａ）に示すように、パターン化された第１の層間絶縁膜１６Ａを薄膜化すると共に、絶縁膜１１における下層の金属配線１５Ａから露出している部分を薄膜化する。このエッチング工程において、接続プラグ２１の上部もエッチングされるので、図１５（ａ）に示すように、ボイド２０の開口部２０ａが拡大する。
【００１４】
次に、図１５（ｂ）に示すように、ＣＶＤ法により、第２の層間絶縁膜２３を全面に亘って堆積して、第２の層間絶縁膜２３における下層の金属配線１５Ａ同士の間の領域に空隙（エアギャップ）２３を形成する。
【００１５】
次に、図１５（ｃ）に示すように、第２の層間絶縁膜２３をＣＭＰ法により平坦化すると、空隙２４を有する金属配線構造が形成される。
【００１６】
次に、以上説明した一連のプロセス（図１２（ｂ）に示す工程から図１５（ｃ）に示す工程）を繰り返し行なうことにより、空隙を有する多層配線構造が得られる。
【００１７】
【発明が解決しようとする課題】
ところで、従来の方法によると、プラグ用開口部１８のアスペクト比がおよそ４を越えると、図１３（ａ）に示すように、接続プラグ２１の内部にボイド２０が形成されるため、空隙２４を有する下層の金属配線１５Ａが形成されたときには、図１５（ｃ）に示すように、接続プラグ２１のボイド２０に完全な開口部２０ａが形成されてしまう。
【００１８】
このため、第２の層間絶縁膜２３の上に形成される上層の金属配線と、接続プラグ２１との間の電気抵抗が著しく増大するので、デバイスの特性が劣化するという問題がある。
【００１９】
この場合、上層の金属配線と接続プラグ２１との電気抵抗が限界を越える程度に大きくなると、金属配線構造の信頼性が著しく低下し、最悪の場合には半導体装置が動作しなくなるという問題が起きる。
【００２０】
また、第２の層間絶縁膜２３をＣＭＰ法により平坦化する工程において、ＣＭＰ法に用いる研磨剤がボイド２０の内部に侵入し、接続プラグ２１が研磨剤により腐食されるという問題も発生する。
【００２１】
前記に鑑み、本発明は、金属配線同士の間に空隙を有する半導体装置を形成する場合に、接続プラグにボイドができないようにして、高性能で且つ高信頼性を有する半導体装置が得られるようにすることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上の絶縁膜の上に金属膜を堆積する第１の工程と、金属膜の上に第１の層間絶縁膜を形成した後、第１の層間絶縁膜の上に第１のマスクパターンを形成し、その後、第１の層間絶縁膜に対して第１のマスクパターンをマスクにエッチングを行なって第１の層間絶縁膜に第１のプラグ用開口を形成する第２の工程と、第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成する第３の工程と、第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、第２の層間絶縁膜の上に第２のマスクパターンを形成し、その後、第２の層間絶縁膜に対して第２のマスクパターンをマスクにエッチングを行なって第２の層間絶縁膜における第１の接続プラグの上に第２のプラグ用開口を形成する第４の工程と、第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成する第５の工程と、金属膜に対して、少なくとも第１の接続プラグ及び第２の接続プラグをマスクとしてエッチングを行なって、金属膜からなる金属配線を形成する第６の工程と、金属配線の上に第３の層間絶縁膜を、金属配線同士の間に空隙が存在するように形成する第７の工程とを備えている。
【００２３】
本発明に係る半導体装置の製造方法によると、金属膜の上に形成された第１の層間絶縁膜に第１のプラグ用開口を形成した後、該第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成すると共に、第１の層間絶縁膜の上に形成された第２の層間絶縁膜における第１の接続プラグの上に第２のプラグ用開口を形成した後、該第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成するため、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができる。従って、金属配線同士の間に空隙を有する半導体装置を、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができないように形成することができる。
【００２４】
本発明に係る半導体装置の製造方法は、第３の層間絶縁膜の上に、第１〜第７の工程を繰り返し行なって、多層金属配線を形成する工程を備えていることが好ましい。
【００２５】
このようにすると、金属配線同士の間に空隙が存在する多層配線構造の半導体装置を接続プラグにボイドができないように形成することができる。
【００２６】
本発明に係る半導体装置の製造方法において、第１のマスクパターンは、第１のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることが好ましい。
【００２７】
このようにすると、第１の層間絶縁膜のアライメントマーク領域においては、凹部が形成されないため第１の導電膜が埋め込まれないので、第２のマスクパターンのアライメント精度測定工程において信号ピークの誤認が生じず、これによって、高精度なアライメント測定を行なうことができる。
【００２８】
本発明に係る半導体装置の製造方法において、第２のマスクパターンは、第２のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることが好ましい。
【００２９】
このようにすると、第２の層間絶縁膜のアライメントマーク領域においては、凹部が形成されないため第２の導電膜が埋め込まれないので、後に行なわれるマスクパターンのアライメント精度測定工程において信号ピークの誤認が生じず、これによって、高精度なアライメント測定を行なうことができる。
【００３０】
本発明に係る半導体装置は、半導体基板上の絶縁膜の上に形成された金属配線と、金属配線の上に形成された層間絶縁膜と、層間絶縁膜に形成された第１のプラグ用開口に埋め込まれた第１の導電膜からなり金属配線と接続されている第１の接続プラグと、層間絶縁膜に形成された第２のプラグ用開口に埋め込まれた第２の導電膜からなり第１の接続プラグの上面と接続されている第２の接続プラグと、層間絶縁膜における金属配線同士の間に形成された空隙とを備えている。
【００３１】
本発明に係る半導体装置によると、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができるので、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができてしまう事態を回避できる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら説明する。尚、これらの図において、破断線よりも左側は配線構造体が形成される本体領域を示し、破断線よりも右側はアライメント精度計測マークが形成されるアライメントマーク領域を示している。
【００３３】
まず、図１（ａ）に示すように、周知の化学気相蒸着法又は回転塗布法により、半導体基板１００の上に絶縁物質からなる絶縁膜１０１を形成した後、絶縁膜１０１の本体領域に接続プラグ（図示は省略している。）を形成すると共に、絶縁膜１０１のアライメントマーク領域に開口部１０１ａを形成する。
【００３４】
次に、図１（ｂ）に示すように、絶縁膜１０１の上に、第１のバリアメタル層１０２、金属膜１０３及び第２のバリアメタル層１０４を順次堆積して配線用積層膜１０５を形成すると、アライメントマーク領域においては配線用積層膜１０５からなる第１のアライメント精度計測マーク１０５Ａが形成される。尚、第１のバリアメタル層１０２及び第２のバリアメタル層１０４は、周知のスパッタリング法により形成され、金属膜１０３は、周知のスパッタリング法、ＣＶＤ法又はメッキ法により形成される。
【００３５】
次に、図１（ｃ）に示すように、ＣＶＤ法又は回転塗布法により、配線用積層膜１０５の上に絶縁物質からなる第１の層間絶縁膜１０６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１０６の上に第１のレジストパターン１０７を形成する。第１のレジストパターン１０７のアライメント精度測定工程（以下、第１のアライメント精度測定工程と称する。）は、第１のレジストパターン１０７に形成された第２のアライメント精度計測マーク１０７Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００３６】
次に、第１の層間絶縁膜１０６に対して第１のレジストパターン１０７をマスクにしてエッチングを行なって、図１（ｄ）に示すように、第１の層間絶縁膜１０６に第１のプラグ用開口１０８を形成する。このようにすると、第１の層間絶縁膜１０６には、第２のアライメント精度計測マーク１０７Ａが転写されてなる第１の凹部１０６ａが形成される。
【００３７】
次に、図２（ａ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第１の層間絶縁膜１０６の上に第１の導電膜１０９を第１のプラグ用開口１０８が充填されるように堆積する。
【００３８】
次に、第１の導電膜１０９における第１の層間絶縁膜１０６の上側に存在する部分をＣＭＰ法により除去して、図２（ｂ）に示すように、第１の導電膜１０９からなる第１の接続プラグ１１０を形成する。このようにすると、アライメントマーク領域においては、第１の層間絶縁膜１０６の第１の凹部１０６ａに第１の導電膜１０９が充填されてなる第１の導電膜パターン１０９ａが形成される。
【００３９】
ところで、従来技術の項において説明したように、第１のプラグ用開口１０８のアスペクト比がおよそ４以上になると、第１の接続プラグ１１０にボイドが形成されてしまうので、第１の層間絶縁膜１０６の厚さを、第１のプラグ用開口１０８のアスペクト比が４以下になるような値に設定しておく。従って、第１の接続プラグ１１０にはボイドが形成されない。
【００４０】
次に、図２（ｃ）に示すように、ＣＶＤ法又は回転塗布法により、第１の層間絶縁膜１０６の上に絶縁物質からなる第２の層間絶縁膜１１１を形成した後、周知のリソグラフィ技術により、第２の層間絶縁膜１１１の上に第２のレジストパターン１１２を形成する。第２のレジストパターン１１２のアライメント精度測定工程（以下、第２のアライメント精度測定工程と称する。）は、第２のレジストパターン１１２に形成された第３のアライメント精度計測マーク１１２Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００４１】
次に、第２の層間絶縁膜１１１に対して第２のレジストパターン１１２をマスクにしてエッチングを行なって、図３（ａ）に示すように、第２の層間絶縁膜１１１に第２のプラグ用開口１１３を形成する。このようにすると、第２の層間絶縁膜１１１には、第３のアライメント精度計測マーク１１２Ａが転写されてなる第２の凹部１１１ａが形成される。
【００４２】
次に、図３（ｂ）に示すように、スパッタ法、ＣＶＤ法又はメッキ法により、第２の層間絶縁膜１１１の上に第２の導電膜１１４を第２のプラグ用開口１１３が充填されるように堆積する。この場合にも、第２の層間絶縁膜１１１の厚さは、第２の導電膜１１４における第２のプラグ用開口１１３の内部にボイドが形成されないような値に設定しておく。
【００４３】
次に、第２の導電膜１１４における第２の層間絶縁膜１１１の上側に存在する部分をＣＭＰ法により除去して、図３（ｃ）に示すように、第２の導電膜１１４からなる第２の接続プラグ１１５を形成する。このようにすると、第１の接続プラグ１１０及び第２の接続プラグ１１５から構成される積層接続プラグが形成されると共に、アライメントマーク領域においては、第２の層間絶縁膜１１１の第２の凹部１１１ａに第２の導電膜１１４が充填されてなる第２の導電膜パターン１１４ａが形成される。
【００４４】
次に、第２の層間絶縁膜１１１に対して選択的にドライエッチングを行なって、図４（ａ）に示すように、第２の層間絶縁膜１１１を薄膜化した後、薄膜化された第２の層間絶縁膜１１１の上に第３のレジストパターン１１６を形成する。尚、第２の層間絶縁膜１１１の厚さが小さいときには、第２の層間絶縁膜１１１を除去した上に第１の層間絶縁膜１０６を薄膜化する場合もある。
【００４５】
第３のレジストパターン１１６のアライメント精度測定工程（以下、第３のアライメント精度測定工程と称する。）は、第３のレジストパターン１１６に形成された第４のアライメント精度計測マーク１１６Ａと、配線用積層膜１０５に形成されている第１のアライメント精度計測マーク１０５Ａとを用いて行なわれる。
【００４６】
次に、第２の層間絶縁膜１１１及び第１の層間絶縁膜１０６に対して第３のレジストパターン１１６をマスクにしてエッチングを行なって、図４（ｂ）に示すように、パターン化された第２の層間絶縁膜１１１Ａ及びパターン化された第１の層間絶縁膜１０６Ａを形成する。
【００４７】
次に、第１のバリアメタル層１０２、金属膜１０３及び第２のバリアメタル層１０４からなる配線用積層膜１０５に対して、第３のレジストパターン１１６、第２の接続プラグ１１５、第１の接続プラグ１１０、パターン化された第２の層間絶縁膜１１１Ａ及びパターン化された第１の層間絶縁膜１０６Ａをマスクとしてドライエッチングを行なって、図４（ｃ）に示すように、配線用積層膜１０５からなる下層の金属配線１０５Ｂを形成する。このようにすると、アライメント領域においては、パターン化された配線用積層膜１０５Ｃが形成される。
【００４８】
尚、第３のレジストパターン１１６を配線用積層膜１０５に対するドライエッチング工程で用いる場合には、ドライエッチング工程の後に第３のレジストパターン１１６を除去し、第３のレジストパターン１１６を配線用積層膜１０５に対するドライエッチング工程で用いない場合には、ドライエッチング工程の前に第３のレジストパターン１１６を除去しておく。いずれの場合においても、第３のレジストパターン１１６の除去は、通常酸素プラズマを用いるアッシングにより行なわれる。
【００４９】
次に、パターン化された第１の層間絶縁膜１０６Ａ及び絶縁膜１０１に対してエッチングを行なって、図５（ａ）に示すように、パターン化された第１の層間絶縁膜１０６Ａを薄膜化すると共に、絶縁膜１０１における、下層の金属配線１０５Ｂ及びパターン化された配線用積層膜１０５Ｃから露出している部分を薄膜化する。これによって、絶縁膜１０１における下層の金属配線１０５Ｂ同士の間の領域には凹状溝１０１ａが形成される。
【００５０】
次に、図５（ｂ）に示すように、ＣＶＤ法により、第３の層間絶縁膜１１７を全面に亘って堆積して、下層の金属配線１０５Ｂ同士の間に空隙（エアギャップ）１１８を形成する。
【００５１】
次に、図５（ｃ）に示すように、第３の層間絶縁膜１１７をＣＭＰ法により平坦化すると、空隙１１８を有する金属配線構造が形成される。
【００５２】
以上のように、第１の層間絶縁膜１０６の厚さを第１の接続プラグ１１０にボイドが形成されない値に設定すると共に、第２の層間絶縁膜１１１の厚さを第２の接続プラグ１１５にボイドが形成されない値に設定するため、すなわち、第１の層間絶縁膜１０６及び第２の層間絶縁膜１１１の厚さを、第１のプラグ用開口１０８及び第２のプラグ用開口１１３のアスペクト比が４以下になるような値に設定するため、第１の接続プラグ１１０及び第２の接続プラグ１１５からなる接続プラグにはボイドが形成されない。
【００５３】
従って、第１の実施形態によると、下層の金属配線１０５Ｂ同士の間に空隙を有する金属配線構造を、接続プラグにボイドができないように形成することができる。
【００５４】
以上説明した一連のプロセス（図１（ｂ）に示す工程から図５（ｃ）に示す工程）を繰り返し行なうことにより、空隙を有する多層配線構造が得られる。
【００５５】
尚、第１の実施形態においては、第１の層間絶縁膜１０６及び第２の層間絶縁膜１１１により、下層の金属配線１０５と上層の金属配線との間に介在する層間絶縁膜を構成したが、これら２層の層間絶縁膜のみではボイドの無い接続プラグを形成することができない場合には、図１（ｃ）〜図２（ｂ）に示す工程をさらに繰り返し行なって、下層の金属配線１０５と上層の金属配線との間に、３層以上の層間絶縁膜を形成すると共に３層以上の積層構造を有する接続プラグを形成することが好ましい。
【００５６】
以上説明したように、第１の実施形態によると、下層の金属配線１０５同士の間に空隙を有する金属配線構造を接続プラグにボイドができないようにして形成することはできるが、アライメント精度測定工程において次のような課題が存在する。以下、この課題について、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）及び図８（ａ）〜（ｃ）を参照しながら説明する。
【００５７】
以下、図１（ｃ）に基づき説明した第１のアライメント精度測定工程について図６（ａ）〜（ｃ）を参照しながら説明する。
【００５８】
図６（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図６（ｂ）はアライメントマーク領域の平面構造を示し、図６（ｃ）はアライメントマーク領域の断面構造を示し図６（ｂ）におけるＸ−Ｘ線の断面図である。
【００５９】
第１のレジストパターン１０７のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第２のアライメント精度計測マーク１０７Ａの各外端部の位置を検出することにより行なわれ、図６（ａ）はこの際に得られる計測信号を示している。最もシンプルな計測を行なう場合には、第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＡ、Ｅにより検出し、第２のアライメント精度計測マーク１０７Ａの外端部の位置を信号ピークＢ、Ｃにより検出し、検出された信号ピークＡ、Ｂ、Ｃ、Ｅに基づいてＡ−Ｂ間の距離（Ｘ１ ）とＣ−Ｄ間の距離（Ｘ２ ）との差を算出することにより行なわれる。尚、最もシンプルな計測を行なう場合には、信号ピークＢ’、Ｃ’は用いない。
【００６０】
以下、図２（ｃ）に基づき説明した第２のアライメント精度測定工程について図７（ａ）、（ｂ）を参照しながら説明する。
【００６１】
図７（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図７（ｂ）はアライメントマーク領域の断面構造を示している。
【００６２】
第２のレジストパターン１１２のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第３のアライメント精度計測マーク１１２Ａの各外端部の位置を検出することにより行なわれ、図７（ａ）はこの際に得られる計測信号を示している。第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＦ、Ｊにより検出し、第３のアライメント精度計測マーク１１２Ａの外端部の位置を信号ピークＨ、Ｉにより検出し、検出された信号ピークＦ、Ｊ、Ｈ、Ｉに基づいてＦ−Ｈ間の距離（Ｘ３ ）とＪ−Ｉ間の距離（Ｘ４ ）との差を算出することにより行なわれる。
【００６３】
ところが、図２（ｂ）に示す工程において、第１の層間絶縁膜１０６には第１の導電膜パターン１０９ａが形成されているために、信号ピークＦ、Ｊ、Ｈ、Ｉのほかに、第１の導電膜パターン１０９ａの外端部に基づく信号ピークＧも検出される。このため、信号ピークＧと信号ピークＨとを誤認してしまい、Ｆ−Ｈ間の距離（Ｘ３ ）とＦ−Ｇ間の距離（Ｘ５ ）とを混同してしまうので、高精度なアライメント測定を行なうことができないという問題が発生する。
【００６４】
以下、図４（ａ）に基づき説明した第３のアライメント精度測定工程について図８（ａ）〜（ｃ）を参照しながら説明する。
【００６５】
図８（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示し、図８（ｂ）はアライメント精度計測マークの平面構造を示し、図８（ｃ）はアライメントマーク領域の断面構造を示している。
【００６６】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ａの各外端部の位置を検出することにより行なわれ、図８（ａ）はこの際に得られる計測信号を示している。第１のアライメント精度計測マーク１０５Ａの外端部の位置を信号ピークＫ、Ｏにより検出し、第４のアライメント精度計測マーク１１６Ａの外端部の位置を信号ピークＬ、Ｍにより検出し、検出された信号ピークＫ、Ｏ、Ｌ、Ｍに基づいてＫ−Ｌ間の距離（Ｘ６ ）とＭ−Ｏ間の距離（Ｘ７ ）との差を算出することにより行なわれる。
【００６７】
ところが、図３（ｃ）に示す工程において、第２の層間絶縁膜１１１には第２の導電膜パターン１１４ａが形成されているために、信号ピークＫ、Ｏ、Ｌ、Ｍのほかに、第２の導電膜パターン１１４ａの外端部に基づく信号ピークＮも検出される。このため、信号ピークＮと信号ピークＬとを誤認してしまい、Ｋ−Ｌ間の距離（Ｘ６ ）とＫ−Ｎ間の距離（Ｘ８ ）とを混同してしまうので、高精度なアライメント測定を行なうことができないという問題が発生する。
【００６８】
ここで、第３のレジストパターン１１６のアライメント精度の測定を、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ａの各外端部の位置を検出することにより行なう理由について説明する。
【００６９】
配線用積層膜１０５をパターニングして下層の金属配線１０５Ｂを形成する工程においては第１の接続プラグ１１０もマスクとして用いられるため、つまり第１の接続プラグ１１０と下層の金属配線１０５Ｂとはセルフアライメント構造になっているため、第１のプラグ用開口１０８を形成する際に用いられる第２のレジストパターン１１２に若干の位置ずれが発生しても、第１の接続プラグ１１０が下層の金属配線１０５Ｂに対して位置ずれを起こす恐れはない。
【００７０】
ところが、下層の金属配線１０５Ｂを形成するための第３のレジストパターン１１６のアライメント工程で第２の導電膜パターン１１４ａをアライメント精度計測マークとして用いると、第２の接続プラグ１１５が第１の接続プラグ１１０に対して位置ずれしている場合には第２の導電膜パターン１１４ａも位置ずれしているので、下層の金属配線１０５Ｂと絶縁膜１０１中に埋め込まれた図示外のプラグとのアライメント精度が低下してしまう。
【００７１】
従って、第３のレジストパターン１１６のアライメント工程においては、第２の導電膜パターン１１４ａではなくて、絶縁膜１０１中のプラグと同時に形成された第１のアライメント精度計測マーク１０５Ａを用いるのである。
【００７２】
以上のように、第２のアライメント精度測定工程において、信号ピークＧと信号ピークＨとを誤認してしまう事態が発生したり、又は、第３のアライメント精度測定工程において、信号ピークＮと信号ピークＬとを誤認してしまう事態が発生したりすると、多層配線構造の信頼性が著しく低下するという問題が起きる。
【００７３】
ところが、前述の問題は、第１のレジストパターン１０７を形成する際に用いるフォトマスクと、第２のレジストパターン１１２を形成する際に用いるフォトマスクとが同一であるために発生する。
【００７４】
また、第１のレジストパターン１０７及び第２のレジストパターン１１２を形成する際に用いるフォトマスクと、第３のレジストパターン１１６を形成する際に用いるフォトマスクとが、アライメントマーク領域を共通にしているために発生する。
【００７５】
従って、第１のレジストパターン１０７を形成するためのフォトマスクと、第２のレジストパターン１１２を形成するためのフォトマスクとを、異なるフォトマスクを用いると共にアライメントマーク領域を異ならせておけば、前述の問題は発生しない。また、第３のレジストパターン１１６を形成するためのフォトマスクのアライメントマーク領域を、第１のレジストパターン１０７を形成するためのフォトマスク及び第２のレジストパターン１１２を形成するためのフォトマスクの各アライメントマーク領域と異ならせておけば、前述の問題は発生しない。
【００７６】
ところが、このようにすると、接続プラグの積層段数と対応する枚数のフォトマスクが必要になるので、アライメントマーク領域の面積が大きく増大すると共にコストも増大してしまうという問題が発生する。
【００７７】
そこで、次に説明する第２の実施形態に係る半導体装置の製造方法が重要になるのである。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図９（ａ）〜（ｃ）、図１０（ａ）、（ｂ）及び図１１（ａ）〜（ｃ）を参照しながら説明する。尚、第２の実施形態は、第１の実施形態と比べて、アライメントマーク領域の形成方法のみが異なるので、以下においては、アライメントマーク領域についてのみ説明する。
【００７９】
まず、図９（ａ）に示すように、アライメントマーク領域に、露光光の解像限界程度以下の開口幅を持つ方形枠状の透光部からなるアライメント精度計測マーク形成部Ｘを有するフォトマスクＹを準備する。
【００８０】
以下、第１のレジストパターン１０７の形成工程及び第１のアライメント精度測定工程について説明する。
【００８１】
図１（ｃ）を参照しながら説明した第１の実施形態と同様、図９（ｃ）に示すように、配線用積層膜１０５の上に絶縁物質からなる第１の層間絶縁膜１０６を形成した後、周知のリソグラフィ技術により、第１の層間絶縁膜１０６の上に第１のレジストパターン１０７を形成する。
【００８２】
この場合、第２の実施形態においては、図９（ａ）に示したフォトマスクＹを用いて露光を行なって第１のレジストパターン１０７を形成する。
【００８３】
このようにすると、図９（ｃ）に示すように、第１のレジストパターン１０７のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ方形枠状の凹状溝からなる第２のアライメント精度計測マーク１０７Ｂが形成される。
【００８４】
尚、第２のアライメント精度計測マーク１０７Ｂの深さは特に限定されず、第１の層間絶縁膜１０６に対するエッチング工程において、第１のレジストパターン１０７が貫通しないような深さを有しておればよい。
【００８５】
また、第２のアライメント精度計測マーク１０７Ｂを形成するためのアライメント精度計測マーク形成部としては、露光光の解像限界程度以下の開口幅を持つ透光部に代えて、ハーフトーン型の位相シフトマスクからなり光の透過量を減少させる領域を形成してもよい。
【００８６】
第１のレジストパターン１０７のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第２のアライメント精度計測マーク１０７Ｂの各端部の位置を検出することにより行なわれ、図９（ｂ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【００８７】
第１のアライメント精度計測マーク１０５Ａの外端部の位置は信号ピークＰ、Ｕにより検出され、第２のアライメント精度計測マーク１０７Ｂの内端部の位置は信号ピークＲ、Ｓにより検出され、第２のアライメント精度計測マーク１０７Ｂの外端部の位置は信号ピークＱ、Ｔにより検出される。アライメント精度の測定は、検出された信号ピークＰ、Ｕ、Ｒ、Ｓ、Ｑ、Ｔに基づいて、Ｐ−Ｒ間の距離（Ｘ１１）とＳ−Ｕ間の距離（Ｘ１２）との差、又はＰ−Ｑ間の距離（Ｘ１３）とＴ−Ｕ間の距離（Ｘ１４）との差を算出することにより行なわれる。
【００８８】
ところで、第２の実施形態においては、第１のレジストパターン１０７のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ凹状溝からなる第２のアライメント精度計測マーク１０７Ｂが形成されているため、第１のレジストパターン１０７をマスクとしてエッチングされた後の第１の層間絶縁膜１０６には凹部が形成されない。このため、第２の実施形態においては、図２（ｂ）に示すような第１の導電膜パターン１０９ａは形成されない。
【００８９】
以下、第２のレジストパターン１１２の形成工程及び第２のアライメント精度測定工程について説明する。
【００９０】
図２（ｃ）を参照しながら説明した第１の実施形態と同様、図１０（ｂ）に示すように、第１の層間絶縁膜１０６の上に絶縁物質からなる第２の層間絶縁膜１１１を形成した後、周知のリソグラフィ技術により、第２の層間絶縁膜１１１の上に第２のレジストパターン１１２を形成する。
【００９１】
この場合、第１のレジストパターン１０７を形成するために用いたフォトマスクと同一のフォトマスクを用いて、第２のレジストパターン１１２を形成する。従って、第２のレジストパターン１１２のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ方形枠状の凹状溝からなる第３のアライメント精度計測マーク１１２Ｂが形成される。
【００９２】
尚、第３のアライメント精度計測マーク１１２Ｂの深さは特に限定されず、第２の層間絶縁膜１１１に対するエッチング工程において、第２のレジストパターン１１２が貫通しないような深さを有しておればよい。
【００９３】
第２のレジストパターン１１２のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第３のアライメント精度計測マーク１１２Ｂの各端部の位置を検出することにより行なわれ、図１０（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【００９４】
第１のアライメント精度計測マーク１０５Ａの外端部の位置は信号ピークＰ、Ｕにより検出され、第３のアライメント精度計測マーク１１２Ｂの内端部の位置は信号ピークＲ、Ｓにより検出され、第３のアライメント精度計測マーク１１２Ｂの外端部の位置は信号ピークＱ、Ｔにより検出される。アライメント精度の測定は、検出された信号ピークＰ、Ｕ、Ｒ、Ｓ、Ｑ、Ｔに基づいて、Ｐ−Ｒ間の距離（Ｘ１５）とＳ−Ｕ間の距離（Ｘ１６）との差、又はＰ−Ｑ間の距離（Ｘ１７）とＴ−Ｕ間の距離（Ｘ１８）との差を算出することにより行なわれる。
【００９５】
ところで、第２の実施形態においては、前述したように、第１の層間絶縁膜１０６に凹部が形成されないため、図２（ｂ）に示すような第１の導電膜パターン１０９ａが形成されないので、第１の導電膜パターン１０９ａに基づく信号ピークは検出されない。従って、第２のアライメント精度測定工程においては、高精度なアライメント測定を行なうことができる。
【００９６】
また、第２のレジストパターン１１２のアライメントマーク領域においては、レジスト膜の厚さのほぼ半分以下の深さを持つ凹状溝からなる第３のアライメント精度計測マーク１１２Ｂが形成されているため、第２のレジストパターン１１２をマスクとしてエッチングされた後の第２の層間絶縁膜１１１には凹部が形成されない。このため、第２の実施形態においては、図３（ｃ）に示すような第２の導電膜パターン１１４ａは形成されない。
【００９７】
以下、第３のレジストパターン１１６の形成工程及び第３のアライメント精度測定工程について説明する。
【００９８】
図４（ａ）を参照しながら説明した第１の実施形態と同様、図１１（ｃ）に示すように、第２の層間絶縁膜１１１を薄膜化した後、薄膜化された第２の層間絶縁膜１１１の上に第３のレジストパターン１１６を形成する。この場合、第１の実施形態と同様、凸状部からなる第４のアライメント精度計測マーク１１６Ｂを形成する。
【００９９】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ｂの各端部の位置を検出することにより行なわれ、図１１（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示している。
【０１００】
第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａ及び第４のアライメント精度計測マーク１１６Ｂの各外端部の位置を検出することにより行なわれ、図１１（ａ）はこの際に得られる計測信号を示している。第３のレジストパターン１１６のアライメント精度の測定は、第１のアライメント精度計測マーク１０５Ａの外端部の位置が信号ピークＶ、Ｚにより検出され、第４のアライメント精度計測マーク１１６Ａの外端部の位置が信号ピークＷ、Ｙにより検出され、検出された信号ピークＶ、Ｚ、Ｗ、Ｙに基づいてＶ−Ｗ間の距離（Ｘ１９）とＺ−Ｙ間の距離（Ｘ２０）との差を算出することにより行なわれる。
【０１０１】
ところで、第２の実施形態においては、前述したように、第２の層間絶縁膜１１１に凹部が形成されないため、図３（ｃ）に示すような第２の導電膜パターン１１４ａが形成されないので、第２の導電膜パターン１１４ａに基づく信号ピークは検出されない。従って、第３のアライメント精度測定工程においては、高精度なアライメント測定を行なうことができる。
【０１０２】
以上のように、第２の実施形態によると、第２のレジストパターン１１２及び第３のレジストパターン１１６を形成する際に高精度なアライメント計測が可能になるので、第１の接続プラグ１１０と第２の接続プラグ１１５とからなり、高精度にアライメントされた積層接続プラグを形成することができると共に、該積層接続プラグと下層の金属配線１０５Ｂとの位置ずれを最小限度に抑制することができる。
【０１０３】
尚、絶縁膜１０１及び第１〜第３の層間絶縁膜１０６、１１１、１１７としては、不純物を含まないシリコン酸化膜、ボロン、リン、フッ素、水素、炭素若しくはメチル基などを含むシリコン酸化膜、シロキサン骨格中に無機若しくは有機の原子又は分子を含む低誘電率膜、又は有機膜からなる低誘電率膜などを用いることができる。
【０１０４】
また、絶縁膜１０１及び第１〜第３の層間絶縁膜１０６、１１１、１１７は、複数の成膜プロセスにより形成された積層膜であってもよいし、有機膜、無機膜若しくは有機無機ハイブリッド膜が適当に組み合わされてなる積層膜であってもよい。
【０１０５】
また、金属膜１０３としては、Ａｌ、Ｃｕ、Ａｇ、Ａｕ若しくはＰｔなどの低抵抗の金属又はこれらの金属を主成分とする合金などを用いることができる。
また、第１のバリアメタル層１０２及び第２のバリアメタル層１０４としては、Ｔｉ若しくはＴａなどの高融点金属又はこれらの金属の窒化物などを用いることができる。
【０１０６】
また、第１の導電膜１０９及び第２の導電膜１１４としては、Ａｌ、Ｃｕ、Ａｇ、Ａｕ若しくはＰｔなどの低抵抗の金属、これらの金属を主成分とする合金又はＷ等の高融点金属を用いることができる。尚、これらの金属に代えてポリシリコンなどの半導体材料を用いることもできる。
【０１０７】
さらに、第１及び第２の実施形態においては、マスクパターンとして、第１、第２、第３のレジストパターン１０７、１１２、１１６を用いたが、これらに代えて、ハードマスクを用いてもよい。
【０１０８】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、第１の層間絶縁膜の厚さを第１の接続プラグにボイドが形成されない値に設定すると共に、第２の層間絶縁膜の厚さを第２の接続プラグにボイドが形成されない値に設定することができるので、第１の接続プラグと第２の接続プラグとからなる積層接続プラグにボイドができる事態を回避することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法における第１のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の平面図であり、（ｃ）はアライメントマーク領域の断面図であって（ｂ）におけるＸ−Ｘ線の断面構造を示している。
【図７】（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法における第２のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の断面図である。
【図８】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法における第３のアライメント精度測定工程を説明する図であって、（ａ）は光学式寸法測定器を基礎としたアライメント精度測定器を用いてアライメント領域を垂直方向の上方から観察して計測したときに得られる計測信号を示す図であり、（ｂ）はアライメントマーク領域の平面図であり、（ｃ）はアライメントマーク領域の断面図である。
【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）、（ｂ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１００ 半導体基板
１０１ 絶縁膜
１０１ａ 開口部
１０２ 第１のバリアメタル層
１０３ 金属膜
１０４ 第２のバリアメタル層
１０５ 配線用積層膜
１０５Ａ 第１のアライメント精度計測マーク
１０５Ｂ 下層の金属配線
１０５Ｃ パターン化された配線用積層膜
１０６ 第１の層間絶縁膜
１０６ａ 第１の凹部
１０７ 第１のレジストパターン
１０７Ａ 第２のアライメント精度計測マーク
１０７Ｂ 第２のアライメント精度計測マーク
１０８ 第１のプラグ用開口
１０９ 第１の導電膜
１０９ａ 第１の導電膜パターン
１１０ 第１の接続プラグ
１１１ 第２の層間絶縁膜
１１２ 第２のレジストパターン
１１２Ａ 第３のアライメント精度計測マーク
１１２Ｂ 第３のアライメント精度計測マーク
１１３ 第２のプラグ用開口
１１４ 第２の導電膜
１１４ａ 第２の導電膜パターン
１１５ 第２の接続プラグ
１１６ 第３のレジストパターン
１１６Ａ 第４のアライメント精度計測マーク
１１７ 第３の層間絶縁膜
１１８ 空隙
Claims (3)
- 半導体基板上の絶縁膜の上に金属膜を堆積する第１の工程と、
前記金属膜の上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜の上に第１のマスクパターンを形成し、その後、前記第１の層間絶縁膜に対して前記第１のマスクパターンをマスクにエッチングを行なって前記第１の層間絶縁膜に第１のプラグ用開口を形成する第２の工程と、
前記第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成する第３の工程と、
前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、前記第２の層間絶縁膜の上に第２のマスクパターンを形成し、その後、前記第２の層間絶縁膜に対して前記第２のマスクパターンをマスクにエッチングを行なって前記第２の層間絶縁膜における前記第１の接続プラグの上に第２のプラグ用開口を形成する第４の工程と、
前記第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成する第５の工程と、
前記第２の層間絶縁膜の上に第３のマスクパターンを形成した後、前記第２の層間絶縁膜及び前記第１の層間絶縁膜に対して前記第３のマスクパターンをマスクにエッチングを行なって、配線パターンが転写されてなるパターン化された前記第２の層間絶縁膜及びパターン化された前記第１の層間絶縁膜を形成する第６の工程と、
前記金属膜に対して、少なくとも前記第１の接続プラグ、前記第２の接続プラグ、パターン化された前記第１の層間絶縁膜及びパターン化された前記第２の層間絶縁膜をマスクとしてエッチングを行なって、前記金属膜からなる金属配線を形成する第７の工程と、
前記金属配線の上に第３の層間絶縁膜を、前記金属配線同士の間に空隙が存在するように形成する第８の工程とを備え、
前記第１のマスクパターンは、前記第１のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることを特徴とする半導体装置の製造方法。 - 半導体基板上の絶縁膜の上に金属膜を堆積する第１の工程と、
前記金属膜の上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜の上に第１のマスクパターンを形成し、その後、前記第１の層間絶縁膜に対して前記第１のマスクパターンをマスクにエッチングを行なって前記第１の層間絶縁膜に第１のプラグ用開口を形成する第２の工程と、
前記第１のプラグ用開口に第１の導電膜を埋め込んで第１の接続プラグを形成する第３の工程と、
前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、前記第２の層間絶縁膜の上に第２のマスクパターンを形成し、その後、前記第２の層間絶縁膜に対して前記第２のマスクパターンをマスクにエッチングを行なって前記第２の層間絶縁膜における前記第１の接続プラグの上に第２のプラグ用開口を形成する第４の工程と、
前記第２のプラグ用開口に第２の導電膜を埋め込んで第２の接続プラグを形成する第５の工程と、
前記第２の層間絶縁膜の上に第３のマスクパターンを形成した後、前記第２の層間絶縁膜及び前記第１の層間絶縁膜に対して前記第３のマスクパターンをマスクにエッチングを行なって、配線パターンが転写されてなるパターン化された前記第２の層間絶縁膜及びパターン化された前記第１の層間絶縁膜を形成する第６の工程と、
前記金属膜に対して、少なくとも前記第１の接続プラグ、前記第２の接続プラグ、パターン化された前記第１の層間絶縁膜及びパターン化された前記第２の層間絶縁膜をマスクとしてエッチングを行なって、前記金属膜からなる金属配線を形成する第７の工程と、
前記金属配線の上に第３の層間絶縁膜を、前記金属配線同士の間に空隙が存在するように形成する第８の工程とを備え、
前記第２のマスクパターンは、前記第２のプラグ用開口を形成するためのエッチング工程において貫通されないような厚さのアライメント精度計測マークを有していることを特徴 とする半導体装置の製造方法。 - 前記第３の層間絶縁膜の上に、前記第１〜第８の工程を繰り返し行なって、多層金属配線を形成する工程を備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320351A JP3588582B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
| US09/971,734 US6562710B2 (en) | 2000-10-20 | 2001-10-09 | Semiconductor device and method for fabricating the same |
| TW090125783A TW517340B (en) | 2000-10-20 | 2001-10-18 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320351A JP3588582B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134606A JP2002134606A (ja) | 2002-05-10 |
| JP3588582B2 true JP3588582B2 (ja) | 2004-11-10 |
Family
ID=18798646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320351A Expired - Fee Related JP3588582B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6562710B2 (ja) |
| JP (1) | JP3588582B2 (ja) |
| TW (1) | TW517340B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524948B2 (en) * | 2000-10-13 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3654830B2 (ja) * | 2000-11-17 | 2005-06-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| TW200407995A (en) * | 2002-11-08 | 2004-05-16 | Nanya Technology Corp | Mark and method for multiple alignment |
| EP1642330A4 (en) * | 2003-06-24 | 2011-09-28 | Ibm | PLANAR MAGNETIC TUNNEL BARRIER SUBSTRATE WITH OUTSTANDED ALIGNMENT MARKINGS |
| US7001835B2 (en) * | 2003-11-21 | 2006-02-21 | International Business Machines Corporation | Crystallographic modification of hard mask properties |
| KR100519252B1 (ko) * | 2003-11-24 | 2005-10-06 | 삼성전자주식회사 | 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법 |
| JP2008192937A (ja) * | 2007-02-06 | 2008-08-21 | Elpida Memory Inc | ダミーパターンを有する半導体装置 |
| KR101874586B1 (ko) * | 2012-08-06 | 2018-07-04 | 삼성전자주식회사 | 포토키를 이용한 반도체 소자의 제조 방법 |
| CN103151301A (zh) * | 2013-02-25 | 2013-06-12 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
| JP2014216377A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | 電子部品とその製造方法及び多層プリント配線板の製造方法 |
| CN105321799B (zh) * | 2014-07-16 | 2018-11-20 | 联华电子股份有限公司 | 用于光刻叠对制作工艺的非对称补偿方法 |
| US10461037B2 (en) * | 2017-10-30 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor device structure with overlay grating |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3686325B2 (ja) * | 2000-10-26 | 2005-08-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3654830B2 (ja) * | 2000-11-17 | 2005-06-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-10-20 JP JP2000320351A patent/JP3588582B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-09 US US09/971,734 patent/US6562710B2/en not_active Expired - Fee Related
- 2001-10-18 TW TW090125783A patent/TW517340B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002134606A (ja) | 2002-05-10 |
| US6562710B2 (en) | 2003-05-13 |
| US20020048928A1 (en) | 2002-04-25 |
| TW517340B (en) | 2003-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100562189B1 (ko) | Ｃｍｐ 마무리된 다마신 표면상의 리소그래피 정렬 및오버레이 측정마크의 디자인 | |
| JP4523194B2 (ja) | 半導体装置とその製造方法 | |
| JP3779243B2 (ja) | 半導体装置及びその製造方法 | |
| US6288454B1 (en) | Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same | |
| KR100780986B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100792605B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR101401758B1 (ko) | 자가정렬된 상호접속 및 블록킹 부분을 갖는 반도체 디바이스 | |
| JP3588582B2 (ja) | 半導体装置の製造方法 | |
| JP2005504430A (ja) | 交点磁気記憶集積回路用の自己整合電導線 | |
| JP4984549B2 (ja) | 半導体装置及びその製造方法 | |
| JP3757143B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US7799673B2 (en) | Semiconductor device manufacturing method | |
| US7999392B2 (en) | Multilayer wiring structure, semiconductor device, pattern transfer mask and method for manufacturing multilayer wiring structure | |
| JPH0897283A (ja) | 半導体装置の製造方法 | |
| US20120309164A1 (en) | Method for manufacturing semiconductor device | |
| US20220123100A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20080108215A1 (en) | Integrated circuit interconnect lines having reduced line resistance | |
| US11205591B2 (en) | Top via interconnect with self-aligned barrier layer | |
| KR100887019B1 (ko) | 다중 오버레이 마크를 갖는 마스크 | |
| US8120182B2 (en) | Integrated circuit comprising conductive lines and contact structures and method of manufacturing an integrated circuit | |
| KR100193889B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| KR100678008B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100575062B1 (ko) | 반도체소자 및 그 형성방법 | |
| JP2002170884A (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| JP2005044962A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040701 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040816 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070820 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |