CN103151301A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN103151301A
CN103151301A CN2013100589168A CN201310058916A CN103151301A CN 103151301 A CN103151301 A CN 103151301A CN 2013100589168 A CN2013100589168 A CN 2013100589168A CN 201310058916 A CN201310058916 A CN 201310058916A CN 103151301 A CN103151301 A CN 103151301A
Authority
CN
China
Prior art keywords
layer
opening
semiconductor device
etching
dusts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013100589168A
Other languages
English (en)
Inventor
刘张李
李乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN2013100589168A priority Critical patent/CN103151301A/zh
Publication of CN103151301A publication Critical patent/CN103151301A/zh
Priority to US14/140,738 priority patent/US20140242792A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件的形成方法，包括：提供层间介质层，位于所述层间介质层表面的金属层、位于所述金属层表面的刻蚀阻挡层，以及贯穿所述刻蚀阻挡层和金属层的第一开口，所述第一开口暴露出层间介质层；在所述第一开口侧壁形成覆盖金属层的保护层；形成所述保护层后，刻蚀部分厚度的所述层间介质层，形成第二开口；填充满所述第二开口形成隔离层，所述隔离层内具有空气隙。形成的半导体器件的性能更稳定。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体集成电路技术的不断发展，半导体器件尺寸和互连结构尺寸不断减小，从而导致金属连线之间的间距在逐渐缩小，用于隔离金属连线的隔离层也变得越来越薄，这样会导致金属连线之间可能会发生串扰。现在，通过降低金属连线之间隔离层的介电常数，可有效地降低这种串扰，且低K（介电常数）的介质层可有效地降低金属连线层间的电阻电容延迟（RC delay）和寄生电容，因此，低K介电材料和超低K介电材料已越来越广泛地应用于互连工艺的隔离层中。
由于空气是目前能获得的最低K值的材料（K=1.0），可以在隔离层中形成空气隙或孔洞以有效的降低介质层的K值，从而形成多孔材料的低K或超低K材料的隔离层，以进一步降低金属连线之间的串扰。
现有技术半导体器件的形成方法包括：
请参考图1，提供层间介质层100，所述层间介质层100的材料为介质材料，覆盖所述层间介质层100表面的金属薄膜101，覆盖所述金属薄膜101表面的氮化钛薄膜103，覆盖所述氮化钛薄膜103表面的光刻胶层105，所述光刻胶层105具有暴露出部分氮化钛薄膜103的开口107；
请参考图2，以所述光刻胶层105（如图1所示）为掩膜，沿所述开口107（如图1所示）刻蚀氮化钛薄膜103、金属薄膜101，形成位于所述层间介质层100表面的金属层101a、位于所述金属层101a表面的氮化硅层103a、以及贯穿所述金属层101a和氮化钛层103a的沟槽109，然后去除所述光刻胶层105；
请参考图3，向所述沟槽109（如图2所示）内填充介质材料，形成覆盖所述氮化钛层103a并填充满所述沟槽109的隔离层111，所述沟槽109内的部分隔离层111形成有空气隙113，用于降低隔离层111的K值。
然而，现有技术形成的半导体器件的性能仍然不够稳定。
更多关于半导体器件的形成方法请参考公开号为“US20080038518A1”的美国专利。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，形成的半导体器件的性能更加稳定。
为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：提供层间介质层，位于所述层间介质层表面的金属层、位于所述金属层表面的刻蚀阻挡层，以及贯穿所述刻蚀阻挡层和金属层的第一开口，所述第一开口暴露出层间介质层；在所述第一开口侧壁形成覆盖金属层的保护层；形成所述保护层后，刻蚀部分厚度的所述层间介质层，形成第二开口；填充满所述第二开口形成隔离层，所述隔离层内具有空气隙。
可选地，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。
可选地，所述保护层由正硅酸乙酯沉积形成。
可选地，所述保护层的厚度为100埃-500埃。
可选地，所述第二开口的深宽比大于1.2。
可选地，所述第二开口比第一开口深2000埃-3000埃。
可选地，所述第一开口的深宽比大于等于1:1，且所述第一开口的宽度为4000埃-8000埃，深度为4000埃-10000埃。
可选地，所述隔离层的材料为氧化硅。
可选地，所述刻蚀阻挡层的材料为氮化硅或氮化钛。
可选地，所述刻蚀阻挡层为单层或多层堆叠结构。
与现有技术相比，本发明的技术方案具有以下优点：
由于在第一开口侧壁形成了覆盖金属层的保护层，后续无论何时继续刻蚀部分厚度的层间介质层，形成第二开口时，所述金属层的质量均不会受到损坏。并且，由于第二开口较第一开口深，形成的空气隙更加靠近金属层底部，相邻金属层之间的隔离层的K值进一步降低，有效减轻了相邻金属层之间的串扰，形成的半导体器件的性能更稳定。
附图说明
图1-图3是现有技术的半导体器件的形成方法；
图4是本发明实施例的半导体器件的形成方法的流程示意图；
图5-图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能不够稳定。
经过研究，发明人发现，现有技术形成的半导体器件的性能不够稳定，主要原因是：请继续参考图1-图3，虽然在相邻金属层101a之间的隔离层111内形成有空气隙113，但形成空气隙113的位置靠近金属层101a顶部，部分位于沟槽109底部的隔离层111内并没有空气隙113，此部分隔离层111的K值较高，即空气隙113对相邻金属层101a之间的隔离层111所起的等效介电常数降低作用有限，其对应的金属层101a之间容易产生串扰，影响半导体器件性能的稳定性。
经过进一步研究，发明人发现，若继续刻蚀层间介质层，使形成的沟槽贯穿部分厚度的层间介质层时，后续形成的空气隙的位置则更加靠近沟槽的底部，使得相邻金属层之间的隔离层的K值进一步降低，可有效减轻相邻金属层之间的串扰。
然而，发明人通过研究发现，由于层间介质层为介质材料，不同于金属薄膜，通常在刻蚀金属薄膜形成金属层（即金属图形）后，需要将半导体器件转移至下一刻蚀设备内，再进一步刻蚀层间介质层。然而，由于刻蚀完金属薄膜后，形成的金属层侧壁暴露于空气中，极易被空气中的氧气、水分所腐蚀，并且后续刻蚀基底时也会对金属层侧壁造成损伤，影响半导体器件的性能。
经过更进一步研究，发明人提供了一种半导体器件的形成方法，使得形成的空气隙更加靠近沟槽底部，而且金属层的质量好，最终形成的半导体器件的性能稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图4，本发明实施例的半导体器件的形成方法，包括：
步骤S201，提供层间介质层，位于所述层间介质层表面的金属层、位于所述金属层表面的刻蚀阻挡层，以及贯穿所述刻蚀阻挡层和金属层的第一开口，所述第一开口暴露出层间介质层；
步骤S203，在所述第一开口侧壁形成覆盖金属层的保护层；
步骤S205，形成所述保护层后，刻蚀部分厚度的所述层间介质层，形成第二开口；
步骤S207，填充满所述第二开口形成隔离层，所述隔离层内具有空气隙。
具体的，请参考图5-图10，图5-图10示出了本发明实施例的半导体器件的形成过程的剖面结构示意图。
请参考图5，提供层间介质层300，所述层间介质层300表面覆盖有金属薄膜301，所述金属薄膜301表面覆盖有第一刻蚀阻挡薄膜303，所述第一刻蚀阻挡薄膜303表面覆盖有第二刻蚀阻挡薄膜305，所述第二刻蚀阻挡薄膜305表面形成有掩膜层307，所述掩膜层307定义出第一开口。
所述层间介质层300用于隔离金属层和位于所述层间介质层300底部的元器件，其材料为介质材料，例如氧化硅、氮氧化硅等。所述层间介质层300的形成工艺为沉积工艺，例如化学气相沉积工艺。在本发明的实施例中，所述层间介质层300的材料为氧化硅，其形成工艺为化学气相沉积工艺。
所述金属薄膜301用于作为互连线或者导电插塞，所述金属薄膜301的形成工艺为物理气相沉积工艺，所述金属薄膜301的厚度为4000埃-8000埃。在本发明的实施例中，所述金属薄膜301的材料为铝，用作互连线，其厚度为4000埃。
为避免后续工艺中形成的金属层在刻蚀工艺中被破坏，通常需要在金属薄膜301表面形成刻蚀阻挡薄膜。所述刻蚀阻挡薄膜为单层或多层堆叠结构，用于后续形成刻蚀阻挡层，保护金属层免受破坏。
本发明的实施例中，所述刻蚀阻挡薄膜为两层堆叠结构，包括覆盖所述金属薄膜301表面的第一刻蚀阻挡薄膜303，覆盖所述第一刻蚀阻挡薄膜303表面的第二刻蚀阻挡薄膜305。其中，所述第一刻蚀阻挡薄膜303用于后续刻蚀工艺中保护金属层免受破坏。所不同的是，所述第一刻蚀阻挡薄膜303后续还作为刻蚀层间介质层300时的掩膜，因此，所述第一刻蚀阻挡薄膜303与层间介质层300之间应具有较大的刻蚀选择比。在本发明的一个实例中，所述第一刻蚀阻挡薄膜303的材料为氮化钛，所述第二刻蚀阻挡薄膜305的材料为氮氧化硅。
需要说明的是，在本发明的其他实施例中，所述刻蚀阻挡薄膜也可以为单层结构，所述刻蚀阻挡薄膜的材料为氮化硅、氮化钛或氮氧化硅等。为保证单层结构的刻蚀阻挡薄膜在后续过刻蚀工艺中仍然可以有效的保护金属层，所述单层结构的刻蚀阻挡薄膜的厚度依据刻蚀工艺而定，只要过刻蚀形成第二开口后所述金属层表面仍有部分厚度的刻蚀阻挡层即可，在此不再赘述。
所述掩膜层307位于第二刻蚀阻挡薄膜305的表面，用于定义出第一开口。本发明的实施例中，所述掩膜层307为光刻胶层，其形成工艺为曝光、显影工艺，在此不再赘述。
请参考图6，以所述掩膜层307为掩膜，依次去除所述第二刻蚀阻挡薄膜305（如图5所示）、第一刻蚀阻挡薄膜303（如图5所示）和金属薄膜301（如图5所示），形成第二刻蚀阻挡层305a、第一刻蚀阻挡层303a、金属层301a和第一开口309，所述第一开口309贯穿所述第二刻蚀阻挡层305a、第一刻蚀阻挡层303a和金属层301a，并暴露出层间介质层300。
去除所述第二刻蚀阻挡薄膜305、第一刻蚀阻挡薄膜303和金属薄膜301的工艺为刻蚀工艺。所述第二刻蚀阻挡层305a由刻蚀第二刻蚀阻挡薄膜305后得到，所述第一刻蚀阻挡层303a由刻蚀第一刻蚀阻挡薄膜303后得到，所述金属层301a由刻蚀金属薄膜301后得到。
其中，所述第二刻蚀阻挡层305a和第一刻蚀阻挡层303a均用于在后续刻蚀形成第二开口时，保护金属层301a不受破坏。本发明的实施例中，刻蚀形成第一刻蚀阻挡层303a和第二刻蚀阻挡层305a时采用的工艺为各向异性的干法刻蚀工艺。
所述金属层301a用于作为导电插塞或者互连线。刻蚀形成金属层301a时采用的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺或湿法刻蚀工艺。在本发明的实施例中，形成金属层301a的工艺为各向异性的干法刻蚀工艺。
所述第一开口309暴露出部分层间介质层300，形成的第一开口309的深宽比大于等于1:1或接近1:1，且所述第一开口309的宽度（平行于层间介质层300表面方向的尺寸）为4000埃-8000埃，深度（垂直于层间介质层300表面方向的尺寸）为4000埃-10000埃。
请参考图7，去除掩膜层307（如图6所示）；形成覆盖所述第二刻蚀阻挡层305a、第一刻蚀阻挡层303a、第一开口309（如图6所示）的底部和侧壁的保护薄膜311。
所述保护薄膜311用于后续形成保护层，保护第一开口309侧壁暴露的部分金属层301a表面，以提高后续形成的半导体器件的器件性能。本发明的实施例中，所述保护薄膜311的材料为氧化硅，由正硅酸乙酯（TEOS）沉积形成。由于采用正硅酸乙酯形成氧化硅的工艺为本领域技术人员所熟知，在此不再赘述。
考虑到所述保护薄膜311的厚度太薄，后续形成的保护层难以起到保护第一开口309侧壁暴露的部分金属层301a的作用。本发明的实施例中，所述保护薄膜311的厚度范围为100埃-500埃。沉积保护薄膜311后，第一开口309变为图7所示的第一开口309a。
需要说明的是，在本发明的其他实施例中，所述保护薄膜311还可以在去除第二刻蚀阻挡层305a之后形成，在此不再赘述。并且，所述保护薄膜311的材料还可以为其他低K介质材料，例如氮化硅或氮氧化硅等。
请参考图8，去除位于第二刻蚀阻挡层305a表面和第一开口309a底部的保护薄膜311（如图7所示），在所述第一开口309a侧壁形成覆盖金属层301a的保护层311a。
去除位于第二刻蚀阻挡层305a表面和第一开口309a底部的保护薄膜311采用的工艺为各向异性的干法刻蚀工艺。所述第一刻蚀阻挡层303a表面的保护薄膜311和第一开口309a底部的保护薄膜311可在同一工艺步骤中形成，有效节省了工艺步骤。
所述保护层311a可有效保护第一开口309a侧壁暴露的金属层301a，并且，所述保护层311a还定义出第二开口的位置和大小。所述保护层311a的材料和厚度与保护薄膜311的相同。本发明的实施例中，所述保护层311a的材料为氧化硅，其厚度为100埃-500埃。
需要说明的是，在本发明的其他实施例中，当保护薄膜311覆盖所述第一刻蚀阻挡层303a时，需去除所述第一刻蚀阻挡层303a表面和第一开口309a底部的保护薄膜311，在此不再赘述。
请参考图9，形成所述保护层311a后，继续刻蚀部分厚度的所述层间介质层300，形成第二开口313。
为有效减轻相邻金属层之间的串扰，使后续形成的空气隙的位置更加靠近第二开口313底部。本发明的实施例中，在形成保护层311a后，还需要刻蚀部分厚度的层间介质层300。所述刻蚀部分厚度的层间介质层300的工艺为各向异性的干法刻蚀工艺。
所述第二开口313后续用于填充隔离层。所述第二开口313由以保护层311a、第二刻蚀阻挡层305b为掩膜刻蚀后形成，并且，为避免金属层301a在刻蚀工艺中受到损坏，刻蚀部分厚度的层间介质层300后，仍然还有剩余的第二刻蚀阻挡层305b覆盖所述第一刻蚀阻挡层303a表面。本发明的实施例中，被刻蚀的部分层间介质层300的厚度为2000埃-3000埃，形成的第二开口313比第一开口深2000埃-3000埃。
为便于后续形成空气隙315，所述第二开口313的深宽比大于1.2。
需要说明的是，在本发明的实施例中，刻蚀层间介质层300时，部分厚度的所述第二刻蚀阻挡层305a（如图8所示）也会被刻蚀，当形成第二开口313后，仅剩余部分第二刻蚀阻挡层305b覆盖于第一刻蚀阻挡层303a表面。当然在本发明的其他实施例中，形成第二开口313时，也有可能第二刻蚀阻挡层305a全部被去除，甚至部分厚度的第一刻蚀阻挡层303a也被去除。只要保证形成第二开口313后，所述金属层301a表面未受到损坏即可。
需要说明的是，由于金属层301（如图5所示）和层间介质层300的材料不同，刻蚀金属层301和刻蚀层间介质层300的工艺并不相同，通常在不同的工艺机台上完成。并且，刻蚀金属层301的工艺和刻蚀层间介质层300的工艺间隔的时间较长，所述保护层311a在此期间可以有效的对金属层301a予以保护，有效提高了半导体器件性能的稳定性。
请参考图10，填充满所述第二开口313（如图9所示）形成隔离层317，所述隔离层内具有空气隙315。
所述隔离层317用于隔离相邻的金属层301a，防止相邻的金属层301a间产生串扰。所述隔离层317的材料为填充能力较差、容易形成空气隙的低K材料，例如氧化硅。所述隔离层317的形成工艺为化学气相沉积工艺。本发明的实施例中，所述隔离层317填充满所述第二开口313，并覆盖所述第二刻蚀阻挡层305b表面，并且，所述第二刻蚀阻挡层305b表面的部分隔离层317的厚度为8000埃-10000埃。
所述空气隙315用于降低隔离层317的介电常数，降低相邻金属层301a之间的电阻电容延迟（RC delay）和寄生电容，更好的防止相邻的金属层301a间产生串扰。
本发明的实施例中，由于第二开口313的深宽比较大，并且，隔离层317的材料的填充性能较差，因此，较易形成空气隙315。进一步的，由于第二开口313的底部位于层间介质层300内，形成的空气隙315的位置更加接近金属层301a底部。本领域技术人员发现，同等工艺条件下，采用本发明实施例的方法形成的空气隙、比现有技术形成的空气隙的位置低100纳米-150纳米，更加靠近金属层301a底部，使得相邻金属层301a之间的隔离层317的K值进一步降低，可有效减轻相邻金属层301a之间的串扰。
上述步骤完成之后，本发明实施例的半导体器件的制作完成。由于在第一开口侧壁形成了覆盖金属层的保护层，后续无论何时继续刻蚀部分厚度的层间介质层，形成第二开口时，所述金属层的质量均不会受到损坏。并且，由于第二开口较第一开口深，形成的空气隙更加靠近金属层底部，相邻金属层之间的隔离层的K值进一步降低，有效减轻了相邻金属层之间的串扰，形成的半导体器件的性能更稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供层间介质层，位于所述层间介质层表面的金属层、位于所述金属层表面的刻蚀阻挡层，以及贯穿所述刻蚀阻挡层和金属层的第一开口，所述第一开口暴露出层间介质层；
在所述第一开口侧壁形成覆盖金属层的保护层；
形成所述保护层后，刻蚀部分厚度的所述层间介质层，形成第二开口；
填充满所述第二开口形成隔离层，所述隔离层内具有空气隙。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层由正硅酸乙酯氧化后形成。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的厚度为100埃-500埃。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二开口的深宽比大于1.2。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二开口比第一开口深2000埃-3000埃。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的深宽比大于等于1:1，且所述第一开口的宽度为4000埃-8000埃，深度为4000埃-10000埃。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的材料为氧化硅。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀阻挡层的材料为氮化硅或氮化钛。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀阻挡层为单层或多层堆叠结构。
CN2013100589168A 2013-02-25 2013-02-25 半导体器件的形成方法 Pending CN103151301A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2013100589168A CN103151301A (zh) 2013-02-25 2013-02-25 半导体器件的形成方法
US14/140,738 US20140242792A1 (en) 2013-02-25 2013-12-26 Method for Forming Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2013100589168A CN103151301A (zh) 2013-02-25 2013-02-25 半导体器件的形成方法

Publications (1)

Publication Number Publication Date
CN103151301A true CN103151301A (zh) 2013-06-12

Family

ID=48549285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013100589168A Pending CN103151301A (zh) 2013-02-25 2013-02-25 半导体器件的形成方法

Country Status (2)

Country Link
US (1) US20140242792A1 (zh)
CN (1) CN103151301A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730405A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 Soi结构及其制作方法
CN104617082A (zh) * 2015-01-31 2015-05-13 上海华虹宏力半导体制造有限公司 射频结构及其形成方法
CN106298644A (zh) * 2016-10-12 2017-01-04 武汉新芯集成电路制造有限公司 半导体器件的制备方法
CN106952869A (zh) * 2015-12-30 2017-07-14 台湾积体电路制造股份有限公司 半导体装置及其制造方法和使用电脑设计其布局的方法
CN112750753A (zh) * 2019-10-29 2021-05-04 长鑫存储技术有限公司 半导体器件及其制作方法
CN112864086A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 导电互连结构及其制备方法
CN113314457A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2023283989A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件
CN116130414A (zh) * 2023-04-20 2023-05-16 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496169B2 (en) * 2015-02-12 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure having an air gap and structure thereof
US10096485B2 (en) * 2015-02-19 2018-10-09 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
CN108321118B (zh) * 2018-04-04 2023-10-13 长鑫存储技术有限公司 导电层间介质空洞的制备方法和半导体器件
CN110148583B (zh) * 2019-05-14 2021-06-18 上海华虹宏力半导体制造有限公司 形成金属互连结构的方法
US11676862B2 (en) * 2021-02-26 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1247384A (zh) * 1998-09-08 2000-03-15 日本电气株式会社 半导体器件及其制造方法
US20030022481A1 (en) * 2000-11-17 2003-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
CN1791974A (zh) * 2003-05-21 2006-06-21 桑迪士克股份有限公司 半导体结构中元件间的空隙作为隔离的用途

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310700A (en) * 1993-03-26 1994-05-10 Integrated Device Technology, Inc. Conductor capacitance reduction in integrated circuits
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
JPH1117005A (ja) * 1997-06-20 1999-01-22 Nec Corp 半導体装置及びその製造方法
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
US6387797B1 (en) * 1999-01-20 2002-05-14 Philips Electronics No. America Corp. Method for reducing the capacitance between interconnects by forming voids in dielectric material
KR100286126B1 (ko) * 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
US6365489B1 (en) * 1999-06-15 2002-04-02 Micron Technology, Inc. Creation of subresolution features via flow characteristics
US6077767A (en) * 1999-09-03 2000-06-20 United Semiconductor Corp. Modified implementation of air-gap low-K dielectric for unlanded via
US6214719B1 (en) * 1999-09-30 2001-04-10 Novellus Systems, Inc. Method of implementing air-gap technology for low capacitance ILD in the damascene scheme
JP3588582B2 (ja) * 2000-10-20 2004-11-10 松下電器産業株式会社 半導体装置の製造方法
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
US6838355B1 (en) * 2003-08-04 2005-01-04 International Business Machines Corporation Damascene interconnect structures including etchback for low-k dielectric materials
KR100552856B1 (ko) * 2004-04-23 2006-02-22 동부아남반도체 주식회사 반도체 소자의 제조방법
US20070090531A1 (en) * 2005-10-07 2007-04-26 Dirk Offenberg Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer
KR101382564B1 (ko) * 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법
US8497203B2 (en) * 2010-08-13 2013-07-30 International Business Machines Corporation Semiconductor structures and methods of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1247384A (zh) * 1998-09-08 2000-03-15 日本电气株式会社 半导体器件及其制造方法
US20030022481A1 (en) * 2000-11-17 2003-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
CN1791974A (zh) * 2003-05-21 2006-06-21 桑迪士克股份有限公司 半导体结构中元件间的空隙作为隔离的用途

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730405B (zh) * 2014-01-07 2016-09-14 上海华虹宏力半导体制造有限公司 Soi结构及其制作方法
CN103730405A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 Soi结构及其制作方法
CN104617082A (zh) * 2015-01-31 2015-05-13 上海华虹宏力半导体制造有限公司 射频结构及其形成方法
CN106952869B (zh) * 2015-12-30 2020-02-04 台湾积体电路制造股份有限公司 半导体装置及其制造方法和使用电脑设计其布局的方法
CN106952869A (zh) * 2015-12-30 2017-07-14 台湾积体电路制造股份有限公司 半导体装置及其制造方法和使用电脑设计其布局的方法
CN106298644A (zh) * 2016-10-12 2017-01-04 武汉新芯集成电路制造有限公司 半导体器件的制备方法
CN106298644B (zh) * 2016-10-12 2019-03-26 武汉新芯集成电路制造有限公司 半导体器件的制备方法
CN112750753A (zh) * 2019-10-29 2021-05-04 长鑫存储技术有限公司 半导体器件及其制作方法
CN112750753B (zh) * 2019-10-29 2022-06-03 长鑫存储技术有限公司 半导体器件及其制作方法
CN112864086A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 导电互连结构及其制备方法
CN113314457A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113314457B (zh) * 2020-02-27 2023-04-18 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US12051618B2 (en) 2020-02-27 2024-07-30 Changxin Memory Technologies, Inc. Methods for forming semiconductor structures and semiconductor structures
WO2023283989A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件
CN116130414A (zh) * 2023-04-20 2023-05-16 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Also Published As

Publication number Publication date
US20140242792A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
CN103151301A (zh) 半导体器件的形成方法
KR101345926B1 (ko) 굴착된 피쳐의 수직 측벽 상의 금속을 패터닝하는 방법, 그것을 이용하여 임베디드 ｍｉｍ 캐패시터를 형성하는 방법, 및 그것에 의하여 생성된 임베디드 메모리 디바이스
KR101379564B1 (ko) 리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법
KR100695513B1 (ko) 반도체 소자의 제조방법
KR101910129B1 (ko) 반도체 소자 및 그 형성 방법
US20140159131A1 (en) Reservoir capacitor of semiconductor device and method for fabricating the same
JP2010123961A (ja) 半導体装置の配線構造物及びその形成方法
KR101177999B1 (ko) 반도체 소자 및 그 제조 방법
CN103441061B (zh) 电容器结构及其制作方法
CN102790032A (zh) 一种互连结构及其形成方法
US10825722B1 (en) Method of manufacturing a semiconductor structure
CN114203701A (zh) 半导体结构及其制作方法
CN103094186B (zh) 半导体结构及其形成方法
CN102760653B (zh) 金属栅极的形成方法
CN111524887A (zh) 半导体装置及其制造方法
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
TWI757193B (zh) 半導體記憶體結構及其形成方法
US12096616B2 (en) Semiconductor structure and manufacturing method thereof
CN109755180A (zh) 半导体结构及其制造方法
CN103094190A (zh) 互连层中空气间隙的形成方法
JP2006191097A (ja) 半導体メモリ装置及びその製造方法
CN103178000B (zh) 半导体器件及其形成方法
CN115513206A (zh) 半导体存储器结构及其形成方法
CN114188280A (zh) 半导体结构及其制作方法
CN103117247A (zh) 半导体器件形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140408

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140408

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20130612

RJ01 Rejection of invention patent application after publication