JPH1117005A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1117005A JPH1117005A JP9164467A JP16446797A JPH1117005A JP H1117005 A JPH1117005 A JP H1117005A JP 9164467 A JP9164467 A JP 9164467A JP 16446797 A JP16446797 A JP 16446797A JP H1117005 A JPH1117005 A JP H1117005A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- wirings
- semiconductor device
- air gap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
Abstract
(57)【要約】
【課題】 エアギャップを含む絶縁膜を有する半導体装
置における配線及びビアの信頼性を向上させる。 【解決手段】 第１の配線２の表面が絶縁膜３で被覆す
ることにより、後工程でエアギャップ５を含む第２の絶
縁膜４を形成する際に粗悪な絶縁膜が形成されたとして
も、絶縁膜３により十分な絶縁性を確保する。
置における配線及びビアの信頼性を向上させる。 【解決手段】 第１の配線２の表面が絶縁膜３で被覆す
ることにより、後工程でエアギャップ５を含む第２の絶
縁膜４を形成する際に粗悪な絶縁膜が形成されたとして
も、絶縁膜３により十分な絶縁性を確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化が進むにつれて配線
間容量の増加が問題となっている。絶縁膜の低誘電率を
行っても、同一配線層における配線間隔の縮小にともな
い同一層の配線間容量の増加は抑えることができない。
間容量の増加が問題となっている。絶縁膜の低誘電率を
行っても、同一配線層における配線間隔の縮小にともな
い同一層の配線間容量の増加は抑えることができない。
【０００３】上述した配線間容量増加を抑制するため
に、図５に示す特公平７−１１４２３６号公報の技術で
は図５（ａ）に示すように、半導体基板１４上に第１の
絶縁膜１５を介して配線１６が形成され、次に図５
（ｂ）に示すように、配線１６間がスパッタリング法に
より埋設され、その埋設部のアスペクト比に併せ制御し
エアギャップ１７が形成されている。
に、図５に示す特公平７−１１４２３６号公報の技術で
は図５（ａ）に示すように、半導体基板１４上に第１の
絶縁膜１５を介して配線１６が形成され、次に図５
（ｂ）に示すように、配線１６間がスパッタリング法に
より埋設され、その埋設部のアスペクト比に併せ制御し
エアギャップ１７が形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、図５に
示した方法によるエアギャップ１７の形成では、配線側
壁に形成される絶縁膜が通常よりも粗な膜となり、配線
の信頼性、特に、耐電圧の低下、配線上に設けるビア
（スルーホール）の目ずれによる配線間のショートが発
生する可能性がある。
示した方法によるエアギャップ１７の形成では、配線側
壁に形成される絶縁膜が通常よりも粗な膜となり、配線
の信頼性、特に、耐電圧の低下、配線上に設けるビア
（スルーホール）の目ずれによる配線間のショートが発
生する可能性がある。
【０００５】以下、図６を用いて従来の技術で述べたと
おり、配線間にエアギャップを含む絶縁膜を形成した場
合の不具合を具体的に説明する。
おり、配線間にエアギャップを含む絶縁膜を形成した場
合の不具合を具体的に説明する。
【０００６】図６（ａ）に示すように従来の技術では、
配線１６間にエアギャップ１７を含む絶縁膜１８をスパ
ッタリング法やバイアスＣＶＤ法により成膜した後、Ｃ
ＭＰ（化学的機械的研磨）法などにより平坦化させてい
る。この場合、配線１６間のスペースが数μｍ以下の隣
接配線側壁に形成される絶縁膜１９は、同一ウェハで配
線間スペースの数１０μｍ以上広い部分に形成される膜
よりも粗な膜として形成されてしまうという問題があっ
た。
配線１６間にエアギャップ１７を含む絶縁膜１８をスパ
ッタリング法やバイアスＣＶＤ法により成膜した後、Ｃ
ＭＰ（化学的機械的研磨）法などにより平坦化させてい
る。この場合、配線１６間のスペースが数μｍ以下の隣
接配線側壁に形成される絶縁膜１９は、同一ウェハで配
線間スペースの数１０μｍ以上広い部分に形成される膜
よりも粗な膜として形成されてしまうという問題があっ
た。
【０００７】次に図６（ｂ）に示すように、上層配線と
のコンタクトをとるためのビア開口用リソグラフィ工程
が行われるが、下層配線１６とビア２０とをリソグラフ
ィ技術で形成する際の目合わせ精度を１分に確保するこ
とができないという問題があった。
のコンタクトをとるためのビア開口用リソグラフィ工程
が行われるが、下層配線１６とビア２０とをリソグラフ
ィ技術で形成する際の目合わせ精度を１分に確保するこ
とができないという問題があった。
【０００８】また図６（ｃ）に示すように、ビア２０を
形成するために、ＣＶＤ法を用いてタングステンなどの
金属（化合物）を埋設した場合、ＣＶＤガスがエアギャ
ップ内壁や、配線側壁に形成されている粗な絶縁膜１９
内に膜１９ａ、１９ｂが成膜され、これらの膜１９ａ、
１９ｂがショートの原因を引き起こす。これに加えてエ
アギャップ内にビア開口時の剥離液や、各種ガス（大
気）が入り込むことで、ＣＶＤ法によりビアを埋設する
際の埋設性の低下をもたらすこともあり、ビアに空洞２
１が形成され、ビアのオープン不良を引き起こすという
問題があった。
形成するために、ＣＶＤ法を用いてタングステンなどの
金属（化合物）を埋設した場合、ＣＶＤガスがエアギャ
ップ内壁や、配線側壁に形成されている粗な絶縁膜１９
内に膜１９ａ、１９ｂが成膜され、これらの膜１９ａ、
１９ｂがショートの原因を引き起こす。これに加えてエ
アギャップ内にビア開口時の剥離液や、各種ガス（大
気）が入り込むことで、ＣＶＤ法によりビアを埋設する
際の埋設性の低下をもたらすこともあり、ビアに空洞２
１が形成され、ビアのオープン不良を引き起こすという
問題があった。
【０００９】本発明の目的は、エアギャップを含む絶縁
膜を有する半導体装置における配線及びビアの信頼性を
向上させた半導体装置及びその製造方法を提供すること
にある。
膜を有する半導体装置における配線及びビアの信頼性を
向上させた半導体装置及びその製造方法を提供すること
にある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板上に配線を
有する半導体装置であって、配線の表面上に第１の絶縁
膜を形成し、前記第１の絶縁膜で被覆された前記配線間
にエアギャップを含む第２の絶縁膜を形成したものであ
る。
め、本発明に係る半導体装置は、半導体基板上に配線を
有する半導体装置であって、配線の表面上に第１の絶縁
膜を形成し、前記第１の絶縁膜で被覆された前記配線間
にエアギャップを含む第２の絶縁膜を形成したものであ
る。
【００１１】また本発明に係る半導体装置の製造方法
は、配線形成工程と、第１の絶縁膜形成工程と、第２の
絶縁膜形成工程とを含む半導体装置の製造方法であっ
て、前記配線形成工程は、半導体基板上に配線を形成す
る処理を行なうものであり、前記第１の絶縁膜形成工程
は、配線の表面上に第１の絶縁膜を形成する処理を行な
うものであり、前記第２の絶縁膜形成工程は、前記第１
の絶縁膜で被覆された前記配線間にエアギャップを含む
第２の絶縁膜を形成する処理を行なうものである。
は、配線形成工程と、第１の絶縁膜形成工程と、第２の
絶縁膜形成工程とを含む半導体装置の製造方法であっ
て、前記配線形成工程は、半導体基板上に配線を形成す
る処理を行なうものであり、前記第１の絶縁膜形成工程
は、配線の表面上に第１の絶縁膜を形成する処理を行な
うものであり、前記第２の絶縁膜形成工程は、前記第１
の絶縁膜で被覆された前記配線間にエアギャップを含む
第２の絶縁膜を形成する処理を行なうものである。
【００１２】また、前記第１の絶縁膜をプラズマＣＶＤ
法により形成するものである。
法により形成するものである。
【００１３】また、前記第１の絶縁膜を塗布膜により形
成するものである。
成するものである。
【００１４】また、前記第２の絶縁膜をバイアスＣＶＤ
法（高密度プラズマＣＶＤ法）により形成するものであ
る。
法（高密度プラズマＣＶＤ法）により形成するものであ
る。
【００１５】また、前記第２の絶縁層をプラズマＣＶＤ
法により形成するものである。
法により形成するものである。
【００１６】また、前記第２の絶縁層をスパッタリング
法により形成するものである。
法により形成するものである。
【００１７】また、前記第２の絶縁膜を塗布膜により形
成するものである。
成するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１９】（実施形態１）図１（ａ）、（ｂ）は、本
発明の実施形態に係る半導体装置を示す断面図である。
発明の実施形態に係る半導体装置を示す断面図である。
【００２０】図１（ａ）に示す本発明の実施形態に係る
半導体装置は、半導体基板１上に第１の配線２を形成
し、第１の配線２の表面をプラズマＣＶＤ法による第１
の絶縁膜３で被覆し、絶縁膜３で被覆された配線２間を
エアギャップ５を含む第２の絶縁膜４で埋設した構造と
なっている。絶縁膜４を形成するにあたっては、バイア
スＣＶＤ法や高密度プラズマＣＶＤ法などを用いる。
半導体装置は、半導体基板１上に第１の配線２を形成
し、第１の配線２の表面をプラズマＣＶＤ法による第１
の絶縁膜３で被覆し、絶縁膜３で被覆された配線２間を
エアギャップ５を含む第２の絶縁膜４で埋設した構造と
なっている。絶縁膜４を形成するにあたっては、バイア
スＣＶＤ法や高密度プラズマＣＶＤ法などを用いる。
【００２１】本発明の実施形態によれば、第１の配線２
の表面が絶縁膜３で被覆されているため、後工程でエア
ギャップ５を含む第２の絶縁膜４を形成する際に粗悪な
絶縁膜６が形成されたとしても、絶縁膜３により十分な
絶縁性を確保することができる。
の表面が絶縁膜３で被覆されているため、後工程でエア
ギャップ５を含む第２の絶縁膜４を形成する際に粗悪な
絶縁膜６が形成されたとしても、絶縁膜３により十分な
絶縁性を確保することができる。
【００２２】また図１（ｂ）に示す本発明の実施形態に
係る半導体装置は、第１の配線２に対してビア（スルー
ホール）７を設けたものである。この場合に、第１の配
線２で絶縁膜３で被覆されているため、第１配線２上に
設けるビア（スルーホール）７がリソグラフィ工程にて
目ずれをして配線２から肩落ちした場合においても、第
１の絶縁膜３により十分な絶縁性を確保でき、高信頼性
を有する配線を形成することができる。
係る半導体装置は、第１の配線２に対してビア（スルー
ホール）７を設けたものである。この場合に、第１の配
線２で絶縁膜３で被覆されているため、第１配線２上に
設けるビア（スルーホール）７がリソグラフィ工程にて
目ずれをして配線２から肩落ちした場合においても、第
１の絶縁膜３により十分な絶縁性を確保でき、高信頼性
を有する配線を形成することができる。
【００２３】（実施形態２）次に、図１に示す半導体装
置を実現するための製造方法を図２、図３を用いて説明
する。
置を実現するための製造方法を図２、図３を用いて説明
する。
【００２４】まず図２（ａ）に示すように、半導体基板
１上に金属をスパッタリング法により成膜し、選択的に
エッチングし第１配線２を形成する。
１上に金属をスパッタリング法により成膜し、選択的に
エッチングし第１配線２を形成する。
【００２５】次に、図２（ｂ）に示すように、第１配線
２上にプラズマＣＶＤ法により第１の絶縁膜３を１，０
００Å成膜する。 これにより、配線側壁には十分密な
酸化膜が成膜されることになる。第１の絶縁膜３の成膜
膜厚は、上層に設けるビアとの目合わせ精度や、配線間
隔から適当な成膜膜厚を選べばよいことは言うまでもな
い。
２上にプラズマＣＶＤ法により第１の絶縁膜３を１，０
００Å成膜する。 これにより、配線側壁には十分密な
酸化膜が成膜されることになる。第１の絶縁膜３の成膜
膜厚は、上層に設けるビアとの目合わせ精度や、配線間
隔から適当な成膜膜厚を選べばよいことは言うまでもな
い。
【００２６】次に、図２（ｃ）に示すように、バイアス
ＣＶＤ法によりエアギャップ５を含む第２の絶縁膜４を
成膜し、配線２間を絶縁膜４で埋設する。その後、ＣＭ
Ｐ（化学的機械的研磨）法により、第２の絶縁膜４を平
坦化をする。
ＣＶＤ法によりエアギャップ５を含む第２の絶縁膜４を
成膜し、配線２間を絶縁膜４で埋設する。その後、ＣＭ
Ｐ（化学的機械的研磨）法により、第２の絶縁膜４を平
坦化をする。
【００２７】次に、図２（ｄ）に示すように、下層配線
２に達するビア７を絶縁膜４に選択的に開口する。
２に達するビア７を絶縁膜４に選択的に開口する。
【００２８】次に、図２（ｅ）に示すように、スパッタ
リング法によりＴｉＮ５００Åのバリア層８を形成した
後、ブランケット、ＣＶＤ法とドライエッチバック法に
より、タングステン・プラグ９をビア７内に形成する。
リング法によりＴｉＮ５００Åのバリア層８を形成した
後、ブランケット、ＣＶＤ法とドライエッチバック法に
より、タングステン・プラグ９をビア７内に形成する。
【００２９】開口したビア７が第１配線２から肩落ちし
た場合でも、第１の絶縁膜３が存在するため、歩留まり
良くＷプラグ９を形成することができる。
た場合でも、第１の絶縁膜３が存在するため、歩留まり
良くＷプラグ９を形成することができる。
【００３０】図２（ｅ）において、バリア層を形成しな
いで、選択ＣＶＤ法により、プラグ形成する場合も、同
様に歩留まり良くできることはいうまでもない。
いで、選択ＣＶＤ法により、プラグ形成する場合も、同
様に歩留まり良くできることはいうまでもない。
【００３１】また、第２の絶縁膜を形成する工程におい
て、スパッタリング法（特にバイアススパッタリング
法）や、プラズマＣＶＤ法を用いて所望のエアギャップ
を含む絶縁膜を形成しても良い。
て、スパッタリング法（特にバイアススパッタリング
法）や、プラズマＣＶＤ法を用いて所望のエアギャップ
を含む絶縁膜を形成しても良い。
【００３２】（実施形態３）次に、図１に示す本発明の
配線構造を実現するための製造方法を図４を用いて説明
する。
配線構造を実現するための製造方法を図４を用いて説明
する。
【００３３】まず、図４（ａ）に示すように、半導体基
板１上に選択的に形成された第１の配線層２の表面に回
転塗布法及び熱処理により、無機系塗布膜である第１の
絶縁膜３を２，０００Å成膜する。これにより、配線側
壁には十分密な絶縁膜が成膜されることになる。
板１上に選択的に形成された第１の配線層２の表面に回
転塗布法及び熱処理により、無機系塗布膜である第１の
絶縁膜３を２，０００Å成膜する。これにより、配線側
壁には十分密な絶縁膜が成膜されることになる。
【００３４】次に、図４（ｂ）に示すように、バイアス
ＣＶＤ法によりエアギャップ５を含む第２の絶縁膜４を
成膜する。これ以降は、実施形態２と同様な製法を取る
ことで、安定した配線構造を得ることができる。
ＣＶＤ法によりエアギャップ５を含む第２の絶縁膜４を
成膜する。これ以降は、実施形態２と同様な製法を取る
ことで、安定した配線構造を得ることができる。
【００３５】
【発明の効果】以上のように本発明によれば、第１の配
線の表面が絶縁膜で被覆されているため、後工程でエア
ギャップを含む第２の絶縁膜を形成する際に粗悪な絶縁
膜が形成されたとしても、絶縁膜により十分な絶縁性を
確保することができる。
線の表面が絶縁膜で被覆されているため、後工程でエア
ギャップを含む第２の絶縁膜を形成する際に粗悪な絶縁
膜が形成されたとしても、絶縁膜により十分な絶縁性を
確保することができる。
【００３６】さらに、エアギャップを含む絶縁膜を形成
した際、下層配線とビアとの目ずれマージンを大きくす
ることができるため、ビアを含む配線の信頼性を向上さ
せることができる。
した際、下層配線とビアとの目ずれマージンを大きくす
ることができるため、ビアを含む配線の信頼性を向上さ
せることができる。
【図１】本発明の実施形態に係る半導体装置を示す断面
図である。
図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図４】本発明の実施形態に係る半導体装置の別の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図５】従来例の半導体装置を示す断面図である。
【図６】従来例の問題点を説明する断面図である。
１ 半導体基板 ２ 第１の配線 ３ 絶縁膜 ４ 第２の絶縁膜 ５ エアギャップ
Claims (8)
- 【請求項１】 半導体基板上に配線を有する半導体装置
であって、 配線の表面上に第１の絶縁膜を形成し、 前記第１の絶縁膜で被覆された前記配線間にエアギャッ
プを含む第２の絶縁膜を形成したものであることを特徴
とする半導体装置。 - 【請求項２】 配線形成工程と、第１の絶縁膜形成工程
と、第２の絶縁膜形成工程とを含む半導体装置の製造方
法であって、 前記配線形成工程は、半導体基板上に配線を形成する処
理を行なうものであり、 前記第１の絶縁膜形成工程は、配線の表面上に第１の絶
縁膜を形成する処理を行なうものであり、 前記第２の絶縁膜形成工程は、前記第１の絶縁膜で被覆
された前記配線間にエアギャップを含む第２の絶縁膜を
形成する処理を行なうものであることを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜をプラズマＣＶＤ法に
より形成することを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 前記第１の絶縁膜を塗布膜により形成す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項５】 前記第２の絶縁膜をバイアスＣＶＤ法
（高密度プラズマＣＶＤ法）により形成することを特徴
とする請求項２に記載の半導体装置の製造方法。 - 【請求項６】 前記第２の絶縁層をプラズマＣＶＤ法に
より形成することを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項７】 前記第２の絶縁層をスパッタリング法に
より形成することを特徴とする前記第２の絶縁層を半導
体装置の製造方法。 - 【請求項８】 前記第２の絶縁膜を塗布膜により形成す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164467A JPH1117005A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置及びその製造方法 |
| KR1019980023140A KR100267408B1 (ko) | 1997-06-20 | 1998-06-19 | 반도체 장치 및 그 제조 방법 |
| TW087109923A TW401621B (en) | 1997-06-20 | 1998-06-19 | Semiconductor device and its manufacture method |
| US09/100,962 US6054381A (en) | 1997-06-20 | 1998-06-22 | Semiconductor device, and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164467A JPH1117005A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117005A true JPH1117005A (ja) | 1999-01-22 |
Family
ID=15793742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164467A Pending JPH1117005A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6054381A (ja) |
| JP (1) | JPH1117005A (ja) |
| KR (1) | KR100267408B1 (ja) |
| TW (1) | TW401621B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067380B2 (en) | 2003-03-10 | 2006-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| JP2011181898A (ja) * | 2010-02-04 | 2011-09-15 | Tokyo Ohka Kogyo Co Ltd | エアギャップ形成用シリカ系被膜形成材料及びエアギャップ形成方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211057B1 (en) * | 1999-09-03 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method for manufacturing arch air gap in multilevel interconnection |
| US6291030B1 (en) * | 1999-12-21 | 2001-09-18 | Promos Technologies, Inc. | Method for reducing capacitance in metal lines using air gaps |
| FR2803092B1 (fr) * | 1999-12-24 | 2002-11-29 | St Microelectronics Sa | Procede de realisation d'interconnexions metalliques isolees dans des circuits integres |
| US6509623B2 (en) * | 2000-06-15 | 2003-01-21 | Newport Fab, Llc | Microelectronic air-gap structures and methods of forming the same |
| US6445072B1 (en) | 2000-07-17 | 2002-09-03 | Advanced Micro Devices, Inc. | Deliberate void in innerlayer dielectric gapfill to reduce dielectric constant |
| JP3654830B2 (ja) * | 2000-11-17 | 2005-06-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6917109B2 (en) * | 2002-11-15 | 2005-07-12 | United Micorelectronics, Corp. | Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device |
| US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
| US7449407B2 (en) * | 2002-11-15 | 2008-11-11 | United Microelectronics Corporation | Air gap for dual damascene applications |
| JP4106048B2 (ja) * | 2004-10-25 | 2008-06-25 | 松下電器産業株式会社 | 半導体装置の製造方法及び半導体装置 |
| US8390079B2 (en) | 2010-10-28 | 2013-03-05 | International Business Machines Corporation | Sealed air gap for semiconductor chip |
| US20120199886A1 (en) * | 2011-02-03 | 2012-08-09 | International Business Machines Corporation | Sealed air gap for semiconductor chip |
| CN103151301A (zh) * | 2013-02-25 | 2013-06-12 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114236B2 (ja) * | 1986-10-15 | 1995-12-06 | 日本電信電話株式会社 | 配線構造の製造方法 |
| JPS63318752A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH05283542A (ja) * | 1992-03-31 | 1993-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPH07114236A (ja) * | 1993-10-15 | 1995-05-02 | Konica Corp | カラー画像形成装置のドラムカートリッジ |
| JP3371576B2 (ja) * | 1994-10-27 | 2003-01-27 | ソニー株式会社 | 半導体集積回路装置の製法 |
| US5955786A (en) * | 1995-06-07 | 1999-09-21 | Advanced Micro Devices, Inc. | Semiconductor device using uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| JP3399173B2 (ja) * | 1995-08-18 | 2003-04-21 | ソニー株式会社 | 半導体集積回路装置 |
| US5728631A (en) * | 1995-09-29 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a low capacitance dielectric layer |
| US5783481A (en) * | 1996-06-05 | 1998-07-21 | Advanced Micro Devices, Inc. | Semiconductor interlevel dielectric having a polymide for producing air gaps |
-
1997
- 1997-06-20 JP JP9164467A patent/JPH1117005A/ja active Pending
-
1998
- 1998-06-19 TW TW087109923A patent/TW401621B/zh active
- 1998-06-19 KR KR1019980023140A patent/KR100267408B1/ko not_active IP Right Cessation
- 1998-06-22 US US09/100,962 patent/US6054381A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067380B2 (en) | 2003-03-10 | 2006-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| JP2011181898A (ja) * | 2010-02-04 | 2011-09-15 | Tokyo Ohka Kogyo Co Ltd | エアギャップ形成用シリカ系被膜形成材料及びエアギャップ形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW401621B (en) | 2000-08-11 |
| KR19990007153A (ko) | 1999-01-25 |
| KR100267408B1 (ko) | 2000-10-16 |
| US6054381A (en) | 2000-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100308101B1 (ko) | 반도체장치와그의제조방법 | |
| JPS62279661A (ja) | 集積回路に貫通導体を形成する方法 | |
| JPH1117005A (ja) | 半導体装置及びその製造方法 | |
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JP2000294628A (ja) | 半導体装置およびその製造方法 | |
| US6064119A (en) | Wiring structure and formation method thereof for semiconductor device | |
| KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
| JP2001185614A (ja) | 半導体装置およびその製造方法 | |
| JP3123450B2 (ja) | 半導体装置およびその製造方法 | |
| JP2948588B1 (ja) | 多層配線を有する半導体装置の製造方法 | |
| JPH1074837A (ja) | 半導体装置及びその製造方法 | |
| US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
| JPH07122518A (ja) | コンタクト電極の形成方法 | |
| JPH10116903A (ja) | 半導体装置の製造方法 | |
| JPH08330251A (ja) | 半導体装置の製造方法 | |
| JP2000058651A (ja) | 多層配線を有する半導体装置及びその製造方法 | |
| KR100265828B1 (ko) | 반도체소자 제조방법 | |
| KR100338605B1 (ko) | 반도체디바이스의콘택홀형성방법 | |
| JP3295172B2 (ja) | ドライエッチング方法及び半導体装置の製造方法 | |
| JPH065711A (ja) | 半導体装置の製造方法 | |
| JPH06236931A (ja) | 配線構造及びその製造方法 | |
| JPH0621233A (ja) | 半導体装置およびその製造方法 | |
| JPH06349828A (ja) | 集積回路装置の製造方法 | |
| JPH0846033A (ja) | 多層配線層の形成方法 | |
| JPH0831929A (ja) | 半導体装置の製造方法 |