KR100308101B1 - 반도체장치와그의제조방법 - Google Patents

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Abstract

주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막을 포함하는 절연막에 의해 배선층이 서로 전기적으로 고립되고 배선층이 절연층을 통해 관통된 홀(hole)을 매립하는 전도 물질에 의해 서로 전기적으로 연결되는 반도체 장치는 비정질 불화탄소막을 선택적으로 에칭함으로서 제조된다. 또한, 산화실리콘막, 질화실리콘막, 또는 질산화실리콘막이 비정질 불화탄소막 및 상기 홀의 측면 표면 모두에, 또는 비정질 불화탄소막 및 측면 표면 중 하나에 형성된다.

Description

반도체 장치와 그의 제조 방법
본 발명은 다수의 적층된 배선층, 즉 다층 상호연결층을 갖는 반도체 장치에 관한 것이고, 본 발명은 또한 다층 상호연결층을 구성하기 위한 절연층을 형성하는데 적절한 반도체 장치의 제조 방법에 관한 것이다.
초고집적 반도체 집적 회로(이후 LSI라 칭하여지는)의 집적의 증가로, 요즈음에는 1/4㎛ 보다 작은 차원 정확도로 형성된 이산 소자가 실리콘 기판 부근에 형성되고 있다.
LSI는 정제 이산 소자가 배선으로 전기적으로 연결될 때까지는 시스템으로서 기능을 갖지 못한다.
그러나, 각각의 이산 소자를 연결시키는 배선이 교차되지 않도록 우회될 때, 칩에서 배선에 의해 차지되는 면적이 증가되고 배선 길이가 증가되어, 배선 지연을 초래한다. 그러므로, 배선의 교차와 겹침을 방지하기 위해 다층 배선 구조를 갖는 배선으로 이산 소자를 연결시키는 기술이 널리 사용되고 있다. 다층 배선 구조는 배선간에 절연막을 배열함으로서 실현된다.
도3은 다층 상호연결의 개념도를 도시한다. 도3을 참조로, 실리콘 기판(1)상에는 절연막(31)이 형성된다. 소자 형성 영역(2)으로의 연결을 만들도록 접촉 홀(hole)(4)이 형성된다. 접촉 플러그(plug)(4)는 접촉 홀(4)을 묻도록 형성되고, 그에 의해 제 1 배선층(51)으로의 소자 형성 영역(2)의 연결이 이루어진다.
더욱이, 제 2 배선층(52)으로의 제 1 배선층(51)의 연결은 절연막(32)에서 개방된 비어 홀(via hole)(61)에 묻힌 비어 플러그(via plug)(61)를 통해 만들어진다. 제 3 배선층(53)으로의 제 2 배선층(52)의 연결은 절연막(33)에서 다시 개방된 비어 홀(62)에 묻힌 비어 플러그(62)를 통해 만들어진다. 상술된 처리를 반복함으로서, 더 적층된 층으로 구성된 다층 상호연결을 얻는 것이 가능하다. 다층 상호연결의 형성은 최종적으로 형성된 배선이 봉합막(7)으로 덮힐 때 완료된다.
그러나, 얇은 절연막이 배선층 사이에 삽입되는 다층 상호연결에 대한 기술에서는 배선간의 큰 부동 캐패시턴스의 양이 배선 지연을 일으키고, 사이에 층간 절연막을 유지하는 두 배선을 통해 고주파수 성분을 포함하는 신호가 전달될 때 누화가 발생되어, 에러가 있는 동작의 발생이 초래된다.
이러한 배선 지연과 누화를 방지하기 위해서는 층간 절연막을 유지하는 상단 및 하단 배선간의 거리의 증가가 요구된다. 즉, 층간 절연막의 두께가 크게 설정되어야 한다. 한편, 층간 절연막의 두께가 크게 설정될 때는 깊은 접촉 홀과 비어 홀이 깊게 형성되어야 한다. 깊은 접촉 홀과 비어 홀의 형성은 이러한 홀을 형성하는 드라이 에칭(dry etching) 기술을 더 어렵게 만든다. 이러한 점에서, 층간 절연막의 두께는 가능한 얇게 만들어질 필요가 있다.
이후, 256 메가비트 DRAM(dynamic random access memory) 후에 실질적으로 사용될 반도체 집적 회로 기술에서는 접촉 홀의 지름이 1/4㎛ 보다 작아야 한다. 드라이 에칭 기술의 관점에서, 종횡비, 즉 지름에 대한 접촉 홀의 깊이의 비를 많아야 5보다 작게 만들도록 의도할 때, 층간 절연막의 두께는 반드시 약 1㎛ 보다 작아야 한다.
더욱이, 층간 절연막을 삽입하는 상단 및 하단 배선층의 상술된 문제점에 부가하여, 같은 표면상에 형성된 배선간의 부동 캐패시턴스의 증가로 인한 배선 지연 및 누화의 문제점은 반도체 집적 회로의 접접 등급을 더 높이려할 때 중요하다.
이러한 점의 이유는 다음과 같다. 반도체 집적 회로의 소형화로, 배선의 폭 뿐만 아니라 배선간의 간격이 줄어들어, 폭이 1/4㎛와 같게 된다. 그러나, 반도체 집적 회로의 고집적에 대한 요구 때문에 더 큰 배선의 간격은 허용되지 않는다. 그러므로, 같은 표면 레벨에 배치된 배선간의 배선 지연 및 누화의 문제점은 층간 절연막을 삽입한 상단 및 하단 배선 사이에서 보다 더 심각하여, 이는 층간 절연막의 두께를 더 크게 함으로서 해결된다.
상단 및 하단 배선에 대해 층간 절연막의 두께에 관련되거나 같은 표면 레벨 상에 형성된 배선을 포함하는 반도체 집적 회로의 집적 정도에 관련된 배선 캐패시턴스에서의 증가로 인한 배선 지연 및 누화를 정확하게 얻기 위해서는 분포 상수 회로와 같은 수단으로 배선 지연 및 누화에 접근하는 것이 필요하다.
배선 지연 및 누화로의 이러한 접근이 도1을 참조로 설명된다. 도1은 두께 H(특정 유전 상수: 3.9)의 산화 실리콘막으로 절연된 배선층과 실리콘 기판 배선 사이의 유닛 배선 길이당 캐패시턴스를 도시하고, 이는 당(L. M. Dang) 등에 의한 IEEE, 전자 장치 논문(Electron Device Letters), No. EDL-Vol. 2, p196, 1981에서 설명된다.
상기의 논문에서, 캐패시턴스(C)는 배선폭(W) 감소에 따른 주변 효과에 의해 소위 평행 플래이트와 유사한 캐패시턴스와 비교해 현저히 증가되는 것으로 설명된다. 동시에, 주변 효과의 존재는 배선 높이(H)가 클 때 평행 플래이트와 유사한 캐패시턴스와 비교해 캐패시턴스(C)에서의 보다 많은 증가가 발생되는 사실을 나타낸다.
도1에 도시된 바와 같은 최하단 배선과 실리콘 기판 사이에 배치된 절연막은 결코 층간 절연막같지 않다. 그러나, 배선 지연 및 누화의 문제점은 이러한 절연막에 공통된 것으로, 본 발명의 적용을 위한 명세서의 설명에서는 전기적으로 배선을 절연하도록 실리콘 기판상에 직접 형성된 절연막이 또한 층간 절연막으로 칭하여진다.
더욱이, 배선 간격의 미분화 발전으로 배선과 실리콘 기판간의 유닛 길이당 캐패시턴스(Cf)의 변화는 상기의 논문에서 설명된 도2에 도시된다. 배선과 실리콘 기판간의 캐패시턴스(C11)가 배선 간격(S)의 미분화 발전으로 감소되더라도, 상기 간격(S)에 의해 분리된 서로에 인접한 배선간의 캐패시턴스(C12)는 증가된다. 그 결과로, W/H가 1을 넘을 때, 실리콘 기판과 배선간의 유닛 길이당 캐패시턴스(Cf)는 미분화가 발전함에 따라 증가된다.
특히, 반도체 집적 회로를 구성하는 소자의 동작 속도가 소자를 미분화함으로서 증가될 수 있더라도, 소자를 연결하는 배선이 미분화될 때, 전체 반도체 집적 회로의 동작 속도는 배선 레지스턴스의 증가 뿐만 아니라 부동 캐패시턴스의 증가때문에 결코 증가되지 않는다.
도1 및 도2에 도시된 결과는 절연막을 삽입하여 위치하는 배선과 실리콘 기판간의 부동 캐패시턴스를 분석함으로서 주어진다. 이는 배선간의 부동 캐패시턴스에 관한 결과가 아니다. 그러나, 배선층간의 부동 캐패시턴스에 대해 질적으로 동일한 결과가 얻어질 수 있다. 그러므로, 본 적용에 대한 명세서의 설명에서, 전기적으로 절연시키기 위해 최하단 배선층과 실리콘 기판 사이에 삽입된 절연막을 포함하는 막은 층간 절연막으로 칭하여진다.
이러한 기술적 배경을 처리하기 위해, 반도체 집적 회로 기술에서 널리 사용되는 절연막인 특정 유전 상수 ε-3.9의 SiO2와 특정 유전 상수 εr-7의 Si3N4대신에 작은 특정 유전 상수 εr의 층간 절연막이 우선되어야 한다. 작은 특정 유전 상수를 대신하여, 주 성분으로 탄소와 불소를 포함하고 3보다 작은 특정 유전 상수(ε)를 이루는 비정질의 불화 탄소막이 유용된다. 이러한 비정질의 불화 탄소는 일본 특허 공개 No. Heisei 08-83842(종래 기술 No. 3), No. Heisei 08-222557(종래 기술 No. 4), 및 No. Heisei 08-236517(종래 기술 No. 5)에서 설명된다. 이러한 비정질의 불화탄소막은 먼저 탄화수소형 기체와 불소형 기체가 플라스마(plasma) 기체로 변하거나 CxFy 기체가 플라스마 기체로 변하고 발생된 탄소와 불소의 본래 분자 또는 이온이 비정질의 불화탄소막을 형성하도록 실리콘 기판상에서 반응하는 방법으로 형성된다. 몇몇의 불화수소막은 열 레지스턴스 성질과 에칭 레지스턴스 성질을 개선시키기 위해 질소 원자나 실리콘 원자를 포함한다.
상기의 비정질 불화탄소막은 낮은 특정 유전 상수(εr)을 가지므로, 다층 배선 구조에서 층간 절연막으로 많이 요구된다. 그러나, 비정질의 불화탄소막은 반도체 확상층에 배선을 연결시키는 접촉 홀과 배선간을 연결하는 비어 홀의 형성에서의 기술적인 문제점을 포함한다. 결과적으로, 비정질의 불화탄소막을 실제 이용하는 것은 장해가 된다.
비정질의 불화탄소막에 개구를 형성하는 처리가 일본 특허 공개 No. Heisei 5-74962(종래 기술 No. 2)를 참조로 설명되는데, 이는 통상의 사진 석판 기술을 이용해 SiO2로 형성된 층간 절연막에 비어 홀을 형성하는 기술을 설명한다.
페놀 수지와 감광성 물질을 조합하거나 시클로러버(cyclorubber)와 같은 수지와 감광성 물질을 조합하여 형성된 통상의 레지스트는 1 내지 1.5㎛의 두께로 비정질의 불화탄소막에 코팅되고, 64 메가비트 DRAM(Dynamic ramdom access memory) 이상의 큰 반도체 집적 회로를 제조하는 과정이라 가정하여 0.2㎛ 지름의 홀이 비정질의 불화탄소막에 관통된다.
이러한 과정은 도3에 도시된 바와 같은 구조를 실현한다. 층간 절연막으로서 비정질의 불화탄소막 (31), (32), 또는 (33)에 접촉 홀(4)이나 비어 홀 (61) 또는 (62)을 형성하는 기술이 설명된다.
먼저, 상기의 통상 레지스트막은 비정질의 불화탄소막에 코팅된다. 이어서, 레지스트막은 순차적으로 노출 및 현상이 행해지고, 그에 의해 선택적인 에칭을 위한 선택 마스크가 형성된다. 이어서, 이 레지스트막을 이온 밀링(ion milling) 방법에 의해 마스크로 사용하여 비정질의 불화탄소막에 홀이 형성된다.
홀을 개방시키는 이러한 이온 밀링 방법은 비정질의 불화탄소막이 에칭되지 않을 수 있도록 산이나 알칼리에 강한 저항을 나타내기 때문에 사용된다. 그러나, 비정질의 불화탄소막에 홀을 뚫는 것이 실제로 순수한 물리적 방법인 이온 밀링 방법을 사용하여 행해지므로, 마스크 자체로서의 레지스트막은 비정질의 불화탄소막에 홀을 뚫는 단계에서 에칭된다. 이러한 이유로, 1㎛ 이상의 두께인 레지스트막이 형성될 때, 0.4㎛ 이하의 두께의 비정질 불화탄소막에 대한 개방은 거의 형성될 수 없다. 그러나, 0.4㎛ 이상의 두께인 비정질 불화탄소막에 개구를 뚫는 것은 매우 어렵다.
더욱이, 이온 밀링 방법에 의해 개구를 뚫은 후 레지스트막은 제거되어야 한다. 약 100℃로 가열된 레지스트 제거액을 이용한 습한 처리에 의해 비정질 불화탄소막의 두께는 감소됨을 알 수 있다.
레지스트 제거는 산소 플라스마에서의 애슁(ashing) 처리에 의해 시도된다. 그러나, 비정질의 불화탄소막은 애슁 처리에 의해 레지스트막과 함께 신속히 제거 됨을 알 수 있다. 특히, 통상의 사진 석판 기술에 의한 비결정 불화수소막의 작업은 매우 어렵다.
본 발명의 목적은 낮은 특정 유전 상수(εr)을 갖는 층간 절연막으로서 비정질의 불화탄소막을 사용하는 반도체 장치의 제조 방법에서 상기의 문제점을 해결할 수 있고 접촉 홀과 비어 홀을 선택적으로 형성할 수 있으며, 비정질 불화수소막이 배선 지연 및 누화의 문제점을 해결하는데 효과적인 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 층간 절연막에 대해 요구되는 열 레지스턴스, 배선으로의 층간 절연막의 부착, 접촉 홀과 비어 홀에 형성되는 전도 플러그의 저저항, 및 전도 플러그의 확실성을 많이 증진시킬 수 있는 반도체 장치와 그를 제조하는 방법을 제공하는 것이다.
주 성분으로 탄소와 불소를 포함하는 층간 절연막으로서의 비정질 불화탄소막을 갖는 반도체 장치의 제조 방법에서, 본 발명의 제조 방법은 선택적인 에칭 마스크로서 실리콘(silicone)형 레지스트를 이용해 주 성분으로 탄소와 불소를 포함하는 비정질의 불화탄소막을 에칭시킴으로서 층간 절연막에 접촉 홀과 비어 홀을 선택적으로 형성한다.
더욱이, 접촉 홀과 비어 홀의 형성은 마스크로서 상기의 실리콘형 수지를 이용하고 산소 플라스마를 이용하여 에칭이 실행될 때 보다 용이하게 행해질 수 있다.
특히, 산소 플라스마 에칭동안 에칭된 표본의 접지 전극에 음의 바이어스가 인가되면, 등방성 에칭이 가능하다. 그래서, 에칭후 원하는 형상을 얻을 수 있는 선택적인 에칭이 가벼운 측 에칭으로 실행될 수 있다.
마스크로 실리콘형 레지스트를 이용해 비정질의 불화탄소막을 선택적으로 에칭한 후에, 실리콘형 레지스트는 비정질 불화탄소막을 에칭시키지않는 불화수소산을 포함하는 액체나 불소를 포함하는 복합 기체에서 드라이 에칭을 실행하는 방법을 적용함으로서 쉽게 제거될 수 있다. 그래서, 복잡한 화학적 합성의 레지스트 제거기를 사용할 필요가 없다. 그러므로, 깨끗한 레지스터 제거 처리과정이 실현될 수 있다.
더욱이, 단말점 검출 수단으로서 산화막, 질화막, 또는 질산화막을 이용해 화학적이나 기계적인 수단으로 비정질의 불화탄소막을 닦아냄으로서 비정질의 불화탄소막에 산화막, 질화막, 또는 질산화막이 미리 형성되면, 그에 묻힌 배선으로 인해 평평하지 않은 표면을 갖는 비정질의 불화탄소막이 좋은 재생력으로 평평해질 수 있다. 동시에, 상기의 산화막, 질화막, 또는 질산화막이 부착력을 증가시키도록 동작한다.
더욱이, 상기의 방법을 이용함으로서, 주 성분으로 탄소와 불소로 구성된 비정질의 불화탄소막을 포함하는 절연막에 의해 배선이 서로 전기적으로 절연되고, 절연막을 통해 관통하는 홀에 묻힌 전도 물질에 의해 배선이 서로 전기적으로 연결되어, 그에 의해 배선간에 작은 부동 캐패시턴스를 갖는 반도체 장치가 제조될 수 있고 배선 지연과 누화가 작아진다.
상기의 절연막이 주 성분으로 탄소와 불소를 포함하는 비정질의 불화탄소막을 포함하고, 동시에 절연막이 비정질의 불화탄소막의 적어도 하나의 주요 표면상에 형성된 산화실리콘막, 질화실리콘막, 또는 질산화실리콘막을 포함하면, 적어도 산화실리콘막, 질화실리콘막, 또는 그들간의 복합막인 질산화실리콘막을 삽입하여 위치하는 금속 물질과 같은 것으로 형성된 층에 대한 절연막의 부착력이 증진될 수 있다. 이후, 이러한 막은 "선택막 A"이라 칭하여진다. 그래서, 높은 확실성을 갖는 반도체 장치가 주어지게 된다.
더욱이, 적어도 선택막(A)이 비정질의 불화탄소막에 접하는 계면 부분에서 화학량론의 비율이 실리콘에서 과도하게 설정되거나 적어도 비정질의 불화탄소막이 선택막(A)에 접하는 계면 부분이 수소를 포함하면, 부착력이 더 증가된다. 그래서, 반도체 장치의 확실성이 증진된다.
더욱이, 선택벽(A)이 적어도 절연막을 관통하는 홀의 측면에 노출된 비정질의 불화탄소막과 측면 벽 사이의 계면에 형성되면, 이 홀에 묻히는 열 처리 온도와 같은 전도 플러그에 대한 형성 조건에서의 자유도가 많이 증가된다. 동시에, 작은 특정 레지스턴스의 전도 플러그를 갖는 반도체 장치가 주어지게 된다.
더욱이, 홀의 측면상에 형성된 질산화실리콘막이나 선택막(A)이 비정질의 불화탄소막과 접하는 실리콘에서 적어도 계면 부분에서의 화학량론의 비율이 과도하게 설정되면, 전도 플러그로 높은 비정질 불화탄소막의 부착력을 갖는 반도체 장치가 주어져 확실성이 뛰어나게 된다.
더욱이, 절연막이 주 성분으로 탄소와 불소를 포함하는 비정질의 불화탄소막과 비정질의 불화탄소막의 적어도 상부 표면에 형성된 선택막(A)을 포함하면, 비정질 불화탄소막의 홀의 교차 부분 면적은 절연막의 선택막(A) 보다 더 크고, 선택막(A)으로 형성된 측면 벽이 적어도 절연막을 관통하는 홀의 측면 벽과 측면 벽에 노출된 비정질 불화탄소막 사이의 계면 부분에 형성되어, 레지스트 패턴에 따르는 안정된 저저항의 전도 플러그가 측면 벽에 의한 교차 부분 면적을 줄이지 않고 형성될 수 있다.
측면 벽 형성으로 인한 교차 부분 면적의 감소를 방지하는 것은 또한 비정질의 불화탄소막에 형성된 절연막에 포함되는 선택막(A)보다 작은 두께의 선택막(A)을 홀의 측면 벽상에 형성함으로서 이루어질 수 있다.
본 발명의 반도체 장치에서, 비정질 불화탄소막은 층간 절연막으로 사용되고, 개구 부분은 비정질 불화탄소막에 형성되어 전도 물질이 개구 부분에서 묻히므로, 그에 의해 높은 재생력과 확실성을 갖는 구조가 제공된다. 동시에, 이 개구 부분에 대한 선택적인 에칭 방법의 기술이 제공된다.
본 발명의 반도체 장치를 제조하는 방법에서, (1) 선택적인 에칭 마스크로서 감광성의 실리콘 수지형 레지스트가 사용되고, 또한 (2) 비정질 불화탄소막의 에칭이 비정질 불화탄소막을 산소 플라스마에 노출시킴으로서 실행된다. 이어서, (3) 선택적인 에칭 마스크로서의 감광성 실리콘 수지형 레지스트가 불소산 에칭액이나 불소를 포함하는 기체에서 제거되고, 그에 의해 반도체 장치를 제조하게 된다.
더욱이, 상기의 개구 부분에 전도 물질이 묻힐 때, 선택막(A)으로 형성된 측면 벽이 개구 부분의 측면 표면상에 미리 형성되어, 높은 재생력과 확실성을 갖는 구조가 얻어질 수 있다.
비록 비정질 불화탄소막은 산소 플라즈마에 노출됨으로서 효과적으로 에칭될 수 있지만, 선택적인 에칭에서 통상의 레지스트가 마스크로 사용될 때, 레지스트는 레지스트 자체가 산소 플라스마에 의해 침범되도록 산소 플라스마에 노출된다. 이러한 종래의 과정 동안에, 주 성분으로서 탄소 원자로 구성된 유기 물질인 통상의 레지스트는 산소 플라스마에 노출되어, 일산화탄소와 이산화탄소와 같은 기체의 형태로 탄소 원자가 손실된다. 특히, 이는 산소 플라스마에 레지스트를 노출시키는 것이 레지스트에 대한 공지된 애슁(ashing) 처리에 의한 제거 과정 자체이기 때문이다.
한편, 본 발명과 같이 감광성 실리콘 수지형 레지스트가 사용되면, 비정질 불화탄소막을 효과적으로 에칭할 수 있는 산소 플라스마를 이용한 에칭이 가능하게 된다. 이는 감광성 실리콘 수지형 레지스트의 기본 범위가 주 성분으로서 실리콘 원자로 형성된 복합체이므로, 레지스트를 산소 플라스마에 노출시킬 때 실리콘과 산소의 결합이 증가되더라도 레지스트가 결코 손실되지 않도록 증기 전압이 낮기 때문이다.
비정질 불화탄소막의 선택적인 에칭이 이온 밀링(ion milling)과 같은 기술에 의해 마스크로 종래 통상의 레지스트를 이용하여 실행될 수 있으면, 비정질 불화탄소막을 플라스마에 노출시키고 에칭후 레지스터 제거 단계에서 산소 플라스마에 애슁 처리를 사용하는 것이 불가능하다. 그러므로, 비록 강알카리 레지스트 제거액에서의 처리가 필요하지만, 비정질 불화탄소막 자체는 레지스트 제거액에 의해 침범되지 않는다.
한편, 본 발명에 따라, 비정질 불화탄소막은 또한 아세톤(acetone)과 같은 케톤(ketone) 용매와 크실렌(xylene)과 같은 향 탄화수소에 용해되고, 희석된 불화수소산과 같은 불화수소산액이 보다 완벽한 레지스트 제거를 위해 사용될 수 있다. 비정질 불화탄소막 자체는 처리 과정의 재생력기 상당히 증진될 수 있도록 이러한 액체에 의해 침범되지 않는다.
희석된 불화수소산와 같은 액체에의한 습한 처리 과정으로 레지스트를 제거하는 대신에, 프레온(freon) 기체를 이용한 건조한 처리 과정에 의해 비정질 불화탄소막을 침범하지 않고 레지스트만이 완전히 제거될 수 있는 것은 당연하다.
더욱이, 비정질 불화탄소막에서 개구를 형성한 후 전도 플러그를 묻는 단계에서 기판 온도가 400℃ 이상이 될 때는 개구 부분에서 비정질 불화탄소막으로부터 불소 성분이 분산되는 문제점이 있어, 개구 부분 부근에서 비정질 불화탄소막의 특정 저항이 낮아지고 완료된 전도 플러그의 특정 저항이 증가된다. 이러한 문제점을 방지하기 위해, 본 발명에서는 질화실리콘막 등으로 형성된 측면 벽이 개구 부분의 내부 벽에 제공된다. 미리 제공된 측면 벽으로 저저항의 전도 플러그가 좋은 재생력으로 형성될 수 있다.
제1도는 배선과 실리콘 기판간의 유닛 길이당 캐패시턴스와, 배선에서 실리콘 기판까지의 높이에 대한 절연된 고립 배선의 폭의 비율 사이의 관계를 도시하는 그래프.
제2도는 배선과 실리콘 기판간의 유닛 길이당 캐패시턴스와, 배선에서 실리콘 기판까지의 높이에 대한 콤(comb)형으로 배열된 다수의 배선 중 하나의 폭의 비율 사이의 관계를 도시하는 그래프.
제3도는 종래의 다층 상호연결의 구조를 도시하는 도면.
제4도는 본 발명의 실시예에서 얻어진 완료된 다층 상호연결 구조를 도시하는 단면도.
제5a도 내지 제5e도는 제4도에 도시된 다층 상호연결 구조를 형성하기 위한 제조 방법의 주요 제조 단계를 도시하는 단면도.
제6도는 비정질 불화탄소막의 선택적인 산소 플라스마 에칭(plasma etching)에서 실리콘 웨이퍼 접지 전극에 인가된 음의 바이어스(negative bias) 크기에 대한 막 두께 방향으로의 에칭 속도를 도시하는 도면.
제7도는 본 발명의 제 2 실시예에서 얻어진 완료된 다층 상호연결 구조를 도시하는 단면도.
제8a도 내지 제8h도는 제7도에 도시된 다층 상호연결 구조를 형성하기 위한 제조 방법의 주요 제조 단계 중 하나의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 기판 4 : 접촉홀
11 : 실리콘웨이퍼 12 : 절연막
22 : 확산막
본 발명의 실시예가 첨부된 도면을 참조로 이후 상세하게 설명된다.
본 발명의 본 실시예에서는 도4에 도시된 바와 같이 3개 층의 구조를 갖는 다층 상호연결이 설명된다. 다음의 기술을 반복적으로 사용하여 다층 구조가 실현될 수 있음은 당연하다. 도4의 제조 과정은 도5에 도시된다.
먼저, 제조될 반도체 장치의 최종적인 다층 상호연결 구조가 도4에 도시된다. 이후에는 다층 상호연결 구조에 대한 설명이 이루어진다. 실리콘 웨이퍼(wafer)(11)상에는 절연막(12)을 삽입하여 최하단 배선층(131)이 제공된다. 실리콘 웨이퍼(11)에는 확산층과 같은 소자 영역(도시되지 않은)이 제공된다. 제 2 배선층(132)은 층간 절연막(141)을 삽입하여 최하단 배선층(131)상에 제공된다. 더욱이, 제 3 배선층(13)은 층간 절연막(142)을 삽입하여 제공된다.
최상단 및 최하단 배선층은 층간 절연막(141)에 형성된 비어 홀 (151) 및 (152)에 묻히는 비어 플러그 (1511) 및 (1521)에 의해 전기적으로 연결된다.
도4는 3개 층의 구조를 갖는 다층 상호연결을 도시한다. 층간 절연막을 또다시 삽입하여 적층 배선층에 의해 어떠한 다층 상호연결 구조도 얻어질 수 있음은 당연하다. 페시베이션(passivation)을 위한 절연막(16)은 최상단 배선층상에 보통 피착된다.
본 발명의 본 실시예에서는 주 성분으로서 탄소와 불소를 포함하는 저 유전계수의 비정질 불화탄소막이 층간 절연막 (141) 및 (142)으로서 사용된다.
[최하단 배선층의 형성까지의 과정]
다음에는 도4에 도시된 단면 구조의 제조 방법이 도5(a) 내지 도5(e)를 참조로 상세하게 설명된다. 먼저, 도5(a)를 참조로 설명이 이루어진다.
이 반도체 장치의 이러한 다층 상호연결 구조는 통상의 화학적 증기 위상 성장(CVD) 기술에 의해 실리콘 웨이퍼(11)상에 미리 형성된 인광 유리(PSG)와 같은 절연막(12)상에 형성된다. 실리콘 웨이퍼(11)에서는 다층 상호연결 구조를 형성하기 전에 소자 고립 영역인 확산층 등(도시되지 않은)이 형성된다.
절연막(12)에는 실리콘 웨이퍼(11)상에서 반도체 소자로의 연결 홀(접촉 홀)(도시되지 않은)이 통상의 방법에 의해 형성된다. 비정질 불화탄소막은 실리콘 기판(11)상에 직접 형성된 절연막으로서 사용되지 않고 통상의 PSG막(12)이 상술된 바와 같이 사용됨을 알아야 한다.
다음에는 최하단층으로 동작하는 제 1 배선층(131)을 위한 층이 텅스텐에 대한 스퍼터링(sputtering) 방법에 의해 절연막(12)의 전표면상에 형성된다. 이어서, 총 150nm의 두께를 갖는 Al층이 CVD 방법에 의해 형성된다. 이어서, 선택적인 에칭마스크가 통상이 석판 기술을 이용해 형성된다. 제 1 배선층(131)을 위한 층에는 통상의 드라이 에칭이 행해지고, 그에 의해 제 1 하단 배선층(131)이 얻어진다. 본 실시예에서는 하단 배선층(131)의 최소 선폭이 0.25㎛가 되고 최소 배선 간격이 0.35 ㎛가 된다.
다음에는 층간 절연막으로서 비정질 불화탄소막을 형성하는 것이 일본 특허 공개 No. Heisei 8-838428, No. Heisei 8-222557, 및 No. Heisei 8-236517의 명세서에서 설명된 방법에 의해 설명된다. 비정질 불화탄소막의 막 형성 방법은 일본 특허 공개 No. Heisei 8-236517의 명세서에서 설명된 바와 유사하지만, 막 형성 방법이 설명된다.
비정질 불화탄소막의 막 형성은 플라스마 장치를 이용해 행해진다. 플라스마 장치는 한쌍의 상단 및 하단 전극이 진공 챔버(chamber)에 배치되고, 하단 전극에는 실리콘 웨이퍼가 놓이고, 또한 400kHz 또는 13.56MHz의 고주파수가 플라스마 소스로부터 독립적으로 하단 전극에 인가되도록 구성된다.
고주파수를 하단 전극에 인가함으로서 수 십 내지 수 백 볼트의 음의 바이어스가 실리콘 웨이퍼에 효과적으로 인가될 수 있다. 플라스마는 고주파수를 하단 전극으로부터 분리하여 배치된 전극에 인가함으로서 발생된다.
도5(a)에 도시된 바와 같이 하단 배선층(131)이 형성된 절연막을 갖는 실리콘 웨이퍼는 플라스마 발생 챔버의 예비 단계에서 게이트 벌브(gate bulb)와 고립됨으로서 형성된 예비 챔버에 주어진다. 예비 챔버내의 공기는 진공 정도가 107Torr이 되도록 비워진다. 이어서, 게이트 벌브가 개방되고 실리콘 웨이퍼는 108Torr 이하의 고진공으로 유지되는 플라스마 발생 챔버에 주어져 실리콘 웨이퍼가 하단 전극에 놓이게 된다.
이어서, 게이트 벌브를 폐쇄함으로서 플라스마 발생 챔버내의 진공 정도가 다시 108Torr 이하로 될 때, CF4, CH4, 및 N2기체가 플라스마 발생 챔버에 주어지고, 그에 의해 플라스마 발생 챔버내의 진공 정도는 0.01 내지 0.05 Torr로 조절된다. 여기서는 플라스마 발생을 위해 고주파수나 직류가 전극에 인가됨으로서 글로 방전(glow discharge)이 이루어지고, 그에 의해 비정질 불화탄소막(141)이 형성된다(도5(b)).
비정질 불화탄소막의 피착시 기판의 온도는 200℃ 이하가 되는 것이 양호하다. 이는 기판의 온도가 200℃를 넘을 때 막의 피착 속도가 실제로 0이기 때문이다. 피착 속도의 온도에 대한 의존도는 아직 명백하지 않다. 비정질 불화탄소막의 형성을 위한 기판에 대한 반응 속도의 부착 계수는 온도 증가와 함께 빠르게 감소될 수 있는 것으로 고려된다.
본 실시예에서 정제되지 않은 물질의 기체에 질소를 부가하는 이유는 일본 특허 출원 No. Heisei 7-35023의 명세서에서 설명된 바와 같이 비정질 불화탄소막의 열 저항을 증가시키기 위한 것이다. 본 발명의 기술은 질소가 부가되지 않은 비정질 불화탄소막에 효과적으로 적용될 수 있음이 당연하다.
비정질 불화탄소막을 형성하는 막 형성 비정제 물질로서, 당연히 CF4, C2F6, C3F8, 및 CHF3와 같은 불화 기체로부터 선택된 적어도 하나의 기체가 사용될 수 있다. 더욱이, 수소 기체(H2)를 이와 혼합하여 얻어진 기체나 탄화수소 기체 CH4, C2H6, C2H4, C2H2, 및 C3H8로부터 선택된 적어도 하나의 기체를 이와 혼합하여 얻어진 기체가 사용될 수 있음은 당연하다. SF6및 NF3와 같은 불소 기체나 상술된 탄화수소 기체가 사용될 수 있다.
더욱이, 질소를 제공하는 물질로서, 비정질 불화탄소막을 형성하도록 질소 기체(N2)가 부가될 수 있고, NO, NO2, NH3, 및 NF3로부터 선택된 적어도 하나가 또한 비정질 불화탄소막을 형성하는데 사용될 수도 있다.
[비정질 불화탄소막을 형성하는 장치]
더욱이, 본 발명에 따라 비정질 불화탄소막을 형성하도록 플라스마 방법을 실행하기 위해서는 평행 플래이트형의 통상 플라스마 챔버를 갖는 장치가 사용된다. 처리량을 증가시키기 위해 고밀도 플라스마 발생에 유리한 ECR(Electron Cyclotron Resonance) 플라스마 소스와 실리콘파 플라스마 소스의 다양한 종류가 사용될 수 있음은 당연하다.
일본 특허 출원 No. Heisei 7-21429의 명세서에서 설명된 바와 같이, 특히 기판과 플라스마 발생 전극이 각각 배열된 실리콘파 플라스마 소스에 의해 나타내지는 고밀도 플라스마 소스에 의존해 거의 수소를 포함하지 않는 비정질 불화탄소막의 형성이 가능하다. 동시에, 추후 기술될 바와 같이, 고밀도 플라스마 소스가 평평하게 큰 종횡비의 배선층간에 층간 절연막을 묻는 데 유리하다. 비정질 불화탄소막에 거의 수소가 포함되지 않는 것은 층간 절연막의 열 저항면에서는 매우 중요하다.
[유전 상수, 합성, 및 비정질 불화탄소막의 구성]
비정질 불화탄소막의 합성에서, 3 이하의 낮은 유전 상수를 얻기 위해서는 탄소량이 70% 이하로 되는 것이 바람직하다.
한편, 층간막으로 사용하는 경우에서 부착력을 증가시키고, 아래막과 층간막간의 계면에서 이탈(peeling-off)을 방지하고, 또한 비정질 불화탄소막의 형성 이후에 배선 금속이 형성되는 경우 계면에서 이탈을 방지하기 위해서는 계면에서의 불소량이 매우 작아지고 탄소량이 70% 이상이 되는 방법에 의해 합성이 막두께 방향으로 변한다. 본 발명의 기술은 이러한 막에 적용될 수 있다.
더욱이, 산화실리콘(SiO2)막, 질화실리콘(SiNx)막, 또는 산화실리콘막과 질화실리콘막으로 형성된 복합막인 질산화(SiON)막이 비정질 불화탄소막 아래 약 수 nm의 하단 박막으로 형성될 때, 부착력에서의 증가가 발생될 수 있다. 특히, 산화실리콘막과 질화실리콘막에서, 화학량론 비율에 비해 실리콘의 과다한 양은 부착력을 더 증가시킨다.
부착력이 증가되는 이유는 비정질 불화탄소막에서의 탄소 원자가 강한 Si-C 화학적 결합을 형성하도록 산화실리콘막이나 질화실리콘막에서의 실리콘 원자와 결합하기 때문이다. 이러한 사실은 산화실리콘막과 질화실리콘막의 화학량론 비율에서 실리콘이 과다할 때 부착력이 보다 증가하는 것으로부터 실현된다.
더욱이, 산화실리콘막과 질화실리콘막 사이에서 계면로 동작하는 수 nm 두께의 비정질 불화탄소막에 수소를 가산하는 것은 부착력을 증가시키는데 효과적이다. 불소를 거의 포함하지 않는 상기의 탄소막이 계면에 배치될 때, 수소의 가산은 부착력을 증가시킨다.
수소의 효과는 산화실리콘막과 질화실리콘막에서 실리콘 원자의 고립을 증진시키는 것으로 고려된다. 그 결과로, 부착력이 증가되도록 강한 Si-C 화학적 결합이 쉽게 형성되는 것으로 생각된다.
[비결정 불화탄소막에서의 개구의 형성]
다음에는 형성된 비정질 불화탄소막에 비어 홀(151)을 형성하고 비어 플러그(1511)를 형성하는 과정이 도5(b)를 참조로 설명된다.
먼저, 감광성 실리콘형 레지스트가 포토레지스트(photoresist)로 사용된다. 감광성 실리콘형 레지스트는 스피너(spinner)(도시되지 않은)에 의해 코팅된다. 코팅된 레지스트는 선택적인 에칭 패턴(도시되지 않은)이 비어 홀(151)을 개방시키게 형성하도록 노출된다.
이어서, 비정질 불화탄소막에 대한 선택적인 에칭이 행해진다. 선택적인 에칭은 이온 밀링 방법 대신에 산소 플라스마 방법에 따라 행해졌다. 통상 레지스트의 공지된 애슁 조건은 원칙적으로 산소 플라즈마 방법에서의 드라이 에칭과 같이 사용될 수 있고, 그에 의해 선택적인 에칭이 넓은 범위의 조건에 걸쳐 가능하다.
그러나, 깊이에 비해 0.2㎛ 작은 지름을 갖는 큰 종횡비의 정제 패턴을 형성하기 위해서는 비정질 불화탄소막의 형성과 유사한 방법으로 수 십 내지 수 백의 음의 바이어스가 기판이 놓인 한 전극에 인가되는 조건하에서 비어 홀(151)이 형성된다. 그래서, 측면 에칭은 비어 홀(151)의 형성시 제어될 수 있다.
도6은 기판이 놓인 한 전극에 인가되는 음의 바이어스에 대해 불소를 포함하는 비정질 탄소의 막 두께 방향에서의 에칭 속도를 도시한다. 음의 바이어스가 0일때, 막 두께 방향으로 에칭 속도의 적어도 약 70%인 측면 에칭이 개구의 상단 부분에서 관찰된다. -6OV의 음의 바아어스를 인가함으로서, 막 두께 방향으로의 에칭 속도는 3배가 된다. 측면 에칭량은 측면 에칭이 거의 관찰되지 않도록 역으로 감소한다.
비정질 불화탄소막(141)이 에칭될 때, 이온 밀링 방법 대신에 산소 플라스마 방법을 이용함으로서 패턴의 충실도 뿐만 아니라 에칭 시간이 1/10으로 짧아지는 효과가 나타난다.
더욱이, 다음의 이유로 이온 밀링 방법이 최후의 수단으로 사용된다. 산소 플라스마 에칭에서, 통상의 페놀 수지가 기본 수지로 사용되면, 포토레지스트 장치는 비정질 불화탄소막이 에칭될 때 포토레지스트가 에칭되도록 포토레지스트를 산소 플라스마에 노출시킴으로서 애쉬 처리된다. 감광성 실리콘 수지형 레지스트를 이용함으로서, 레지스트가 손실될 염려없이 비정질 불화탄소막(141)만이 선택적으로 에칭된다.
레지스트의 기본 수지가 페놀 수지형 실리콘을 포함하지 않는 주 성분으로 탄소와 수소로 형성된 통상의 유기 기판일 때, 레지스트에 포함된 탄소는 산소 플라스마로의 노출로 이산화탄소 기체 또는 일산화탄소 기체로 변한다.
감광성 실리콘 수지형 레지스트의 기본 수지는 일본 심사 특허 공개 No. Shou 40-15989와 미국 특허 No. 3017386에서 설명된 폴리루더 실록산(polyrudder siloxane), 엔드 하이드록시 폴리루더 실록산(end hydroxy polyrudder siloxane), 또는 둘 모두로 형성된다.
기본 수지 물질은 비록 Si와 산소의 결합이 산소 플라스마에 노출될 때 기본 수지 물질에서 증가되더라도 Si 원자를 포함하는 복합체이므로, 기본 수지 물질은 결코 손실되지 않는다. 그러므로, 이러한 기본 수지 물질이 양호하다.
레지스트로 감광성 실리콘 수지형 레지스트를 사용하는 또 다른 이점은 불화수소산 종류의 액체가 레지스트 제거를 위해 사용될 수 있다는 것이다.
특히, 종래의 이온 밀링 방법에 의한 에칭 이후에 레지스트가 제거되는 경우, 비정질 불화탄소막(141) 자체는 소위 상기의 레지스트 애슁 처리에서 영향을 받지 않고 사용될 수 있다. 레지스트는 약 100℃로 가열된 강알칼리 레지스트 제거액에 의해 제거되어야 한다. 그러나, 비정질 불화탄소막(141)은 약 100℃로 가열된 강알칼리 레지스트 제거액에서 녹는다.
한편, 감광성 실리콘 수지형 레지스트도 또한 크실렌과 같은 향 탄화수소 용매와 케톤형 용매에서 녹고, 감광성 실리콘 수지형 레지스트는 희석된 불화수소산과 같은 불화수소산액에 의해 쉽게 제거될 수 있다. 이러한 액체는 비정질 불화탄소막(141) 자체를 녹이지 않아, 그에 의해 처리의 재생력을 증가시킨다.
물론, 희석된 불화수소산과 같은 에칭물을 사용하는 습한 처리에서 레지스트를 제거하는 대신에 불소를 포함하는 프레온 기체와 같은 기체를 이용하는 드라이 에칭에 의해 비정질 불화탄소막(141)을 녹이지 않고 레지스트만을 완벽하게 제거할 수 있다.
[전도 플러그 묻기]
비어 홀(151)을 형성한 후, 단계는 텅스텐 CVD에 의해 비어 홀(151)에 전도 플러그(1511)를 묻는 처리 과정으로 진행한다.
먼저, 절연막과 티타늄막 및 질화티타늄막의 부착을 증가시키기 위해, 두 막 모두가 스퍼터링에 의해 적어도 수 nm의 두께로 형성된다. 이어서, 비어 홀(151)을 완전히 채우는 텅스텐막이 비가공 물질로서 WF6 기체를 사용하는 CVD 방법에 의해 형성된다.
다음에는 비어 홀(151)을 제외하고 피착된 텅스텐막이 드라이 에칭에 의해 제거되고, 그에 의해 층간 절연막의 표면이 노출된다. 이러한 과정에 의해, 텅스텐이 비어 홀(151)에만 묻힌다. 그래서, 전도 플러그(1511)가 형성된다.
[제 1 배선층의 형성 이후의 과정]
제 1 배선층 형성 과정은 도5(c) 및 도5(d)를 따라 설명된다. 제 2 배선층(132)을 형성하기 위해 티타늄막과 질화티타늄막이 적층된다. 막에는 제 1 배선층의 경우와 같은 방법으로 패턴화가 행해지고, 그에 의해 제 2 배선층(132)이 형성된다. 이어서, 비정질 불화탄소막(142)이 다시 형성되고, 비어 홀(152)이 개방된다. 또한, 텅스텐의 코팅과 드라이 에칭에 의해, 전도 플러그(1521)가 묻힌다.
이어서, 도5(e)에 도시된 바와 같이, 제 3 배선층 금속(133)의 형성과 막(133)의 패턴화와 같은 상기의 처리가 반복적으로 실행되면, 원하는 수의 다층 상호연결층이 완성된다. 마지막으로, SiO2나 SiN4로 형성된 패시베이션막(16)을 형성한 후, 다수의 다층 상호연결을 갖는 반도체 집적 칩이 실리콘 웨이퍼상에 완성된다.
[제 2 실시예]
비어 홀이나 접촉 홀에 텅스텐을 묻는 단계 이전에, 질화실리콘막과 같은 측면 벽이 비어 홀이나 접촉홀의 측면 표면상에 미리 형성되는 것이 유리하다.
측면 벽을 적용함으로서, 이러한 홀에 묻히는 전도 플러그를 묻는 과정에 대한 조건 결정에서 자유도가 증가되고, 그에 의해 저 레지스턴스의 전도 플러그가 좋은 재생력으로 형성될 수 있다.
도7의 단면을 갖는 다층 상호연결 구조가 본 발명의 제 2 실시예로 설명된다. 제 2 실시예의 특성은 비어 홀이나 접촉 홀의 측면 표면상에 측면 벽이 형성되고 비정질 불화탄소막(231)이 또한 실리콘 웨이퍼(21)에 형성된 확산층(22)과 최하단 배선(271) 사이에 배치되는 절연막(231)으로서 사용되는 것이다.
제 2 실시예의 제조 방법은 도8(a) 내지 도8(h)를 참조로 설명되고, 이는 본 발명의 반도체 장치에서의 제조 단계를 도시한다. 도8(a)에 도시된 바와 같이, 확산층(22)이 형성된 실리콘 웨이퍼(21)의 표면상에 먼저 절연막(231)이 형성된다. 절연막(231)에서는 먼저 5nm 두께의 얇은 산화실리콘막(2311)이 CVD 방법이나 산화방법에 의해 실리콘 웨이퍼(21)의 표면상에 형성되고, 이어서 400nm 두께의 비정질 불화탄소막(2312)이 상기의 방법에 의해 형성된다. 마지막으로, 5nm 두께의 얇은 산화실리콘막(2313)이 형성된다.
비정질 불화탄소막의 상하에 산화실리콘막 (2311) 및 (2313)을 형성하는 것은 비정질 불화탄소막(2312)의 부착을 증가시킨다.
다음에는 확산층(22)을 최하단 배선(271)과 연결시키도록 접촉 홀(241)을 개방시키는 단계가 시작된다. 여기서는 상기의 실리콘형 레지스트가 코팅되고, 노출되고, 또한 현상되어(레지스트 단계는 도시되지 않는다) 접촉 홀(241)을 에칭시키기 위한 레지스트 마스크를 형성한다. 이어서, 산화실리콘막(2313)은 불화수소산형의 에칭액을 이용해 에칭된다. 비정질 불화탄소막(2312)은 상기의 산소 플라스마에 의해 에칭되고, 산화실리콘막(2311)은 불화수소산 에칭액에 의해 에칭된다. 그래서, 접촉 홀(241)이 개방된다(도8(b)).
불화수소산 에칭액이 산화실리콘막 (2311) 및 (2313)을 에칭시키는데 사용되므로, 실리콘형 레지스트가 약간 에칭된다. 그러나, 모든 산화실리콘막의 총 두께는 10nm 정도로 얇고, 실리콘형 레지스트의 에칭량은 무시할만 하다.
비정질 불화탄소막의 절연성은 산화실리콘막 보다 열등하여 산화실리콘막(2311) 및 (2313)의 두께가 때로 커야만 한다. 이러한 경우, 실리콘형 레지스트와 통상의 노보락(novolak)형 레지스트로 구성된 2층 구조의 레지스트가 사용된다.
상단 산화실리콘막(2313)이 두꺼울 때는 노보락형 레지스트가 실리콘형 레지스트에 배치된 통상의 레지스트가 사용된다. 하단 산화실리콘막(2311)이 두꺼울 때는 노보락형 레지스트가 실리콘형 레지스트 아래 배치되어야 한다.
두꺼운 산화실리콘막의 삽입으로 인해 층간 절연막의 유전 상수가 증가되는 문제점이 있다. 다음의 이유로, 부착력을 증가시키도록 큰 유전 상수의 절연막을 삽입하는 것이 주저될 필요가 거의 없다.
같은 두께를 갖고 각각 특정 유전 상수 (ε1) 및 (ε2)를 갖는 두 막이 적층된 후에, 그 적층된 막의 앞 뒤 표면상에는 전극이 형성된다. 캐패시턴스가 측정될 때, 측정 결과는 두 절연막이 다음의 특정 유전 상수 관계로 표시되는 특정 유전 상수의 균일한 유전체의 삽입과 동일함을 나타낸다:
εr=2ε1ε2/ (ε1+ ε2).
특히, 상기의 적층이 특정 유전 상수 ε1 = 2.1의 비정질 불화탄소막 및 특정 유전 상수 ε2 = 3.9의 산화실리콘막으로 구성된다고 가정하면, 동일한 유전 상수 εr= 2.73이다. 층간 절연막의 유전 상수는 충분히 낮아진다.
[측면 벽 방법]
접촉 홀이 상술된 단계에 의해 형성된 후, 도8(b)에 도시된 바와 같이, 300nm의 질화실리콘막(25)이 CVD 방법에 의해 형성된다.
더욱이, 공지된 실리콘 화합물 처리 과정의 경우와 유사한 이방성 에칭이 질화실리콘막(25)에 대해 행해지면, 도8(c)에 도시된 바와 같이 접촉 홀(241)의 내부벽상에 잘화실리콘막 측면 벽(251)이 형성된다.
다음에는 도8(d)에 도시된 바와 같이, 텅스텐과 같은 전도막(26)이 제 1 실시예에서와 같은 방법으로 CVD 방법에 의해 형성된다.
접촉 홀(241) 이외의 부분에 피착된 전도막은 드라이 에칭에 의해 제거되고, 그에 의해 층간 절연막(231)의 표면이 노출된다. 이러한 처리 이후에, 도8(e)에 도시된 바와 같이, 전도 플러그(261)가 형성되도록 접촉 홀(241)에만 텅스텐이 묻힌다.
본 실시예에서는 측면 벽(251)으로 질화실리콘막이 사용된다. 그러나, 질화실리콘막이나 질산화막이 또한 사용될 수 있다.
더욱이, 선택막(A)의 측면 벽에 노출된 비정질 불화탄소막(2312)에 인접한 적어도 한 막의 합성이 각 화학량론 비율과 비교해 실리콘에서 과도하게 이루어지면, 측면 벽에 대한 이러한 막의 부착력은 더 증가된다.
층간 절연막(231)의 단면에 걸쳐 본 실시예에 적용된 측면 벽(251)을 형성할 필요는 없다. 측면 벽이 비정질 불화탄소막(2312)의 단면을 덮는 것으로 충분하다. 이는 측면 벽 에칭의 재생력을 증가시키도록 동작하고 단면을 증가시킴으로서 전도 플러그의 레지스턴스를 감소시킨다. 이 처리 과정은 도8(b) 및 도8(c)에 대응하는 도8(g) 및 도8(h)를 이용해 설명된다.
도8(g)는 플라스마 에칭에 의해 막(2312)이 약간 에칭된 후 막(2312)의 측면이 200nm만큼 에칭되고 질화실리콘막(25)이 형성될 때까지 비정질 불화탄소막(2312)의 측면 에칭이 행해지는 단계를 도시한다. 이러한 경우, 산화막(2313)에 흠(23131)이 발생된다.
이어서, 도8(h)에 도시된 바와 같이, 측면 벽(251)이 이방성 에칭에 의해 형성된다. 측면 벽(251)의 형성시 측면 벽(251)을 확실히 형성하려 시도할 때, 접촉 홀(241)의 바닥(2411)에는 때로 질화실리콘막(25)이 남게된다.
그러나, 도8(g)의 구조가 에칭되면, 비정질 불화탄소막(2312)의 단면에 형성된 질화막(25)은 도8(h)에 도시된 바와 같이 상단 산화막(2313)의 이브(eave)(23131)에 의해 보호된다. 그러므로, 측면 벽(251)을 형성하는 에칭은 이브(23131)가 적어도 사라질 때까지 이론적으로 충분히 계속될 수 있다. 그러나, 이브(23131)가 사라지기 전에 에칭이 멈추는 것으로 충분하다. 동시에, 이브가 사라지기 전에 에칭을 멈추는 것은 비정질 불화탄소막(2312)을 완전히 봉합시키는데 양호하다.
부가하여, 산화막(2313)이 측면 벽 질화막(25) 보다 더 큰 막 두께를 갖도록 형성되면, 이러한 처리는 매우 안정되고, 비정질 불화탄소막(2312)을 확실히 덮는 재생력을 갖는 저저항 전도 플러그가 형성된다. 특히, 접촉 홀(241)의 바닥(2411)에 있는 질화막(25)은 확실히 제거될 수 있어 안정된 저저항 접촉 특성이 얻어질 수 있다.
[측면 벽의 유효성]
측면 벽(251)이 본 실시예에서와 같이 전도층(26)의 코팅에 앞서 미리 형성되면, 전도막(26)의 형성 과정 조건에 많은 마진이 생긴다.
특히, 측면 벽(251)이 제 1 실시예에서와 같이 제공되지 않는 경우, CVD 방법과 같은 기술을 이용해 전도막을 형성하도록 텅스텐이 피착될 때 실리콘 웨이퍼의 열처리 온도는 400℃ 이하가 되어야하는 제한이 있다.
측면 벽(251)이 예를 들면 사용되지 않는 경우, 층간막으로 산화실리콘막을 사용할 때는 기대되지 않는, 400℃ 이상의 온도에서 접촉 홀(241)의 내부 벽에 노출된 비정질 불화탄소막의 단면 표면으로부터 불소가 남아 비정질 불화탄소막의 절연 특성이 손상되는 문제점이 발생된다.
한편, 측면 벽(251)이 본 발명의 본 실시예에서와 같이 제공되면, 400℃ 이상의 온도에서 전도막(26)을 형성하는 것이 가능하다. 400℃ 이하의 온도에서 텅스텐막을 형성하는 것은 막형성 속도를 감소시키고 형성된 막의 저항을 증가시키는 문제점을 낳는다. 그러므로, 비정질 불화탄소막을 갖는 구조로 측면 벽(251)을 형성함으로서 처리 과정의 확실성이 증가된다.
[다층 상호연결의 형성시 CMP 기술의 적용]
도8(e)에 도시된 바와 같이, 접촉을 위해 전도 플러그(261)를 형성한 후, 제 1 실시예와 유사한 방법으로 제 1 배선층(271)이 형성된다. 제 2 절연막(232)은 하단 절연막(231)의 경우와 유사한 방법으로 형성되어, 상단 및 하단 산화실리콘막(2321) 및 (2323) 사이에 제공된 비정질 불화탄소막(2322)으로 구성된다.
본 실시예에서는 이후, CMP(chemical machinery polishing)에 의해 절연막(232)의 표면 레벨에서의 차이를 평탄화하는 과정이 주어진다.
이러한 CMP 과정에서, 절연막(232)을 구성하는 상단 산화실리콘막(2323)은 CMP의 최종점을 효과적으로 검출하는 기능을 한다. 특히, 산화실리콘막(2323)이 도8(e)에서 비정질 불화탄소막(2322)의 오목한 부분에만 남을 때, 도8(f)에 도시된 바와 같이 제거 처리가 완료된다. 이에 따라, 산화실리콘막(2323)은 제거 속도를 강하시키도록 비정질 불화탄소막(2322) 보다 더 단단하다. 그 결과로, CMP의 최종 점의 검출이 용이하다.
CMP 제거를 완료한 후, 접촉 홀(241)의 형성 방법에 따라 비어 홀(242)이 형성된다. 비어 홀(242)이 도8(f)에 도시된 경우에서와 같이 산화실리콘막(2323)이 주어지지 않은 표면상에 생길 때는 제 1 실시예에서 설명된 산소 플라스마로 비정질 불화탄소막(2322)을 에칭시키기 전에 불화수소산형의 에칭액으로 처리할 필요가 없다.
다음의 배선층(272)을 피착시킬 때, 산화실리콘막(2323)이 주어지지 않은 표면으로부터 제 2 배선층이 벗겨지지 않도록 하기 위해서는 티타늄막 및 질화티타늄막이 미리 피착되어야 한다.
상술된 CMP에서는 산화실리콘막이 절연막(2323)으로 사용되었다. 물론, 질화실리콘막이나 질산화막이 절연막(2323)으로 사용될 수도 있다.
본 실시예에서 구성된 전도 플러그와 배선에 대한 설명은 티타늄형 및 텅스텐형 배선과 전도 플러그에 대해 이루어졌다. 물론, 폴리실리콘(polisilicon), 알루미늄형, 및 구리형 물질을 포함하는 전도 물질이 사용될 수도 있다.
더욱이, 절연막에 대한 전도 물질의 부착력 증가를 위해 전도층하에 티타늄층이나 질화티타늄층을 형성하는 것에 대한 기술의 사용은 항상 효과적이다.
본 실시예에서 산화실리콘막, 질화실리콘막, 및 질산화막 사이에 다른 방법을 사용하는 것은 본 발명의 효과를 결코 줄이지 않는다.
페놀 수지형 레지스트나 시클로러버(cyclorubber)형 레지스트를 이용해 비정질 불화탄소막을 포함하는 층간 절연막을 선택적으로 에칭하는 것은 어렵다. 본 발명에서는 주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막에 선택적인 에칭 마스크로서 실리콘형 레지스트를 이용한 선택적인 에칭이 행해지고, 그에 의해 층간 절연막에 접촉 홀이나 비어 홀을 형성하는 작업이 산소 플라스마 에칭에 의해 쉽게 행해진다.
산소 플라스마 에칭시 에칭되는 표본의 접지 전극에 음의 바이어스가 미리 인가될 때, 이방성 에칭이 가능하여 선택적인 에칭 마스크 형상에 따라 선택적인 측면 에칭을 근접하게 실행하는 것이 가능하게 된다.
그러므로, 상기의 방법을 이용해, 배선층은 절연막을 통해 관통된 홀에 묻히는 전도 물질에 의해 전기적으로 연결되고, 각 배선은 주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막을 포함하는 절연막에 의해 서로 전기적으로 고립되어 배치된다. 그러므로, 배선층간의 부동 캐패시턴스가 작아지고, 배선층의 폭이 약 2㎛인 반도체 집적 회로 장치에서도 배선 지연고 누화의 문제점 없는 반도체 장치가 이루어진다. 본 발명의 배선 지연 시간은 같은 형상의 배선층이 모든 경우에서 사용된다고 가정하면 산화실리콘막이 절연막으로 사용되는 경우의 대략 반으로 줄어들 수 있다고 말할 수 있다.
더욱이, 선택막(A)이 비정질 불화탄소막 전체와 비정질 불화탄소막 중 적어도 하나의 주요 표면에 형성되고 형성된 막이 층간 절연막으로 동작할 때, 층간 절연막과 금속 물질과 같은 물질층의 부착력은 개설될 수 있고, 물질층은 선택막(A)을 삽입하여 비정질 불화탄소막상에 배치된다. 그래서, 처리 과정의 안정도가 증가되어 반도체 장치를 높은 확실성으로 완료하는 것이 가능해진다.
수소를 포함하는 층이 선택막(A)과 접하는 비정질 불화탄소막의 적어도 하나의 주요 표면 부근에 미리 형성되면, 부착력이 더 증가되고, 그에 의해 처리 과정의 안정도와 반도체 장치의 확실성이 더 증가될 수 있다. 부가하여, 선택막(A)과 적어도 비정질 불화탄소막 사이의 계면에서의 화학량론 비율이 실리콘에서 과도하면, 같은 효과가 얻어질 수 있다.
마스크로 실리콘형 레지스트를 이용해 비정질 불화탄소막이 선택적으로 에칭된 후, 실리콘형 레지스트에 불소를 포함하는 복합 기체나 비정질 불화탄소막을 침범하지 않는 불소를 포함하는 액체에 의해 드라이 에칭이 행해지면, 실리콘형 레지스트는 쉽게 제거될 수 있다. 그러므로, 깨끗한 레지스트 제거 처리가 실행될 수 있도록 복잡한 합성을 포함하는 강알칼리 레지스트 제거기를 사용할 필요가 없다.
적어도 비정질 불화탄소막을 포함하는 절연막에 생긴 홀의 측면 표면에 노출되는 비정질 불화탄소막의 단면에 배열되는 선택막(A)으로 구성된 측면 벽이 형성되면, 이 홀에 묻히는 전도 플러그에 대한 형성 조건의 자유도가 상당히 증가되고, 저저항 전도 플러그를 갖는 반도체 장치가 얻어질 수 있다.
특히, 측면 벽이 제공되지 않을 때는 전도 플러그를 묻는데 400℃의 온도가 요구된다. 이러한 방법에 의해 형성된 전도 플러그의 특정 저항이 높아지게 되는 결함이 발생된다. 그러나, 이러한 문제점은 측면 벽을 형성함으로서 완전히 해결될 수 있다.
더욱이, 비정질 불화탄소막에 인접한 막의 합성은 각 화학량론 비율과 비교해 과도한 실리콘을 포함하고, 비정질 불화탄소막은 선택막(A)의 적어도 측면 표면에 노출되어, 그에 의해 측면 벽과의 비정질 불화탄소막의 부착력이 증가될 수 있고, 때때로 웨이퍼 주변에 발생되는 측면 벽의 제거로 인해 발생되는 먼지에 대한 문제점이 해결된다.
더욱이, 절연막이 주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막과 비정질 불화탄소막의 상단 표면에 적어도 형성된 선택막(A)을 구비하고, 비정질 불화탄소막에서의 상기 홀의 개구 단면적이 절연층의 선택(A) 중 하나에 생긴 배선층간을 전기적으로 연결시키는 홀 보다 크게 설정되고, 또한 절연막에 생긴 홀의 적어도 측면 표면에 노출되는 비정질 불화탄소막의 계면에 선택막(A)이 제공되면, 레지스트 패턴에 관해 안정되고 낮은 저항의 전도 플러그가 측면 벽에 의해 개구 단면적을 감소시키지 않고 형성될 수 있다.
측면 벽에 의한 개구 단면적의 감소를 방지하기 위해, 홀의 측면 벽에 형성된 선택막(A) 부분의 두께가 비정질 불화탄소막의 상단 표면에 적어도 형성된 선택막(A)의 다른 부분 보다 얇게 설정되면, 이점을 얻을 수 있다.
본 발명의 반도체 장치 제조시, 비정질 불화탄소막을 포함하는 절연막에 대해, 부착력을 증가시키는 선택막(A)이 비정질 불화탄소막의 상단 표면에 형성되고, 배선층이 그에 묻혀 평탄하지 않게 된다. 절연막은 오목한 부분에 존재하는 마무리 제거의 최종점 검출 수단으로 상기의 선택막(A)을 이용해 제거함으로서 좋은 재생력으로 평평해질 수 있다.
본 발명에 따라, 다층 상호연결 구조를 갖는 반도체 장치가 실현될 수 있으며, 다층 절연 처리의 안정도 및 재생력, 자유도, 층간의 부착력, 및 전도 플러그의 실행도와 같은 많은 특성이 증가될 수 있다.

Claims (15)

  1. 반도체 장치의 제조 방법에 있어서, 실리콘형 레지스트(silicone type resist)를 에칭 마스크로 이용하고, 에칭될 샘플의 접지전극에 음의 바이어스를 인가하면서 산소 플라즈마를 이용하여 주성분으로 탄소와 불소를 포함하는 비정질 불화탄소막을 선택적으로 에칭하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 비정질 불화탄소막이 실리콘형 레지스트를 에칭 마스크로 이용하여 선택적으로 에칭된 후, 불화수소산을 포함하는 액체가 상기 실리콘형 레지스트를 제거하는데 사용되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 비정질 불화탄소막이 실리콘형 레지스트를 에칭 마스크로 이용하여 선택적으로 에칭된 후, 상기 실리콘형 레지스트를 제거하기 위한 드라이 에칭(dry etching)이 불소를 포함하는 화합물 기체에서 실행되는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 제조 방법은, 최종점(final point) 검출 수단으로서 상기 비정질 불화탄소막에 형성된 산화막, 질화막, 및 질산화막 중 하나를 사용함으로써, 상기 표면의 요철을 평탄화 하도록 상기 비정질 불화탄소막의 표면을 연마(polishing)하는 단계를 포함하는 반도체 장치 제조 방법.
  5. 제1항, 제2항 내지 제4항 중 어느 한 항의 반도체 장치 제조 방법에 의해 제조되는 반도체 장치에 있어서, 주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막을 포함하는 절연막에 의해 배선층이 서로 전기적으로 분리되고, 상기 배선층은 상기 절연막을 관통하는 홀에 매립되는 전도성 물질에 의해 전기적으로 접속되는 반도체 장치.
  6. 제5항에 있어서, 상기 절면막은 주 성분으로 탄소와 불소를 포함하는 비정질 불화탄소막과, 상기 비정질 불화탄소막의 적어도 하나의 주 표면상에 형성되는 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나를 포함하는 반도체 장치.
  7. 제6항에 있어서, 적어도 상기 비정질 불화탄소막과 접하는 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나의 계면 부분의 화학량론의 비율에서 실리콘이 과도한 반도체 장치.
  8. 제6항에 있어서, 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나와 접하는 적어도 상기 비정질 불화탄소막의 계면 부분이 수소를 포함하는 반도체 장치.
  9. 제5항에 있어서, 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀에서의 측면 표면 중 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 적어도 형성되는 반도체 장치.
  10. 제9항에 있어서, 상기 비정질 불화탄소막과 접하는 상기 홀의 측 표면에 형성된 상기 산화실리콘막, 상기 질화실리콘막, 및 상기 질산화실리콘막 중 하나의 적어도 계면 부분의 화학량론의 비율에서 실리콘이 과도한 반도체 장치.
  11. 제5항에 있어서, 상기 절연막은 상기 비정질 불화탄소막과, 상기 비정질 불화탄소막의 상단 표면에 적어도 형성된 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나를 구비하며, 상기 비정질 불화탄소막에서의 상기 홀의 개구 단면적은 상기 절연막의 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나에서의 상기 홀 보다 더 크고, 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀의 측 표면 중 적어도 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 형성되는 반도체 장치.
  12. 제5항에 있어서, 상기 절연막은 상기 비정질 불화탄소막과, 상기 비정질 불화탄소막의 상단 표면에 적어도 형성된 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나를 구비하며, 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀의 측 표면 중 적어도 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 형성되고, 상기 홀의 일측 표면에 형성된 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나의 두께가 상기 절연막의 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나의 두께 보다 얇은 반도체 장치.
  13. 제6항에 있어서, 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀에서의 측면 표면 중 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 적어도 형성되는 반도체 장치.
  14. 제7항에 있어서, 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀에서의 측면 표면 중 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 적어도 형성되는 반도체 장치.
  15. 제8항에 있어서, 상기 산화실리콘막, 질화실리콘막, 및 질산화실리콘막 중 하나가 상기 절연막을 통해 관통된 상기 홀에서의 측면 표면 중 일측 표면에 노출된 상기 비정질 불화탄소막과의 계면에 적어도 형성되는 반도체 장치.
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