JP3010824B2

JP3010824B2 - 半導体装置及びその製造方法

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Publication number: JP3010824B2
Application number: JP3235930A
Authority: JP
Inventors: 琢也福田; 三千男大上; 史幸金井; 淳義小池
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-17
Filing date: 1991-09-17
Publication date: 2000-02-21
Anticipated expiration: 2015-02-21
Also published as: JPH0574962A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関わり、特にＬＳＩ装置特性の信頼性の向上，装
置製造の歩留りの向上に好適な、配線の層間絶縁膜や最
終保護膜を有する半導体装置、及びその製造方法に関す
る。

【０００２】

【従来の技術】従来の半導体装置の配線用層間絶縁膜
は、“SiO₂planarization technologywith biasing an
d electron cyclotron resonance plasma deposition f
orsubmicron interconnections”(J.Vac.Sci Technol，
Ｂ４ｐｐ８１８ (1986))及び特開昭60−91645 号に記載
のようにスパッタを重畳したＣＶＤ法あるいは“Interl
ayered Dielectric Planarization with TEOS-CVDandSO
G”(Proc.V-MICp419（１９８８））に記載のようにＣＶ
Ｄ法でＳｉＯ₂膜を形成した後に塗布法によるＳｉＯ₂
膜で平坦な絶縁膜を形成していた。

【０００３】

【発明が解決しようとする課題】上記従来技術では、 (１)スパッタを重畳させたＣＶＤ法の場合、スパッタ量
が多いと下部導電材パターン間はパターン間隔に依存せ
ずに埋込めることができるか、パターン幅が狭い所では
パターン上部が平坦化され膜厚が薄く、パターン幅が広
い所では上部で平坦化されずに残る箇所があり膜厚が厚
くなる。このため、スルーホール等を開口させるエッチ
ング工程でエッチングむらが発生するといった問題があ
る。

【０００４】(２)一般的にスパッタ重畳膜は強い圧縮応
力を有するため、被覆下の導電材等に大きなストレスを
加える。この結果、半導体装置の信頼性を欠く、あるい
は膜がはがれるといった問題が発生する。

【０００５】(３)スパッタ量が少ない、あるいはスパッ
タを重畳させないＣＶＤ法で酸化膜を形成した後にＳＯ
Ｇ膜のような塗布膜等によりパターン段差を緩和する方
法を用いた場合、パターン間が充分広く、かつアスペク
ト比が小さい場合パターン間には絶縁材が充填される
が、パターン間のアスペクト比が１を超えるようになる
と、ＣＶＤ法で推積させた第１層目のＣＶＤ膜により、
第２層目のＳＯＧ膜の充填すべき所は著しく急峻でアス
ペクト比が大きくなり、かつ開口部も著しく狭くなる。
この結果、流動性の高いＳＯＧ膜を用いてもパターン幅
の狭い所では間隙が生じるようになり、半導体装置の信
頼性を著しく低下させるといった問題があった。

【０００６】(４)同様な問題は導電材層間の層間絶縁膜
に限らず、急峻な段差部を有する最終無機保護膜の形成
部でも発生していた。すなわち、従来ではスパッタを重
畳させないＣＶＤ法を保護膜形成に用いていたが、この
方法では、最終配線パターン間にパッケージ用の有機材
が入り込めずに信頼性が低くなるといった問題があっ
た。

【０００７】本発明の目的は上記不都合を解決し、略均
一な配線層間絶縁層を有する半導体装置及びその製造方
法を得ることにある。

【０００８】

【課題を解決するための手段】上記目的の(１)，(３)に
対しては、層間絶縁材として、配線のパターン間をパタ
ーン高さ以上に埋込み、かつ、その絶縁膜に形成される
第１の配線のパターンに対応する凸部の高さをほぼ等し
くし、さらに、第１の配線のパターンの溝部の溝幅より
も広い溝幅を有する絶縁膜を用いることで達成される。

【０００９】上記目的の(２)に対しては、上記第１層目
の絶縁膜の上に有機溶剤を用いた流動性の優れたＳＯＧ
膜を形成する、あるいは有機シラン材を用いたＣＶＤ膜
等、リフロー性を有したＣＶＤ膜を形成することで達成
される。

【００１０】上記目的の(４)に対しては(１)と(３)に対
するのと同様に、スパッタ量を制御したＣＶＤ法を用い
て、第１の配線のパターン間をパターン高さ以上に絶縁
材で埋込み、かつ、第１の配線のパターンの溝部の溝幅
よりも広い溝幅を有するような絶縁膜を形成することで
達成される。

【００１１】

【作用】第１の配線のパターン間をパターン高さ以上に
絶縁材で埋込み、図１に示したように、第１の配線のパ
ターンに対応して形成される凸部の高さをほぼ等しく
し、かつ、上記凸部にはさまれた溝幅を第１の配線のパ
ターン間隔よりも広げた絶縁膜を第１層目の絶縁膜と
し、流動性の高い絶縁材を第２層目として続けて形成す
ると、第２層目の膜は第１層目の凸部間にはさまれた溝
部に入り込み易く、しかも凸部間の間に溜められた形状
で膜形成される。このため、第１の配線のパターン幅が
広い所でも狭い所でも、第１の配線のパターン上では膜
厚の均一な平坦化膜形成ができ、しかも、第１層目の凸
部間が第１の配線パターン間隔よりも広いので、平坦化
膜中に“す”が入りこむといったことはなくなる。また
上記絶縁膜を用いた場合、下部導電材と上部導電材を結
合させるためのスルーホールエッチングの際、エッチン
グする膜厚が均一なため、エッチングむら等は発生しな
くなる。これらの結果半導体装置の信頼性は著しく向上
する。尚この際、第２層目の絶縁膜表面はなだらかな程
良いのはもちろんのこと上記第１層目の絶縁材の凸部は
斜度を有していた方が良い。スパッタを重畳させたＣＶ
Ｄ膜は凸部の端をほぼ４５°に削り取りながら膜成長す
るので、第１層目のスパッタを制御したＣＶＤ方法を用
いることはこの目的には適している。またスパッタ重畳
ＣＶＤ膜を形成した後、表面を軽くエッチングし、凸部
端部をなだらかにすると、さらに本目的には好適であ
る。またＣＶＤ法として電子サイクロトロン共鳴（ＥＣ
Ｒ）を利用したプラズマを用いると、プラズマ密度が従
来のＲＦプラズマよりも高い分膜形成速度が上がるた
め、製造のスループットが上がる効果がある。

【００１２】スパッタを重畳したＣＶＤ膜は第１の配線
のパターンに圧縮応力を与える。有機溶媒を用いたＳＯ
Ｇ膜等の塗布膜，有機シラン等を用いたＣＶＤ膜等の流
動性のある膜やリフロー形状を与える膜は膜の緻密度が
上記スパッタ重畳膜に比して著しく低く、第１の配線に
は引張り応力を与える。従って上記スパッタ重畳膜を第
１層目とし、第２層目に炭素を含有する膜、あるいは緻
密性の低い膜を用いると第１の配線や半導体装置を構成
する基板への応力の低減、あるいは第１層目の膜はがれ
等が防止できる。この手段により上記課題(２)は解決さ
れる。

【００１３】上記第１層目の層間絶縁膜の形成と同様
に、半導体装置の最終保護膜形成においても、最終保護
膜に形成される凸部にはさまれた溝幅を下部パターン間
隔よりも広げた保護膜形状とすると、次にレジン材を形
成しても上記理由と同様、レジン材内に“す”が入りに
くくなり半導体装置の信頼性は向上する。

【００１４】

【実施例】以下本発明を図面を用いて説明する。

【００１５】図１は本発明の第１の実施例である半導体
装置の絶縁膜構造を示す。この構造は以下のようにして
形成する。約１００（mmφ）のシリコン基板に熱ＣＶＤ
により酸化ケイ素，ＳｉＯ₂膜２を４００（ｎｍ）厚さ
で堆積させ、次にＡｌ材をスパッタ法により上記基板上
に５００（ｎｍ）堆積させ、パターニングしたレジスト
材をマスクとしてＡｌ材をリアクティブイオンエッチン
グ法により、最小幅０.４（μｍ），最小パターン間隔
幅０.４（μｍ），全長５（mm）の第１の配線となるＡ
ｌパターン１を形成し、しかる後にマスクをアッシング
により除去したものを基板として用い、スパッタを重畳
できるＣＶＤ装置により第１の酸化ケイ素層３を堆積さ
せることで形成した。図２，図３は本実施例と比較され
る他の層間絶縁膜の断面形状を示す。図２はスパッタ量
が多い時の断面形状を、図３はスパッタを加えずにＣＶ
Ｄを行ないＳｉＯ₂膜を形成した後、第２層目にＳＯＧ
膜を形成した時の断面形状を示す。

【００１６】図４は本発明の実施例の構造を形成するた
めに用いたＣＶＤ装置である。

【００１７】本実施例の装置は基板６に高周波をつたえ
る基板ホルダ７，高周波源２１，マイクロ波導波管１３
（マイクロ波１４の発振機は図省略），その頂部がマイ
クロ波導入窓となっている石英製の放電管９，Ａｌ製の
真空容器であるプラズマ処理室８，電子サイクロトロン
共鳴を引き起こすための磁界コイル１５，１６，反応ガ
ス供給ノズル１０，１１，排気口１２，処理室内壁及び
ホルダを絶縁するための石英壁１７，１８，１９，２０
よりなる。ＳｉＯ₂膜の形成はガスノズル１０より酸素
を２００（ｍｌ／ｍｉｎ）、ガスノズル１１よりモノシ
ラン，ＳｉＨ₄を２０（ｍｌ／ｍｉｎ）導入し、排気量
を調整することで処理室１９内の圧力を０.３（Ｐａ）
とし、磁界コイル１５と１６により処理室内に８７５
（Gauss）の磁束密度を印加し、５００（Ｗ）マイクロ
波１４を投入することで行なった。この際、ホルダ７に
印加する４００（ＫＨｚ）の高周波パワを調整すること
で酸素イオンによるスパッタ量を制御した。スパッタ量
が多い時には、図２に示すように、パターン幅が狭い所
ではほぼ凸部がない絶縁膜構造となるが、スパッタ量を
制御するとパターン間を埋込み、かつパターン幅が狭い
所でもパターン上部に下部パターン幅が広い所の膜厚と
同じ高さをもつ三角あるいは台形状の凸部を残こすこと
ができる。この結果、次にＳＯＧ膜等の流動性を有した
膜を形成しても、上記凸部が膜の溜め部となるので、下
部パターン幅が広い所でも狭い所でもパターン上の膜厚
をほぼ均一にすることができる。

【００１８】図５は図１に示した基板に有機溶媒を用い
たＳＯＧ膜を回転塗布させ、その後焼きしめを行って第
２の酸化ケイ素層となる第２層目のＳｉＯ₂膜４を形成
した後、下部Ａｌパターン幅の広い所と狭い所にスルー
ホール２４をＣＨＦ₃ガスを用いたリアクティブイオン
エッチングにより形成し、次にスルーホール内にＷＦ₆
とＳｉＨ₄を用いた選択ＣＶＤにより導電材となるタン
グステン，Ｗを形成した後、第２の配線となる第２層目
のＡｌ配線２３を形成した半導体基板の断面を示した図
である。第２層目のＡｌ配線は全長５（ｍｍ）である。

【００１９】図６は図５に示した２層の層間絶縁膜形成
を用いてＭＯＳトランジスタ上に３層のＡｌ配線を有し
た半導体装置の１部断面図を示す。

【００２０】図中２５は熱ＣＶＤ法によるＳｉＯ₂膜及
びボロンドープのＳｉＯ₂膜による絶縁膜を示す。２
６，２９，３２は第１，２，３層目のＡｌ材を、２８，
３１は図５に示した方法による層間ＳｉＯ₂絶縁膜を示
す。３３は図１に示した構造を有したＳｉＮ保護膜を示
す。２００は半導体基板、１００はＭＯＳトランジスタ
のゲート電極、１０１はソース領域、１０２はドレイン
領域、１０３は素子分離用絶縁膜である。

【００２１】本発明者は図５に示した半導体基板を用
い、図１に示した第１の配線となる下部導電材パターン
幅が広い所と狭い所のＳｉＯ₂膜厚ｈ₁とｈ₂差が、Ａｌ
配線の断線率に与える影響について調ベた。

【００２２】ｈ₁とｈ₂の差は、スパッタ量を制御する
ことで作り出した。図７はＰＣＴ（プレッシャークッカ
ーテスト）１（日）後の断線率のＳｉＯ₂膜厚比（スル
ーホール深さ比）ｈ₁／ｈ₂依存性を示す。第１層目のＳ
ｉＯ₂膜形状が図２に示した場合、ｈ₁／ｈ₂ は０.４と
なった。テストにおいては同一条件で形成した６４サン
プルを用いた。図７より、ｈ₁／ｈ₂がほぼ１、すなわ
ち、スルーホール深さがほぼ均一の時には断線がほとん
どないが、ｈ₁／ｈ₂が０.８以下になると著しく断線率
が上昇し、ｈ₁／ｈ₂ 〜０.４では、すなわち、第１層目
のＳｉＯ₂膜を従来法のようなスパッタ重畳ＣＶＤ膜を
用いた場合、断線率は５０％を越えることがわかる。次
に多層配線を有したＭＯＳＩＣ製造歩留りに対するスル
ーホール深さの差異が及ぼす影響について調べた。サン
プルとしては、図５に示した２層層間ＳｉＯ₂膜形成法
を用い、図６に示した３層Ａｌ配線のＭＯＳＩＣを用い
た。サンプル数は６４００（個）である。図８は先に示
したスルーホール深さ比、ｈ₁／ｈ₂に対する歩留りを示
す。図７に示した結果と同じ依存性、すなわち、ｈ₁／
ｈ₂が低い所では歩留りが著しく低いか、ｈ₁／ｈ₂ 〜１
の場合、歩留りが非常に高いことがわかる。

【００２３】以上の結果から、多層配線の層間絶縁膜と
して、第１層目にスパッタ量を制御したＣＶＤ膜を用
い、下部配線パターン幅が狭い所でもパターン幅が広い
所同じ高さを有した凸部を残こすようにし、第２層目と
して流動性の膜を用いて平坦化した膜を用いると、上記
凸部が流動膜の溜め部となるためほぼ全パターン上で膜
厚が均一な絶縁膜が形成される。このためスルーホール
深さがほぼ一定となり、Ａｌ配線の断線の低減及び半導
体装置製造の歩留りを向上させることができる。本発明
者は図５に示した基板を用い、２層の層間ＳｉＯ₂膜を
形成して、第１層目のＳｉＯ₂膜上に形成される、下部
パターンに対応した凸部間の溝幅が半導体装置の信頼性
に対する影響について調べた。第１層間のＳｉＯ₂膜を
スパッタを重畳なしのＣＶＤ法により形成すると図３に
示したごとく、ＳｉＯ₂膜上の溝幅は下部パターン間隔
よりも狭くなる。一方スパッタ量を制御したＣＶＤ法に
より第１層目を形成すると、ＳｉＯ₂膜上に形成される
溝は基板面に対し４５°の角度の面を有した形状とな
る。この結果凸部間の溝幅は下部パターン間幅よりも広
くすることができる。スパッタ量を０から除々に上げた
ＣＶＤ法により第１層目のＳｉＯ₂膜を形成し、その後
有機溶媒を用いたＳＯＧ膜で第２層目のＳｉＯ₂膜を形
成した基板を用いて、第１層目の溝幅ａに対する下部パ
ターン間隔ｂの比（図１参照）が配線の断線に対する影
響を調べた。図９は図５に示した２層配線サンプル（６
４個使用）のＰＣＴ１（日）後の断線率の溝幅比ａ／ｂ
依存性を示す。ａ／ｂ〜２はほぼ第１層目の断面が図
１、ａ／ｂ〜０.５は図３の断面形状に対応する。

【００２４】ａ／ｂ＜１.０では図３に示したように第
２層目のＳｉＯ₂膜に“す”５が見られた。図９の結果
より、ａ／ｂ＞１、すなわち第１層目の溝幅が下部パタ
ーン溝幅よりも広くなると断線率を著しく低下できるこ
とがわかる。

【００２５】またさらに本発明者はＭＯＳＩＣを製造
し、ａ／ｂを異ならせた層間膜を用いた時の歩留りを調
べた。図１０はこの結果を示す。断線率と同様に層間膜
の第１層目の溝幅が下部Ａｌ配線スペース幅よりも広く
すると歩留りが著しく向上することがわかる。ａ／ｂ＜
１.０のサンプルでは、“す”があり、“す”に隣接し
た配線に腐食が見られた。

【００２６】以上のように、層間膜として第１層目のＳ
ｉＯ₂膜上の溝幅を、例えばスパッタ重畳ＣＶＤ法を用
いることで、下部配線幅よりも広げると、第２層目の流
動性膜等が第１層目の溝間を完全に埋込めるので、配線
の信頼性を向上させることができる。

【００２７】尚ＳＯＧ膜からは脱ガスがあるので、図１
１に示したようにＳＯＧ膜を形成したあとにエッチバッ
クをかけ、スルーホール部がＳＯＧ膜にかからないよう
にした後、第３層目にプラズマＣＶＤ法によりＳｉＯ₂
膜を形成した層間膜を多層配線の絶縁膜として用いた場
合、ＳＯＧからの脱ガスの影響を受けないためさらに歩
留りを向上させることができた。

【００２８】本発明者は、更に、上記例に示したａ／ｂ
＝２.０の条件で形成したＳｉＯ₂膜を第１層目の絶縁
膜と第２層目として種々の溶媒を用いたＳＯＧ膜を塗布
して、表面形状が上部導電材層の断線に及ぼす影響につ
いて調べた。

【００２９】ＳＯＧ膜厚は下部導電材パターン間の広い
所で０.４（μｍ）になるように調整した。図１２はこ
の時の２層膜の模式的な断面形状を示す。３は第１の酸
化ケイ素層、４′は第２の酸化ケイ素層を示す。図中θ
はパターン間の広い所からパターン上部にかかる所で生
じる面の最大接線角を示す。

【００３０】図１３は上記２層膜上に０.５（μｍ）膜
厚，パターン幅０.４（μｍ），全長３（ｍｍ）のＡｌ
配線を６４（Ｈ）形成して、その後、プレッシャクーカ
ー試験（ＰＴＣ）を２（時間）行なった後のＡｌ配線の
断線率をθに対して示した図である。図よりθが小さい
程、すなわち第２層目に表面形状がなめらかになるよう
にすると、上層の導電材のパターンの断線率を低下させ
ることが可能なことがわかる。

【００３１】次に第１層目のＳｉＯ₂膜のスパッタ量を
低下させて、第１層目のＳｉＯ₂膜表面に、基板面に対
し垂線方向の面を有した溝がある時の第２層目の形状及
び下部導電材に対する影響を調べた。図１４はこの時の
２層膜の模式な断面形状を示す。３はスパッタ量を減ら
して形成した第１層目、４′は第２層目のＳｉＯ₂膜を
示す。スパッタを加えない時の第１層目の形状は図３に
示した３″と同じとなる。またこの際下部パターン間が
狭い所では間隙５が見られるようになる。尚、図中Ｃは
基板平面に対し垂線方向の面で形成された溝深さを示
す。図１５は第２層目を形成した時の下部６４ケのＡｌ
配線の高温多湿試験１（日）後の断線率を、上記縦溝深
さに対するパターン高さ比に対して示した図である。図
中ｃ／ｄ〜１は図３に示した断面に対応する。この図よ
りｃ／ｄが０に極めて近づく程、すなわち、基板平面に
対する垂線方向の面により形成される縦溝がなくなる
と、下部パターンの断線はほぼなくすことができること
がわかる。尚、ｃ／ｄが０.１以上の時には、上記縦溝
間に間隙が観測され間隙に近い所でＡｌ配線に腐食が観
測された。

【００３２】以上、導電材パターン層間の層間絶縁膜と
して、上部導電材の断線を低減するためには、表面形状
をなめらかにすること、下部導電材の断線を低減するに
は、何層かのＳｉＯ₂膜を用いるとしても、基板平面に
対する垂線方向の面を有した縦溝を形成しないことが重
要であることがわかる。従って、第１層目の層間絶縁膜
として、上記縦溝を有さず、基板平面に対し斜度を有し
た面と基板に平行な面だけを有した表面形状を形成し、
第２層目以降に表面形状をなめらかにする膜を形成する
と上下配線の断線等の不良を著しく低下させることがで
きる。

【００３３】尚、図１に示した第１層目のＳｉＯ₂膜を
軽くエッチングし、図１６のように凸部をなだらかにす
ると、断線等の不良をさらに低下できる。

【００３４】また本発明者は、図５に示した形状の２層
複合膜を用い、下部Ａｌ配線に対する複合膜の応力に対
する信頼性を評価した。２層目膜には、無機系のＳＯ
Ｇ，有機系ＳＯＧ,ＴＥＯＳ（テトラエトキシシラン）
とオゾン，Ｏ₃を用いた熱ＣＶＤ膜を用い、形成条件を
異ならせることで各応力を有する膜を形成した。この際
２層目膜の膜厚は一定とし、θ〜３０°とした。その
後、ＰＣＴ評価により断線率の第２層目の応力依存性を
調べた。結果を図１７に示す。この図より第２層目の応
力が引張り応力にすると断線率を低下できることがわか
る。これより、第１層目が圧縮応力をもつ場合、第２層
を引張り応力とすることで、下部導電材に対するトータ
ルの応力を緩和すると、不良の低減が図れることがわか
る。

【００３５】図１８は第２層目のＳｉＯ₂膜の応力の、
膜中に含まれる炭素含有率依存性を示す。正の応力は圧
縮を負の応力は引張りを示す。この図より、膜中の炭素
含有率を増大させると引張り応力になることがわかる。
従って上記結果より、下部導電材に対する層間膜トータ
ルとしての応力を低下させるためには、第２層目ＳｉＯ
₂膜として炭素を含む膜を用いることが、効果的である
ことがわかる。

【００３６】図１９は第１層目のＳｉＯ₂膜の緩衝フッ
酸液によるエッチレートに対する第２層目のエッチレー
トの比に対するＡｌ配線の断線率を調べた結果を示す。
第１層目のＳｉＯ₂膜質は変化させず、第２層目膜のみ
膜質を異ならせた。一般的にエッチレートが大きい、す
なわち、膜の緻密性が低い程応力は小さくなる。図１９
より、第２層目のＳｉＯ₂膜のエッチレートが大きい、
すなわち第２層目のＳｉＯ₂膜の緻密性が低い程、断接
率は低いことがわかる。すなわち、第２層目の膜に緻密
性の低い膜を用いると、複合膜トータルとしての応力を
低下させることができ、この結果断線等の不良を低下で
きることがわかる。

【００３７】また、本発明者は図６の断面形状をもつ基
板を用い、図６の３３に示したSiN保護膜の形状を異な
らせて、次にレジン材をかぶせた試料を作製して、その
歩留りを調べた。ＳｉＮ保護膜は図４に示した装置を用
い、Ｏ₂のかわりにＮ₂を同量導入することで形成した。
他の条件は実施例１と同じである。

【００３８】図２０は実施例１に記述した絶縁膜上の凸
部により形成される溝幅ａに対する下部導電材パターン
間隔ｂの比（図１参照）に対して、ＭＯＳＩＣ製造の歩
留りを示した図である。図２１は実施例２に記述した絶
縁膜上の凸部の基板垂線方向の壁の高さＣに対する歩留
りを示した図である。

【００３９】以上、本発明の実施例によれば、スパッタ
量を制御したＣＶＤ法を用い、多層配線の層間絶縁膜の
第１層目を形成し、しかる後に流動性あるいはリフロー
形状となる膜を用いると、あらゆる配線パターン上で均
一な膜厚の層間絶縁膜が得られるが、スパッタを重畳し
たＣＶＤ膜は非常に緻密なため、配線間でのリーク電流
の低減、あるいは絶縁耐圧の向上，耐湿の向上が図れる
効果がある。同様の効果は半導体装置の最終保護膜につ
いても得られる。また従来のスパッタ重畳CVD法に比し
て、スパッタ量を著しく減少させて成膜するので成膜速
度を稼げ、その結果スループットの向上が図れるといっ
た効果、さらにスパッタされた粉じんによる装置内の発
じん量を著しく低下できるため、製造歩留りの向上が図
れるといった効果もある。

【００４０】

【発明の効果】本発明によれば、略均一な膜厚の層間絶
縁膜を有する半導体装置及びその製造方法を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の一形状である絶縁膜の断面形状を示す
図である。

【図２】従来法のスパッタを重畳したＣＶＤ法による層
間絶縁膜の断面図である。

【図３】スパッタを重畳させないＣＶＤ法とＳＯＧ膜を
用いた複合層間膜の断面形状を示す図である。

【図４】スパッタ量を制御できるＣＶＤ装置の例を示す
図である。

【図５】本発明の実施例の一形状である複合層間膜形状
を示す図である。

【図６】本発明の実施例の形状を有した層間膜及び保護
膜を用いたＭＯＳＩＣ装置の断面図である。

【図７】Ａｌ配線断線率と歩留りのスルーホール深さ比
の依存性を示す図である。

【図８】Ａｌ配線断線率と歩留りのスルーホール深さ比
の依存性を示す図である。

【図９】第１層目のＳｉＯ₂膜上の溝幅と配線間隔幅の
比に対する、Ａｌ配線断線率とＭＯＳＩＣ歩留りとの関
係を示す図である。

【図１０】第１層目のＳｉＯ₂膜上の溝幅と配線間隔幅
の比に対する、Ａｌ配線断線率とＭＯＳＩＣ歩留りとの
関係を示す図である。

【図１１】本発明の実施例の一形状である層間絶縁膜の
断面図である。

【図１２】第２層目膜を形成した時の断面例を示す図で
ある。

【図１３】Ａｌ配線断線率の第２層表面の斜度依存性を
示す図である。

【図１４】スパッタ量制御時の複合絶縁膜の断面例を示
す図である。

【図１５】断線率の第１層目溝高さ依存性を示す図であ
る。

【図１６】本発明の一形状である絶縁膜の断面を示す図
である。

【図１７】断線率の第２層目ＳｉＯ₂膜の応力依存性を
示す図である。

【図１８】応力の膜中Ｃ含有率依存性を示す図である。

【図１９】断線率の第２層目膜のエッチレート依存性を
示す図である。

【図２０】ＳｉＮ保護形成時の凸部幅と垂直溝部高さに
対するＭＯＳＩＣ製造歩留りを示す図である。

【図２１】ＳｉＮ保護形成時の凸部幅と垂直溝部高さに
対するＭＯＳＩＣ製造歩留りを示す図である。

【符号の説明】

１，２３…導電材、３，３′，３″…複合絶縁膜の第１
層目の絶縁膜、あるいはＳｉＮ保護膜、４，４′…複合
絶縁膜の第２層目の絶縁膜、２４…スルーホール、２
６，２９，３２…多層Ａｌ配線、２８，３１…Ａｌ層間
絶縁膜、３３…ＳｉＮ保護膜、３４…複合絶縁膜の第３
層目の絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小池淳義東京都小平市上水本町五丁目20番１号株式会社日立製作所武蔵工場内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板上に設けられるパターニングされた第１
の配線層と、上記第１の配線層のパターン間をパターン高さ以上まで
埋め込み、かつ上記第１の配線層のパターン上に略等し
い高さの凸部を有し、かつ上記凸部間に形成される溝幅
が配線層のパターン間で形成されている溝幅よりも広い
第１の酸化ケイ素層と、上記第１の酸化ケイ素層上に設けられ、上記第１の酸化
ケイ素層よりもエッチレートが大きな第２の酸化ケイ素
層と、上記第２の酸化ケイ素層上に設けられる第２の配線層
と、を備えることを特徴とする半導体装置。
【請求項２】上記第１の酸化ケイ素層の上記凸部を形成
する側壁面の基板平面に対する角度は、上記第１の配線
の側面の基板平面に対する角度よりも小さいことを特徴
とする請求項１に記載の半導体装置。
【請求項３】上記第１の酸化ケイ素層の上記凸部を形成
する面として基板平面に対し角度がほぼ４５°の面を有
していることを特徴とする請求項１または請求項２に記
載の半導体装置。
【請求項４】上記第２の酸化ケイ素層の上方側の表面は
なだらかな曲面で構成され、その断面形状における上方
側の曲線の接線と基板平面がなす角は最大でも３０°以
下であることを特徴とする請求項２から請求項３の何れ
かに記載の半導体装置。
【請求項５】最終無機保護膜の形状は基板平面に対しほ
ぼ４５°の面を有していることを特徴とする請求項１か
ら請求項４の何れかに記載の半導体装置。
【請求項６】上記最終無機保護膜の上方表面には、基板
平面の垂線方向の面からなる溝を有さないことを特徴と
する請求項５に記載の半導体装置。
【請求項７】半導体基板上にパターンニングされた配線
層を設ける第１の工程と、上記配線層のパターン間をパターン高さ以上まで埋め込
み、かつ上記配線層のパターン上に略等しい高さの凸部
を有し、かつ上記凸部間に形成される溝幅が配線層のパ
ターン間で形成されている溝幅よりも広い第１の酸化ケ
イ素層を設ける第２の工程と、上記第１の酸化ケイ素層上に、上記第１の酸化ケイ素層
よりもエッチレートが大きな第２の酸化ケイ素層を設け
る第３の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】上記第１の酸化ケイ素層を、電子サイクロ
トロン共鳴を利用したプラズマを用いて形成することを
特徴とする請求項７に記載の半導体装置の製造方法。