JPH01112736A - 厚膜スピンオン・ガラスを使用する半導体装置の製造方法 - Google Patents

厚膜スピンオン・ガラスを使用する半導体装置の製造方法

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JPH01112736A
JPH01112736A JP63239881A JP23988188A JPH01112736A JP H01112736 A JPH01112736 A JP H01112736A JP 63239881 A JP63239881 A JP 63239881A JP 23988188 A JP23988188 A JP 23988188A JP H01112736 A JPH01112736 A JP H01112736A
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トーマス・イー・ウッド
Henry G Hughes
ヘンリー・ジー・ヒューズ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、半導体処理に関するものであり、更
に詳細には、厚膜スピンオン・ガラス（ＳＯＧ＞を利用
する半導体処理に関するものでおる。
［従来の技術］ スピンオン・ガラスを使用することは半導体処理の業界
ではよく知られているが、使用できる厚さは限られてい
る。現在のところ、スピンオン・ガラスに使用される最
大の厚さは約２０００オングストロームである。これよ
り厚い膜を使用すればガラス層に大きな応力が生じ、処
理中に割れ（ｃｒａｃｋ）が発生する。ガラス層をより
厚くしたければ、化学蒸着（ＣＶＤ）酸化物で分離した
複数の層に分けなければならなくなる。複数の層にする
場合でも、最大厚さは４０００オングストロームである
こと、すなわちＣＶＤ層でそれぞれ分離された２０００
オングストロームの２つの層から成るものであることが
わかっている。この制限の理由は低部の８００層が処理
中１層より多くの８００層を支持することができないか
らである。
［発明が解決しようとする課題］ したがって、本発明の目的は、上記の欠点を克服する半
導体形成のプロセスを提供することである。
本発明の他の目的は、半導体処理において厚膜を使用す
ることができるスピンオン・ガラスを利用するプロセス
を提供することである。
本発明の他の目的は、半導体処理において３層以上のス
ピンオン・ガラスを使用することができるスピンオン・
ガラスを利用するプロセスを提供することでおる。
本発明の上記の、および他の目的と利点とはここに記す
プロセスにより提供される。
［課題を解決するための手段および作用］本発明の特定
の実施例は、ＲＩＥ（反応性イオンエツチング）または
下向き（ｄｏｗｎｓｔｒｅａｍ）プラズマエツチング機
構のような、方向性エツチングプロセスと共にカーボン
含有スピンオン・ガラスを利用することから成る。フォ
トレジストの層がスピンオン・ガラスの表面からエッチ
されるにつれて、２酸化シリコンの保護表皮層がスピン
オン・ガラスの表面に現われる。この表皮層はスピンオ
ン・ガラスの表面部分からカーボンを除去した結果得ら
れるものでおる。表皮層はスピンオン・ガラスの残りの
部分を保護し、カーボンを所定位置に留めると共に、よ
り強い、−層耐クラック性のガラス層を得るのに役立つ
。
［実施例］ 最初に第１図〜第５図を参照すると、本発明を実施する
半導体処理方法のプロセス流れステップの断面図が示さ
れている。第１図において、半導体装置１０の上層は金
属層１１、カーボン含有スピンオン・ガラス層１２、お
よびフォトレジスト層１３を備えて示しである。スピン
オン・ガラス１２の厚ざは最大的１０，０００オングス
トロームである。
次に、フォトレジスト層１３をマスクし、現像して開口
１４を形成する。次にフォトレジスト１３をマスクとし
て使用し、下層のスピンオン・ガラス層１２をエッチす
る。このエツチングは、露出しているガラスを残りのガ
ラスを傷つけないでエッチする、フッ素などのような、
形式のものである。第３図に示すように、エツチングプ
ロセスで、バイア、または同様な、開口１５が層１２の
中に形成される。
バイア１５がいったん形成されると、残っているフォト
レジスト１３を除去しなければならない。
標準バレルφアッシャにおいては、フォトレジスト１３
は酸素を用いて除去される。これはスピンオン・ガラス
層１２のカーボンのかなりな部分をも除去させるという
逆効果を有する。カーボンが無ければスピンオン・ガラ
ス層１２に大きな応力が発生し、割れやすく、これは望
ましくない特徴である。
割れの問題を回避するには、ＲＩＥ形式のエツチングを
利用する。ＲＩＥエツチングもエツチングプロセスを行
うのに酸素または他のガスを使用するが、ＲＩＥではエ
ツチングは方向性のあるエツチングである。これはスピ
ンオン・ガラス層１２の表面に薄い表皮層（ｓｋｉｎ　
ＩａＶｅｒ）１６を形成するのに使用される。この表皮
層１６は、２ｒ！１化シリコン（Ｓ！０２＞の網状組織
（ｎｅｔｗｏｒｋ）を形成するガラスの面のカーボンを
除去することにより形成される。表皮層１６はガラス層
１２の下層部分を保護し、カーボンをそのままにしてお
くのに役立つ。
代案として、酸素と過フッ化炭化水素 （ｆ　１ｕｏｒｏｃａｒｂｏｎ）ガスとの混合物を使用
する下向き（ｄｏｗｎｓｔｒｅａｍ）エツチング機構を
利用してカーボン含有スピンオン・ガラス層を傷つける
ことなくフォトレジストを除去することができる。これ
はエツチングプロセス中５−ｔＯ２の保護表皮層が形成
されるという点で上記と同様にして行うことができる。
次に第５図を参照すると、半導体１０の一部の上層が表
皮層１６の表面に配置された別の金属層１７を有するよ
うに示しである。この金属はバイア１５を埋め、金属層
１１と１７とを相互に接続している。
、　第６図を参照すると、半導体２０の一部の従来の上
層が示されている。半導体２０の上層はＣＶ・Ｄの２層
２２と２３との間に配設されたスピンオン・ガラスのＢ
２１を備えた従来のものを示しておる。０１０層２２と
２３とは金属層２４と２５とをガラス層２１に結合する
のに使用される。これらは従来技術ではガラス２１と金
属層２４．２５との接着が弱いので必要である。
本発明を実施するプロセスではＣＶＤ酸化物の少なくと
も一層の必要性を除くことができる。第７図に示すよう
に、半導体装置３０の一部は第１の金属層３１、ＣＶＤ
酸化物層３２、およびカーボン含有スピンオン・ガラ゛
ス層３３を備えている。
処理のこの段階で、フォトレジストは除去されており、
表皮層３４がガラス３３の表面に形成されている。この
表皮層３４はガラス３３と上部金属層３５とを一層よく
結合させるので従来の技術で必要であったような第２の
ＣＶＤ層の必要性は無くなる。
代りに、このプロセスをプレメタル層として使用するこ
とができる。プレメタル層として、層３１は半導体３．
０の任意のプレメタル基板層となる。次に層３２と３３
とが前記のように配置される。下層３１にバイアまたは
類似のものを開口するにあたり、ＲＩＥあるいは下向き
エッチ中に表皮層３４が形成される。次に第１の金属層
３５が被着され、基板３１のプレオーミックの部分と接
触する。
次に第８図を参照すると、２層より多くのスピンオン・
ガラスを備えた半導体装置４０の一部が示されている。
従来の技術では、処理のため、何らかの一貫性を備えて
得ることができるガラスの最大層数は２０００オングス
トロームのガラスの２層である。第８図に示すように、
カーボン含有スピンオン・ガラスの３層４１．４２、お
よび４３が示されている。ガラス層４１と４２とはＣＶ
Ｄ層４４により結合され、ガラス層４２と４３とはＣＶ
Ｄ層４５により結合されている。底部ガラス層４１は第
３のＣＶＤ層４７により金属層４６と結合している。図
示のとおり、フォトレジスト層は既に除去されて、ガラ
ス４３の表面にカーボンを含まない表皮層４８が残って
いる。次に最上部金属層４９が表皮層４８の表面に配設
される。これにより金属層間に、以前利用可能であった
４０００オングストロームに対し、最大３０．０００オ
ングストロームのガラスが得られる。ここで本プロセス
は３層のガラス層に限られるものではなく更に多くの層
を設けることができることに注目すべきでおる。
上記の他に、ＣＶＤ層４４と４５とを除去し、ガラス層
４１．４２、および４３を直接接触させることも可能で
ある。これも表皮層４８の保護により可能になるもので
ある。
［発明の効果コ 下部層を保護することにより、カーボンが大部分のガラ
スの中に残存し、層間の応力の無い改良された接合を得
ることができる。カーボンが無ければ、各層は良く接合
せず、ＣＶＤ層が必要になる。
【図面の簡単な説明】
第１図から第５図までは、本発明を実施するプロセスの
プロセス流れステップの断面図である。 第６図は、従来技術のプロセスにより開発された半導体
装置の一部の断面図である。 第７図は、本発明の実施例のプロセスにより開発された
半導体装置の一部の断面図で必る。 第８図は、本発明の実施例のプロセスにより開発された
半導体装置の一部の断面図である。 １０．３０，４０・・・半導体装置、 １１．１７．２４，２５．４６・・・金属層、１２．２
１，４１．４２，４３・・・スピンオン・ガラス層、　
１３・・・フォトレジスト層、１５・・・バイア。

Claims (1)

  1. 【特許請求の範囲】 １、基板を準備するステップと、 該基板の表面にカーボン含有スピンオン・ガラスの第１
    の層を被着させるステップと、 前記カーボン含有スピンオン・ガラスの第１の層の表面
    にフォトレジストの層を被着させるステップと、 前記フォトレジストをマスクして現像するステップと、 前記フォトレジストで画定される領域においてカーボン
    含有スピンオン・ガラスの前記第１の層を通して前記基
    板までエッチングするステップと、方向性エッチング機
    構を利用して前記フォトレジスト層を除去するステップ
    と、 カーボン含有スピンオン・ガラスの前記第１の層の上皮
    からカーボン元素を除去するステップと、を具備するこ
    とを特徴とする半導体装置の製造方法。 ２、更に前記基板上に前記基板とカーボン含有スピンオ
    ン・ガラスの前記第１の層との間に化学蒸着酸化物の第
    １の層を被着させるステップを含む特許請求の範囲第１
    項に記載の方法。 ３、更に、 化学蒸着酸化物の前記第１の層上に化学蒸着酸化物の前
    記第１の層とカーボン含有スピンオン・ガラスの前記第
    １の層との間にカーボン含有スピンオン・ガラスの第２
    の層を被着させるステップと、 カーボン含有スピンオン・ガラスの前記第２の層上にカ
    ーボン含有スピンオン・ガラスの前記第１の層と第２の
    層との間に化学蒸着酸化物の第２の層を被着させるステ
    ップと、 化学蒸着酸化物の前記第２の層上にカーボン含有スピン
    オン・ガラスの前記第１の層と化学蒸着酸化物の前記第
    ２の層との間にカーボン含有スピンオン・ガラスの第３
    の層を被着させるステップと、 カーボン含有スピンオン・ガラスの前記第３の層上にカ
    ーボン含有スピンオン・ガラスの前記第１層と第３層と
    の間に化学蒸着酸化物の第３の層を被着させるステップ
    と、 を含む特許請求の範囲第２項に記載の方法。
JP63239881A 1987-10-02 1988-09-27 厚膜スピンオン・ガラスを使用する半導体装置の製造方法 Pending JPH01112736A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574962A (ja) * 1991-09-17 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法
JP2009164597A (ja) * 2007-12-31 2009-07-23 Hynix Semiconductor Inc 半導体素子の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
US5631184A (en) * 1992-03-13 1997-05-20 Fujitsu Limited Method of producing a semiconductor device having a fin type capacitor
US5525534A (en) * 1992-03-13 1996-06-11 Fujitsu Limited Method of producing a semiconductor device using a reticle having a polygonal shaped hole
US5331117A (en) * 1992-11-12 1994-07-19 Sgs-Thomson Microelectronics, Inc. Method to improve interlevel dielectric planarization
US5310700A (en) * 1993-03-26 1994-05-10 Integrated Device Technology, Inc. Conductor capacitance reduction in integrated circuits
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US6284584B1 (en) * 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
US5439846A (en) * 1993-12-17 1995-08-08 Sgs-Thomson Microelectronics, Inc. Self-aligned method for forming contact with zero offset to gate
US5950106A (en) * 1996-05-14 1999-09-07 Advanced Micro Devices, Inc. Method of patterning a metal substrate using spin-on glass as a hard mask
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6025260A (en) 1998-02-05 2000-02-15 Integrated Device Technology, Inc. Method for fabricating air gap with borderless contact
US6303192B1 (en) * 1998-07-22 2001-10-16 Philips Semiconductor Inc. Process to improve adhesion of PECVD cap layers in integrated circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710231A (en) * 1980-06-20 1982-01-19 Toshiba Corp Manufacture of semiconductor device
JPS57100748A (en) * 1980-12-15 1982-06-23 Toshiba Corp Manufacture of semiconductor device
JPS57170550A (en) * 1981-04-15 1982-10-20 Toshiba Corp Manufacture of semiconductor device
JPS6037150A (ja) * 1983-08-09 1985-02-26 Nec Corp 半導体装置の製造方法
JPS60175439A (ja) * 1984-02-20 1985-09-09 Matsushita Electronics Corp 多層配線形成方法
JPS60180143A (ja) * 1984-02-27 1985-09-13 Nec Corp 半導体装置
JPS61180458A (ja) * 1985-02-05 1986-08-13 Nec Corp 半導体装置の製造方法
US4723978A (en) * 1985-10-31 1988-02-09 International Business Machines Corporation Method for a plasma-treated polysiloxane coating

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574962A (ja) * 1991-09-17 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法
JP3010824B2 (ja) * 1991-09-17 2000-02-21 株式会社日立製作所 半導体装置及びその製造方法
JP2009164597A (ja) * 2007-12-31 2009-07-23 Hynix Semiconductor Inc 半導体素子の製造方法

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KR970007114B1 (ko) 1997-05-02
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