JPS5913342A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5913342A JPS5913342A JP12210582A JP12210582A JPS5913342A JP S5913342 A JPS5913342 A JP S5913342A JP 12210582 A JP12210582 A JP 12210582A JP 12210582 A JP12210582 A JP 12210582A JP S5913342 A JPS5913342 A JP S5913342A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わυ、ｌ待に微細
化が進んだ素子分離技術の形成方法に関する。
化が進んだ素子分離技術の形成方法に関する。
〔発明の技術的背景およびその問題点〕最近、半導体装
置製造におけるリソグラフイ技術，エツチング技術等が
進歩し、半導体装置の高集積化，微細化が一段と進んで
いる。半導体装置の微細化が進むと素子分離領域も微細
化されてくる。従来の選択酸化法（ ＬＯ ＣＯ８ ）
に代わＪ，８１基板の素子分離領域をエツチングして凹
部を形成し、その凹部に絶縁膜を埋め込むという新しい
素子分離法（ ＢＯＸ法）が地業されている。第１図に
従来のＢＯＸ法の１例を示す。
置製造におけるリソグラフイ技術，エツチング技術等が
進歩し、半導体装置の高集積化，微細化が一段と進んで
いる。半導体装置の微細化が進むと素子分離領域も微細
化されてくる。従来の選択酸化法（ ＬＯ ＣＯ８ ）
に代わＪ，８１基板の素子分離領域をエツチングして凹
部を形成し、その凹部に絶縁膜を埋め込むという新しい
素子分離法（ ＢＯＸ法）が地業されている。第１図に
従来のＢＯＸ法の１例を示す。
まず、８１基板（１）に選択的に凹部を形成し、その上
にＣＶＤ法により絶縁膜（２）を全面に形成し、その上
にレジスト（３）を用いて上を平坦化する（第１図（ａ
） ”）。
にＣＶＤ法により絶縁膜（２）を全面に形成し、その上
にレジスト（３）を用いて上を平坦化する（第１図（ａ
） ”）。
その後、レジスト（３）と絶縁膜（２）をエツチング速
度が等しいＲＩＢ（リアクティブイオンエツチング）を
用いて、半導体基板の凸部表面が露出するまでエツチン
グする（第１図（ｂ））。
度が等しいＲＩＢ（リアクティブイオンエツチング）を
用いて、半導体基板の凸部表面が露出するまでエツチン
グする（第１図（ｂ））。
この方−を用いると凸部の間隔が狭い所（Ａの所）では
、絶縁膜（２）が完全に埋め込まれ、表面も平坦化され
るが、凸部の間隔が広い所（Ｂの所）では、レジスト（
３）の膜厚が薄く形成されるために残置される絶縁膜（
２）も薄くなってしまい完全な平坦化も出来ない。さら
に、絶縁膜（２）が薄くなるため、配線とＳ１基板間の
容量も増えて半導体装置の動作速度も遅くなってしまう
。
、絶縁膜（２）が完全に埋め込まれ、表面も平坦化され
るが、凸部の間隔が広い所（Ｂの所）では、レジスト（
３）の膜厚が薄く形成されるために残置される絶縁膜（
２）も薄くなってしまい完全な平坦化も出来ない。さら
に、絶縁膜（２）が薄くなるため、配線とＳ１基板間の
容量も増えて半導体装置の動作速度も遅くなってしまう
。
この発明は、上述した従来法の欠点を改良したもので、
完全な平坦化することの出来る素子分離法を提供するこ
とを目的とする。
完全な平坦化することの出来る素子分離法を提供するこ
とを目的とする。
本発明は半導体基板表面に、選択的に凹凸部を形成する
工程と、前記半導体基板表面の全面に少なくとも１層以
上の絶縁膜を形成する工程と、前記絶縁膜全面上に前記
絶縁膜の耐エツチング性を有する第２の膜を形成する工
程と、前記凸部の少なくとも第２の膜をエツチングする
工程と、前記凸部を除いて残置された第２の膜をマスク
に前記絶縁膜をエツチングする事によシ前記半導体基板
の凹部に前絶縁膜を残置させる工程とを具備した事を特
徴とする半導体装置の製造方法である。
工程と、前記半導体基板表面の全面に少なくとも１層以
上の絶縁膜を形成する工程と、前記絶縁膜全面上に前記
絶縁膜の耐エツチング性を有する第２の膜を形成する工
程と、前記凸部の少なくとも第２の膜をエツチングする
工程と、前記凸部を除いて残置された第２の膜をマスク
に前記絶縁膜をエツチングする事によシ前記半導体基板
の凹部に前絶縁膜を残置させる工程とを具備した事を特
徴とする半導体装置の製造方法である。
本発明によればフィールド領域の平坦化が達成され、か
つ自己整合により、素子分離領域上に耐エツチング性マ
スクを形成出来るので、工程が少なくて済むと同時に、
マスク合せの必要がないので、合せずれのための余分の
領域を必要としないため、微細化が出来る。
つ自己整合により、素子分離領域上に耐エツチング性マ
スクを形成出来るので、工程が少なくて済むと同時に、
マスク合せの必要がないので、合せずれのための余分の
領域を必要としないため、微細化が出来る。
本発明の一実施例を第２図（ａ）〜（ｄ）を用いて説明
する。まず、たとえは主平面（１００）の８１基板（２
１）を用意してその上にたとえば写真蝕刻法を用いて選
択的にマスク材を形成した後、前記マスク材をマスクに
たとえはＣＦ、ガスを含むＲＩＥＩによシ前記Ｓｔ基板
（２１）をエツチングして前記８１基板にたとえば０．
５μｍの凹部を形成する。その後、マスク材をマスクに
フィールド反転層のイオン注入をＳｉ基板（２１）中に
した後、前記マスク材を除去する。その後、例えば８ｉ
Ｈ，と０１を含むＣＶＤ法によυ厚さ０，５μｍ程度の
８ＡＯ，膜（２２）を全面に形成する。その後、例えば
ＳＩＨ，ガスを含むＣＶＤ法を用いて８１Ｎ膜（２３）
を厚さ０．１μｍ程度形成する（第２図（ａ））。
する。まず、たとえは主平面（１００）の８１基板（２
１）を用意してその上にたとえば写真蝕刻法を用いて選
択的にマスク材を形成した後、前記マスク材をマスクに
たとえはＣＦ、ガスを含むＲＩＥＩによシ前記Ｓｔ基板
（２１）をエツチングして前記８１基板にたとえば０．
５μｍの凹部を形成する。その後、マスク材をマスクに
フィールド反転層のイオン注入をＳｉ基板（２１）中に
した後、前記マスク材を除去する。その後、例えば８ｉ
Ｈ，と０１を含むＣＶＤ法によυ厚さ０，５μｍ程度の
８ＡＯ，膜（２２）を全面に形成する。その後、例えば
ＳＩＨ，ガスを含むＣＶＤ法を用いて８１Ｎ膜（２３）
を厚さ０．１μｍ程度形成する（第２図（ａ））。
その後、例えば、ダイヤモンド粉末を用いたブレード法
によシ、研磨する事によシ、凸部の前記８４Ｎ膜（２３
）を除去して凸部の８ｉ０．膜（２２）を露出させる（
第２図（ｂ））。
によシ、研磨する事によシ、凸部の前記８４Ｎ膜（２３
）を除去して凸部の８ｉ０．膜（２２）を露出させる（
第２図（ｂ））。
その後、たとえばＮＨ，Ｆ液を用いて前記８１Ｎ膜（２
３）をマスクに凸部のｓ １０． ＄ （２２）を選択
的にエツチングして、Ｓｉ基板（２１）表面が露出する
までエツチングする（第２図（Ｃ））。
３）をマスクに凸部のｓ １０． ＄ （２２）を選択
的にエツチングして、Ｓｉ基板（２１）表面が露出する
までエツチングする（第２図（Ｃ））。
その後、例えばリン酸を用いて前記８１Ｎ膜（２３）を
除去する（第２図（ｄ））。するとＳｉ基板（２１）の
凹部のみに８４０！膜（２２）が残置される。
除去する（第２図（ｄ））。するとＳｉ基板（２１）の
凹部のみに８４０！膜（２２）が残置される。
本発明によれば、自己整合によシ、素子分離領域上に耐
エツチング性マスクを形成出来るので、工程が短かくて
済むと同時に、マスク合せの必要がないので、合せずれ
のための余分の領域を必要としないため、微細化が出来
る。
エツチング性マスクを形成出来るので、工程が短かくて
済むと同時に、マスク合せの必要がないので、合せずれ
のための余分の領域を必要としないため、微細化が出来
る。
また平坦化する時のエツチングする材料が１層のため、
エツチング条件の制限がなくなシ許容範 囲が広が
るため、高速なＨＩＥが用いる事が出来る。
エツチング条件の制限がなくなシ許容範 囲が広が
るため、高速なＨＩＥが用いる事が出来る。
また、ＲＩＢを用いた時に別基板までエツチングされた
時に８１基板表面にダメージ層を形成し、半導体装置の
特性を劣化させる事があシ、このダメージ層を除去する
工程が増加するが、本発明では、ＨＩＥ等のダメージ層
を形成するエツチング法を用いる事なく平坦なエツチン
グが出来る。すなわち湿式エツチング（エツチング液を
用いる方法）だけで済むので簡単であシダメージ層を形
成する事がない。そのために高価なＲＩＩＩ装置を用い
なくても済む。
時に８１基板表面にダメージ層を形成し、半導体装置の
特性を劣化させる事があシ、このダメージ層を除去する
工程が増加するが、本発明では、ＨＩＥ等のダメージ層
を形成するエツチング法を用いる事なく平坦なエツチン
グが出来る。すなわち湿式エツチング（エツチング液を
用いる方法）だけで済むので簡単であシダメージ層を形
成する事がない。そのために高価なＲＩＩＩ装置を用い
なくても済む。
また素子分離領域の８１０． （２２）のＲＩＩｉｔを
行なわないために、８１０．膜厚のバラツキの増大およ
びオーバーエツチングによる膜厚の減少を無くす事が出
き、プロセス制御が容易となり、半導体装置の特性の均
一化が計れるとともに歩留シ向上になる。
行なわないために、８１０．膜厚のバラツキの増大およ
びオーバーエツチングによる膜厚の減少を無くす事が出
き、プロセス制御が容易となり、半導体装置の特性の均
一化が計れるとともに歩留シ向上になる。
第３図（ａ）、（ｂ）は本発明の別の実施例を示したも
のである。まず、Ｓｉ基板（３１）に選択的に０．５μ
ｍの凹、１部を形成した後、例えば１．０μｍの５ＩＯ
ｔ膜（３２）を形成した後、例えばＮＨ，Ｆ液で８１０
１膜（３２）をエツチングして（破線Ａ）Ｓｉ基板（３
１）と同じ寸法にＳｔＯ。
のである。まず、Ｓｉ基板（３１）に選択的に０．５μ
ｍの凹、１部を形成した後、例えば１．０μｍの５ＩＯ
ｔ膜（３２）を形成した後、例えばＮＨ，Ｆ液で８１０
１膜（３２）をエツチングして（破線Ａ）Ｓｉ基板（３
１）と同じ寸法にＳｔＯ。
膜（３２）を形成した後（第３図（ａ））、例えば０．
１μｍの８１Ｎ膜（３３）を形成した後、例えばブレー
ド法によシ、凸部のＳｉＮ膜（３３）を除去した後、例
えばＮＨ４Ｆ液を用いてＳｉＮ膜（３３）をマスクに８
ｉｏ、膜（３２）をＳｉ基板が露出するまでエツチン
グする（第３図（ｂ））。その後、例えばリン酸を用い
て、ＳｉＮ膜（３３）を除去すれＨｓｔ基板Ｑ凹部にＳ
ｔ基板よりも高いＳ １０．膜（３２）を形成する事が
出来る。
１μｍの８１Ｎ膜（３３）を形成した後、例えばブレー
ド法によシ、凸部のＳｉＮ膜（３３）を除去した後、例
えばＮＨ４Ｆ液を用いてＳｉＮ膜（３３）をマスクに８
ｉｏ、膜（３２）をＳｉ基板が露出するまでエツチン
グする（第３図（ｂ））。その後、例えばリン酸を用い
て、ＳｉＮ膜（３３）を除去すれＨｓｔ基板Ｑ凹部にＳ
ｔ基板よりも高いＳ １０．膜（３２）を形成する事が
出来る。
この方法を用いる事によシ、埋め込む絶縁膜をＳｔ基板
より高く形成する事が容易に出来る。この高（ＳＩＯ，
を埋め込む事によυ、Ｓｉ基板凸部の周辺での電界集中
を防止する事が出来る。このために、別基板凸部の周辺
に出来る寄生トランジスタが形成出来ないようになり、
半導体装置の特性の劣化を防止できる。
より高く形成する事が容易に出来る。この高（ＳＩＯ，
を埋め込む事によυ、Ｓｉ基板凸部の周辺での電界集中
を防止する事が出来る。このために、別基板凸部の周辺
に出来る寄生トランジスタが形成出来ないようになり、
半導体装置の特性の劣化を防止できる。
また、ＳｔＯ，埋め込み後の工程による８１０．膜の膜
厚減りの分だけ、あらかじめ厚（８１０，を形成出来る
事になる。
厚減りの分だけ、あらかじめ厚（８１０，を形成出来る
事になる。
第４図は本発明の別の実施例である。
Ｓ１基板（４１）に凹部を形成する時に例えばＫＯＨ液
を用いて８ｉ基板（４１）をエツチングする事により、
凹部の側面の角度を垂直から斜めに形成しただけで後の
工程は第２図と同一でおる。
を用いて８ｉ基板（４１）をエツチングする事により、
凹部の側面の角度を垂直から斜めに形成しただけで後の
工程は第２図と同一でおる。
この方法によれば、ＳｔＯ，膜（４２）を形成した時、
８ｉ基板（４１）の凹部の寸法が微細な時に発生する５
１０１の密度のりすい所（凹部中央に発生する）が形成
されなくなる。つまり、後の工程で８１０１膜（４２）
の中央部がエツチング速度が速いために凹部になる事を
防止した方法である。この方法を用いれは信頼性の高い
、微細な素子分離が形成出来る。
８ｉ基板（４１）の凹部の寸法が微細な時に発生する５
１０１の密度のりすい所（凹部中央に発生する）が形成
されなくなる。つまり、後の工程で８１０１膜（４２）
の中央部がエツチング速度が速いために凹部になる事を
防止した方法である。この方法を用いれは信頼性の高い
、微細な素子分離が形成出来る。
上記実施例において、絶縁膜として８４０．を用いたが
、他の絶縁膜を用いても曳＜、ｓｔＮやＡＪ、ＯｓやＢ
１０． Ｐ２Ｏ，Ａｓ８Ｇ、 ＢＰ８Ｇ等の一層ちるい
はこれらの積層としても良い。
、他の絶縁膜を用いても曳＜、ｓｔＮやＡＪ、ＯｓやＢ
１０． Ｐ２Ｏ，Ａｓ８Ｇ、 ＢＰ８Ｇ等の一層ちるい
はこれらの積層としても良い。
第２の膜としては、ＳｉＮを用いたが、絶縁膜の耐エツ
チング性があれば良く、Ｐｏ１ｙ−８ｉ 、 ｋＡ、
Ｗ。
チング性があれば良く、Ｐｏ１ｙ−８ｉ 、 ｋＡ、
Ｗ。
等の一層あるいは積層を用いれば良い。
また、第２の膜は除去したが、必要ならは少なくとも一
部を残置させておいても良い。後の工程でのＳｔＯ，膜
等の絶縁膜の膜減υを防止出来る。
部を残置させておいても良い。後の工程でのＳｔＯ，膜
等の絶縁膜の膜減υを防止出来る。
第１図（ａ）、（ｂ）は従来法を示した断面図、第２図
（ａ） 〜（ｄ）、第３図（ａ） 、 （ｂ）及び第４
図は本発明の実施例を示した断面図である。 図において、 １ 、２１．３１．４１・・・Ｓｉ基板、２、２２，３
２．４２・・・ＳｔＯ，膜、３…・・・・・Ｏ・・・轡
・・レジスト、お、３３．４３・・・・・・・ＳｉＮ膜
。
（ａ） 〜（ｄ）、第３図（ａ） 、 （ｂ）及び第４
図は本発明の実施例を示した断面図である。 図において、 １ 、２１．３１．４１・・・Ｓｉ基板、２、２２，３
２．４２・・・ＳｔＯ，膜、３…・・・・・Ｏ・・・轡
・・レジスト、お、３３．４３・・・・・・・ＳｉＮ膜
。
Claims (3)
- （１）半導体基板表面に、選択的に凹凸部を形成する工
程と、この半導体基板表面の全面に少なくとも１層以上
の絶縁膜を形成する工程と、この絶縁膜全面上に前記絶
縁膜の耐エツチング性を有する第２の膜を形成する工程
と、この第２の膜の少くとも前記凸部上に形成された部
分を除去する工程と、残置された第２の膜をマスクに前
記絶縁膜をエツチングする事によ如前記半導体基板の凹
部に前記絶縁膜を残置させる工程とを具備した事を特徴
とする半導体装置の製造方法。 - （２）絶縁膜全形成する工程において、前記絶縁膜の膜
厚を前記凹凸部の断差以上の膜厚を有する事を特徴とす
る特許 導体装置の製造方法。 - （３）第２の膜の凸部上に形成された部分を除去する方
法としてラッピングを用いる事を特徴とする前記特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210582A JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210582A JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913342A true JPS5913342A (ja) | 1984-01-24 |
| JPH0481329B2 JPH0481329B2 (ja) | 1992-12-22 |
Family
ID=14827761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12210582A Granted JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| KR100444311B1 (ko) * | 1997-06-28 | 2004-11-08 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1982
- 1982-07-15 JP JP12210582A patent/JPS5913342A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| KR100444311B1 (ko) * | 1997-06-28 | 2004-11-08 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481329B2 (ja) | 1992-12-22 |
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