JPS59175124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59175124A JPS59175124A JP4913683A JP4913683A JPS59175124A JP S59175124 A JPS59175124 A JP S59175124A JP 4913683 A JP4913683 A JP 4913683A JP 4913683 A JP4913683 A JP 4913683A JP S59175124 A JPS59175124 A JP S59175124A
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- JP
- Japan
- Prior art keywords
- film
- mask
- conductor film
- insulating layer
- etching method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特に多層配
線形成に好適する半導体装置の製造方法に関する。
線形成に好適する半導体装置の製造方法に関する。
近年、半導体装置の高集積化・高密度化に伴い、配線の
微細加工技術及び多層配線技術が益益重要となっている
。微細な多層配線を実現するには、従来反応性イオンエ
ツチング法を用いた導体膜のノ臂ターニングにより配線
層を形成し、この配線層を積層するようにしている。例
えば、１層目の導体膜な上記エツチング法により選択エ
ツチングして１層目の配線層を形成し、この上に絶縁層
を介して２層目の導体膜を被看し、次いで２層目の導体
膜を反応性イオンエツチング法により選択エツチングし
て２層目の配線層を形成している。
微細加工技術及び多層配線技術が益益重要となっている
。微細な多層配線を実現するには、従来反応性イオンエ
ツチング法を用いた導体膜のノ臂ターニングにより配線
層を形成し、この配線層を積層するようにしている。例
えば、１層目の導体膜な上記エツチング法により選択エ
ツチングして１層目の配線層を形成し、この上に絶縁層
を介して２層目の導体膜を被看し、次いで２層目の導体
膜を反応性イオンエツチング法により選択エツチングし
て２層目の配線層を形成している。
しかしながら、この種の方法にあっては次のような問題
があった。すなわち、配線層の形成に際し反応性イオン
エツチング法等の異方性エツチング法を用いているので
、配線層（パターニングされた導体膜）の側面は垂直に
切り立ったものとなり、１層目の配線層形成後に被着し
た絶縁層の表面形状は段差が激しいものとなる。
があった。すなわち、配線層の形成に際し反応性イオン
エツチング法等の異方性エツチング法を用いているので
、配線層（パターニングされた導体膜）の側面は垂直に
切り立ったものとなり、１層目の配線層形成後に被着し
た絶縁層の表面形状は段差が激しいものとなる。
このため、上記絶縁層上に形成する２層目の配線層に段
切れが生じたり、さらに絶縁層の薄い部分で１層目及び
２層目の配線層間の絶縁不良を生じる虞れがあった。
切れが生じたり、さらに絶縁層の薄い部分で１層目及び
２層目の配線層間の絶縁不良を生じる虞れがあった。
また、上記問題を解決する手法として、２層目の導体膜
な被着する前に絶縁層の表面平坦化を行う方法があるが
、この場合厚い絶縁膜の被着、レジストの塗布・表面平
坦化及び全面エツチング等の工程が必要となり、工程の
複雑化を招く。
な被着する前に絶縁層の表面平坦化を行う方法があるが
、この場合厚い絶縁膜の被着、レジストの塗布・表面平
坦化及び全面エツチング等の工程が必要となり、工程の
複雑化を招く。
本発明の目的は、絶縁層の表面平坦化工程等を要するこ
となく絶縁層の表面段差を緩和することができ、配線の
信頼性向上及び工程の簡略化をはかり得る半導体装置の
製造方法を提供することにある。
となく絶縁層の表面段差を緩和することができ、配線の
信頼性向上及び工程の簡略化をはかり得る半導体装置の
製造方法を提供することにある。
本発明の骨子は、パターニング後の導体膜の断面形状を
上側角部の取れた方形とすることにアリ、この形状を実
現するのに等方性エツチング法及び異方性エツチング法
の２者を用いて導体膜ｆ ノ！ターニングすることにあ
る。
上側角部の取れた方形とすることにアリ、この形状を実
現するのに等方性エツチング法及び異方性エツチング法
の２者を用いて導体膜ｆ ノ！ターニングすることにあ
る。
すなわち本発明は、導体膜のパターニングにより配線層
や電極等を形成する半導体装置の製造方法において、絶
縁層で覆われた半導体基板上に導体膜を被着したのち、
この導体膜上にマスク材料層を被着し該材料層をパター
ニングしてマスクを形成し、次いでこのマスクを用い等
方性エツチング法により上記導体Ｗｅその途中までエツ
チングし、しかるのち上記マスクな用い異方性エツチン
グにより上記導体膜をその終点までエツチングするよう
にした方法である。
や電極等を形成する半導体装置の製造方法において、絶
縁層で覆われた半導体基板上に導体膜を被着したのち、
この導体膜上にマスク材料層を被着し該材料層をパター
ニングしてマスクを形成し、次いでこのマスクを用い等
方性エツチング法により上記導体Ｗｅその途中までエツ
チングし、しかるのち上記マスクな用い異方性エツチン
グにより上記導体膜をその終点までエツチングするよう
にした方法である。
本発明によれば、マスクを用いたエツチング後の導体膜
、つ壕すノ母ターニング後の導（［の断面形状を上側角
部の取れた方形とすることができる。したがって、この
導体膜上に層間絶縁層を介して配線層等の導体膜を形成
する場合、上記絶縁層の表面段差が緩和されることから
、上層の導体膜に段切れが生じたり導体膜間で絶縁不良
が生じたりする等の不都合はない。このため、導体膜な
配線層として用いる場合、配線の信頼性向上をはかり得
、さらには素子製造歩留りの向上をはかり得る。また、
層間絶縁層の表面段差を緩和てきることから、この絶縁
層の表面？平坦化する等の複雑な工程が不要となり、工
程の簡略化をはかることも可能である。
、つ壕すノ母ターニング後の導（［の断面形状を上側角
部の取れた方形とすることができる。したがって、この
導体膜上に層間絶縁層を介して配線層等の導体膜を形成
する場合、上記絶縁層の表面段差が緩和されることから
、上層の導体膜に段切れが生じたり導体膜間で絶縁不良
が生じたりする等の不都合はない。このため、導体膜な
配線層として用いる場合、配線の信頼性向上をはかり得
、さらには素子製造歩留りの向上をはかり得る。また、
層間絶縁層の表面段差を緩和てきることから、この絶縁
層の表面？平坦化する等の複雑な工程が不要となり、工
程の簡略化をはかることも可能である。
第１図乃至第６図は本発明の一実施例に係わる半導体装
置製造工程を示す断面図である。まず、第１図に示す如
く所望の素子が形成されたＮ型単結晶シリコン基板１上
に８１０．膜２を形成した。なお、このＳｔＯ，膜２の
形成には、ＣＶＤ法、熱酸化法、その他各種の方法を用
いることができる。次いで、第２図に示す如くＳｉｎ、
膜２上の全面にＭ膜（導体膜）３を０．３〔μ簿〕の厚
さに蒸着したのち、υ膜３上にレジスト （マスク材料
層）４を塗布し、続いてこのレジスト４を所望パターン
Ｉｃパターニングした。ここで、残存したレジスト４か
らマスクが形成されることになる。
置製造工程を示す断面図である。まず、第１図に示す如
く所望の素子が形成されたＮ型単結晶シリコン基板１上
に８１０．膜２を形成した。なお、このＳｔＯ，膜２の
形成には、ＣＶＤ法、熱酸化法、その他各種の方法を用
いることができる。次いで、第２図に示す如くＳｉｎ、
膜２上の全面にＭ膜（導体膜）３を０．３〔μ簿〕の厚
さに蒸着したのち、υ膜３上にレジスト （マスク材料
層）４を塗布し、続いてこのレジスト４を所望パターン
Ｉｃパターニングした。ここで、残存したレジスト４か
らマスクが形成されることになる。
次に、リン酸（Ｈ１ｌＰＯ４） 系溶液によるウェッ
トエツチング法（等方性エツチング法）を用い、第３図
に示す如くレジスト４をマスクとしてＭ膜３ｖｏ、ａ（
μ専〕だけエツチングした。次いで、ｃｃ１４ｗ反応ガ
スとする反応性イオンエツチング法（異方性エツチング
法）を用い、第４図に示す如くレジスト４をマスクとし
てＭ膜３をその終点までエツチングした。これにより、
上側角部の取れた方形断面を有するＭ配線層５が形成さ
れることになる。
トエツチング法（等方性エツチング法）を用い、第３図
に示す如くレジスト４をマスクとしてＭ膜３ｖｏ、ａ（
μ専〕だけエツチングした。次いで、ｃｃ１４ｗ反応ガ
スとする反応性イオンエツチング法（異方性エツチング
法）を用い、第４図に示す如くレジスト４をマスクとし
てＭ膜３をその終点までエツチングした。これにより、
上側角部の取れた方形断面を有するＭ配線層５が形成さ
れることになる。
次に、０．アッシャ−を用いレジスト４を除去したのち
、第５図に示す如く全面に層間絶縁層としてのプラズマ
Ｃ’ＶＤ−８ｊＯ！膜６を被着した。このとき、下層配
線層であるＭ膜３の側壁角度部が取れているので、ｓｉ
ｏ、膜６の表面段差は比較的緩らかなものとなる。次い
で、第６図に示す如（８ｉ０．膜６上に上層配線層とし
てのＭ膜７を蒸着したのち、このＭ膜７をパターニング
し、続いて保護層としてのプラズマＣＶＤ−ＰＥＧ膜８
を被着した。
、第５図に示す如く全面に層間絶縁層としてのプラズマ
Ｃ’ＶＤ−８ｊＯ！膜６を被着した。このとき、下層配
線層であるＭ膜３の側壁角度部が取れているので、ｓｉ
ｏ、膜６の表面段差は比較的緩らかなものとなる。次い
で、第６図に示す如（８ｉ０．膜６上に上層配線層とし
てのＭ膜７を蒸着したのち、このＭ膜７をパターニング
し、続いて保護層としてのプラズマＣＶＤ−ＰＥＧ膜８
を被着した。
かくして形成された半導体装置では、層間絶縁層として
の８１０．膜６の表面段差を緩らかなものとすることが
できる。このため、上層配線層をなすＭ膜７の段切れを
防止することができ、さらに上層配線層と下）ｆｉ配線
層との絶縁不良発生をも未然に防止することができる。
の８１０．膜６の表面段差を緩らかなものとすることが
できる。このため、上層配線層をなすＭ膜７の段切れを
防止することができ、さらに上層配線層と下）ｆｉ配線
層との絶縁不良発生をも未然に防止することができる。
また、層間絶縁層の表面平坦化のための複雑な工程を要
することなく、Ａ／膜３０エツチング時に２種類のエツ
チング法を用いるのみで容易に実現することができる。
することなく、Ａ／膜３０エツチング時に２種類のエツ
チング法を用いるのみで容易に実現することができる。
このため、多層配線を必要とする半導体装置の製造に極
めて有効である。
めて有効である。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記Ａｌ膜の代りには多結晶シリコン膜、
入１−ｓｉ合金膜、その他各種の導体膜を用いることが
できる。さらに、導体膜の形態としては配線層に限るも
のではなく、ＭＯＳ）ランジスタのダート電極形成に適
用することもできる。また、前記等方法エツチング法及
び異方性エツチング法の種類は、導体膜やマスク等の材
質に応じて適宜変更可能である。
い。例えば、前記Ａｌ膜の代りには多結晶シリコン膜、
入１−ｓｉ合金膜、その他各種の導体膜を用いることが
できる。さらに、導体膜の形態としては配線層に限るも
のではなく、ＭＯＳ）ランジスタのダート電極形成に適
用することもできる。また、前記等方法エツチング法及
び異方性エツチング法の種類は、導体膜やマスク等の材
質に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種種変形し
て実施することができる。
て実施することができる。
第１図乃至第６図は本発明の一実施例方法な説明するた
めの工程断面図である。 １・・・シリコン基板（半導体基板）、２・・・８１０
、膜（絶縁層）、３・・・ｉ膜（導体膜）、４・・・レ
ジスト（マスク材料層）、５・・・Ａｌ 配線層、６・
・・Ｓｉｎ、膜、７・・・ｋｌ 膜、８・・・ＰＳＧ膜
。 第１図 第２図 第３図 第５図 第６図 １
めの工程断面図である。 １・・・シリコン基板（半導体基板）、２・・・８１０
、膜（絶縁層）、３・・・ｉ膜（導体膜）、４・・・レ
ジスト（マスク材料層）、５・・・Ａｌ 配線層、６・
・・Ｓｉｎ、膜、７・・・ｋｌ 膜、８・・・ＰＳＧ膜
。 第１図 第２図 第３図 第５図 第６図 １
Claims (1)
- 【特許請求の範囲】 （１１絶縁層で覆われた半導体基板上に導体膜を被看す
る工程と、上記導体膜上にマスク材料層を被看し該材料
層をパターニングしてマスクを形成する工程と、上記マ
スクを用い等方性エツチング法により前記導体膜をその
途中までエツチングする工程と、次いで前記マスクを用
い異方性エツチング法により前記導体膜なその終点まで
エツチングする工程とを具備したことを特徴とする半導
体装置の製造方法。 （２）前記導体膜は、配線層若しくはＭＯＳ）ランノス
タのダート電極な形成するものでアルことを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 （３） 前記導体膜としてＡｌ、前記マスク何科ｊ−
としてレジスト、前記等方性エツチング法としてリン１
ｍ液を用いたウェットエツチング法、前記異方性エツチ
ング法としてＣＣｌ、ｙ：ｘ含むガスを反応ガスとする
反応性イオンエツチング法を用いたことを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4913683A JPS59175124A (ja) | 1983-03-24 | 1983-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4913683A JPS59175124A (ja) | 1983-03-24 | 1983-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175124A true JPS59175124A (ja) | 1984-10-03 |
Family
ID=12822648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4913683A Pending JPS59175124A (ja) | 1983-03-24 | 1983-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347947A (ja) * | 1986-08-18 | 1988-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199223A (en) * | 1981-06-01 | 1982-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1983
- 1983-03-24 JP JP4913683A patent/JPS59175124A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199223A (en) * | 1981-06-01 | 1982-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347947A (ja) * | 1986-08-18 | 1988-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
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