JPS63258021A - 接続孔の形成方法 - Google Patents

接続孔の形成方法

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JPS63258021A
JPS63258021A JP62091876A JP9187687A JPS63258021A JP S63258021 A JPS63258021 A JP S63258021A JP 62091876 A JP62091876 A JP 62091876A JP 9187687 A JP9187687 A JP 9187687A JP S63258021 A JPS63258021 A JP S63258021A
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etching
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Masayasu Abe
正泰 安部
Koichi Mase
間瀬　康一
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    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体素子にとって不可欠なコンタクトホール
もしくはスルーホールの形成に関し特に配線金属層の被
覆性を改善するものである。
（従来の技術） 超ＬＳＩに代表されるように最近の半導体素子、とりわ
け集積回路素子は高機能化及び高集積化の方向をたどっ
ているので、微細パターンの形成は益々重要な要素とな
っている。
一方′、この高機能化及び高集積化に伴い、集積回路素
子等では多層配線が必要となるが、この配線間に配置す
る層間絶縁物層にも当然種々の改良が加えられており、
これに不可欠なスルーホール形成手段でも同様である。
このスルーホール形成にとって必要な技術としては従来
から賞月されてきた等方性エツチング技術に加えて異方
性エツチング技術が最近適用されており、その１つとし
てＲＩＥ（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔｃｈｉｎｇ）
法が挙げられるが、その優れた特徴であるオーバエツチ
ング時におけるサイドエツチング量が少なく５かつ優れ
たエツチング制御性が広く利用されている。
このようにＲＩＥ法によってスルーホールもしくはコン
タクトホール（以後は接続孔と総称する）を設置するの
が一般的であるが、この接続孔の壁面はほぼ垂直に近い
形状となってこの接続孔に堆積する配線金属層はこの壁
面で段切れを起し易いので、第２の配線金属層のカバー
レージを良好にして断線を防止するには接続孔に４５°
〜５５″のテーパーを設置することが必要である。しか
し眉間絶縁膜としてＰ−５ｉＯ（プラズマ５ｉｎ）を利
用する際にはフォトレジストとの選択比、エツチング速
度ならびにエツチング状態の安定性等からテーパー角度
は７０°〜８０°になる。このために第２の配線層の膜
厚はいわゆるフィールド部分のそれの１５％〜３０％し
かなく、動作電流の集中等から発生するマイグレイジョ
ンによっても断線が起りその発生率も高くなる。このた
めにＲＩＥ法を利用して微細化を図るスルーホールでは
テーパーを必要とするためにフォトレジストをある程度
厚くせざるを得ないが、その厚さが１．０μｍ以上では
フォトレジストの後退によるエツチング寸法のバラツキ
が大きくなって微細化にとっては大きな難点となる。
更に第５図に示すように接続孔の開口附近に等方性エツ
チングを施してからＲＩＥで開孔して実効的な孔の深さ
を減少する方法も実施されている。
即ち半導体基板３０表面に絶縁物層３１を被覆し、ここ
に第１の配線金属ＷＪ３２を被着後ここに第２の配線金
属層３７の層間絶縁物層３３を設け、ここに第１の配線
金属層３２を露出する透孔３４を設置する。
先ずこの透孔３４の形成予定位置に等方性食刻手段によ
って椀状部３６を形成後ＲＩＥ法によって垂直部３５を
食刻して透孔３４を得る方法を採用している。
（発明が解決しようとする問題点） 半導体素子の高機能化あるいは高集積化にとって不可欠
な技術要因である微細化が進んで接続孔の寸法が小さく
なると、ここに通常スパッタ法で堆積する配線金属層は
そのシャドウィングによって側壁の位置での厚さに差が
発生して１段切れが起り易くなり、従って前述のように
接続孔にテーパーを形成する手法を採用している。
このテーパーを形成するのにＲＩＩＥ法を利用するため
に層間絶縁物層に対してマスク材となるフォトレジスト
層の食刻速度選択比を近づけると、このフォトレジスト
層が食刻した量だけレジストパターンが後退し接続孔の
壁面にテーパーを生じるが、この食刻の進行に伴って、
フォトレジス！・膜厚も急速に減小するのでピンホール
が発生して。
配線金属層同志が短絡してしまう、更にレジストパター
ンの後退を利用しているので接続孔寸法のバラツキが大
きい難点がある。
更に、第５図に示したように等方性食刻法と異方性食刻
法の組合せによる手法では等方性食刻法゛　　による分
だけ配線金属層堆積時における接続孔の影が減小して被
覆性が改善するものの垂直部に被着する配線金属層の厚
さが薄い難点は避けられず。
この等方性食刻の深さがＲＩＥによる食刻のそれより大
きくなると等方性食刻によって形成される垂直部分が大
きくなってここでの被覆性が悪くなる。
本発明は上記難点を克服する新規な接続孔の製造方法を
提供し、特に第２の配線金属層の被覆性を改善するもの
である。
〔発明の構成〕
（問題点を解決するための手段） この目的を達成するのに本発明では接続孔を形成する絶
縁物層に食刻マスクとしてフォトレジスト層を被覆後等
方性食刻を施して四部を設け、次いで異方性食刻によっ
て透孔を設置する。この後者の食刻によって四部より径
小でかつほぼ垂直な壁面がその大部分を構成する透孔と
し、凹部と垂直部の境界ならびに透孔の開口面に形成さ
れる角部を異方性食刻手段によって除去してテーパーを
形成する手法を採用する。
（作　用） 半導体素子にとって接続孔を必要とするのは半導体基板
表面から内部に向けて不純物を導入して設ける機能素子
に対する電極形成と、多層配線間を接続する場合である
。
この多層配線に接続孔を得るには絶縁物層に隣接して形
成する第１の配線層を他の絶縁物ＪＦ！Ｊ（通常アンド
ープＣＶＤ膜）によって埋設し、このＣＶＤ膜を除去し
てこの第１の配線層を露出する接続孔を形成することに
なる。
この第１の配線層としては導電性金属をスパッタリング
法などによってｌ１ｌｉＴ２μｍ、厚さ０．８μｍ程度
に堆積してその断面はほぼ直方体に構成し、ここに前述
のようにアンドープＣＶＤ膜を堆積するが。
この直方体の角部附近のＣＶＤ膜の機械的強度は比較的
弱い、と言うのはある方向性をもって飛来するイオンを
堆積する際には直方体の側面に堆積し難く、又角部から
堆積し始めるためにその影による影響は避けられず、従
って直方体の角部附近のＣＶＤ膜強度は前述のように弱
い。
一方バイボーラ型トランジスタにあってはそのペースエ
ミッタ間の距離が大きいとその動作時にこの距離の大き
いペースエミッタ間に容量を持ちスピードが落るため、
自己整合法等の適用によってその距離を狭めると共に、
このベース電極ならびにエミッタ電極形成に当っては異
方性食刻手段の適用によって開孔寸法を狭める外、シリ
サイド層や多結晶珪素層をこの開孔に充填し、更にこの
トランジスタ部分と離れた位置で実質的なコンタクトを
形成する手法も採用されている。
しかし、本発明ではこのような複雑な工程を避けて、前
述のように食刻手段を使い分ける。即ち多層配線用の接
続孔形成に当っては最初に実施する等方性食刻手段によ
って得る凹部径が大きくなると前記直方体に隣接するＣ
ＶＤ膜に発生する強度か弱い部分に近接もしくは、接触
してこのＣＶＤ膜にピンホールが形成するので、この等
方性食刻の程度は小さくすなわち透孔のほぼ１ｉ３以内
に押えてこのピンホールによる難点は防止している。
前述のバイポーラ型トランジスタでは半導体基板表面に
隣接して被着するＣＶＤ膜に形成する透孔に導電性金属
層を堆積するが、このＣＶＤ膜の厚さは１μｍ程度であ
る。
更に、エミッタならびにベース間の距離は最小限に狭め
ることが必要であるので、前記透孔の開口面附近を構成
する凹部の深さは小さくせざるを得ず、多層配線を備え
る素子に形成する接続孔と同様に透孔の深さの約１／３
が適当である。
このように接続孔となる透孔の周壁を構成する垂直部は
前述のように第１の配線層ならびに半導体基板に不純物
を導入して形成する領域に隣接することになるが、何れ
も絶縁物層の下地層として本発明では統一する。
次に椀状部の形成に続いて異方性食刻工程によって配置
１ｉＨＩならびにペースエミッタならびにコレクター等
のようにＣＶＤ法によって得る絶縁物層の下地層に対し
てほぼ垂直な周壁をもつ透孔を形成し、この結果椀状部
と垂直部の境界ならびに凹部の開口面に得られる角部を
異方性食刻手段によって除去して、この透孔にテーパー
を形成する。
従ってここに堆積する導電性金属層の被覆率等が改善さ
れるのでこれを以下の第１表に示す。
第１表 このアスペクト比は第２図及び第５図に示すように下地
層から絶縁物層頂面までの距離をＢ、又下地表面におけ
る透孔径をＡとしたＢ／Ａで表わすもので、接続孔導通
確率とは所定の形状を備える１個の接続孔を得る確率を
示したものである。更に仕下り寸法としてはバラツキを
２σで示している。本発明は配＃ｉ層被覆率では第５図
の従来例より勝れており、仕上り寸法では６０°テーパ
ーの従来例より勝れている。更に又ピンホールも少く、
何れも本発明方法の効果を如実に表わしている。
（実施例） 第１図イル二乃至第４図により１本発明を詳述するが、
従来の技術欄と重複する記載が都合上あるが、新番号を
付して説明する。
第１図イル二は、多層配線を施す半導体素子の眉間絶縁
膜に接続孔を設ける例を示すと、Ｓｉ半導体基板１に熱
酸化膜２を被着し、ここには第１の導電性金属層（ＡＩ
２．　ＡＱ−３ｉ　ｏｒ　ＡＲ−Ｓｉ−Ｃｕ）　３を設
けてから眉間絶縁膜としてＣＶＤ法によって酸化珪素４
を２．５μｍ形成し、次に平坦化用レジストを被覆して
からＲＩＩＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈ
ｉｎｇ）法によって。
エッチバック（Ｅｔｃｈｉｎｇ　Ｂａｃｋ）を施してほ
ぼ平坦な表面とする。この酸化珪素膜４の最終的な膜厚
は。
いわゆるフィールドに対応する位置で２．３μｍ、第１
の導電性金属層３に対応する位置では１．５μｍにする
。
次いで、第１図イに示すように第１の導電性金属層（今
後配線層と記載する）３に対応する位置のフォトレジス
トに接続孔用パターン６を設け、これをマスクにして弗
化アンモニウム（ＮＨ４Ｆ）に浸漬し、深さ０．４μｍ
まで等方に食刻後水洗、乾燥を常法通り実施し、引続い
てこのフォトレジストをマスクとしたＲＩＢ法による異
方性エツチングを施す。（第１図口） このＲＩＥでは通常の平行平板電極型の装置を適用し、
条件としてＣＦ４２０ＳＣＣＭ、　０□１０ＳＣＣＭ　
、圧力１．２Ｐａ、　ＲＦｆ１！力３５０力任５０ｗ、
この開孔後はフォトレジスト５を灰化除去して第１図ハ
を得る。
この結果透孔８はその開口面附近を構成する凹部９．第
１の配線Ｍ３に接続しかつ凹部より径小な垂直部１０が
得られ、しかもこの椀状部９の深さを全体のほぼｌ／３
以内とするのは前述の通りである。この椀状部９と垂直
部１０の境界に角部１１が。
又凹部９の開口面にも角部１２が形成されるが、前述の
ＲＩＢと同様な条件によってこの酸化珪素層４を再度エ
ッチバックすることによって、この角部１１、１２が除
去されると共にテーパー１３が得られる。
次に、平滑化されたこの酸化珪素層４にはＡＱ。
１−５ｉもしくはＡＱ−３ｉ−Ｃｕなとの第２の配線層
１４をスパッタリング法などによってこの透孔８に充填
すると共に酸化珪素Ｎ４にも堆積して第２図に示す断面
構造が得られる。
次に第３図に示すバイポーラトランジスタの例について
説明すると、不純物としてＢを含有してρ、２０〜５０
ΩｃＩＩｌのＰ導電型の半導体基板１５を準備し、その
表面の所定の位置に反対導電型の不純物をイオン注入法
もしくは拡散法によって導入して領域を設けるが、これ
はバイポーラ型トランジスタにとってはコレクタ一層で
ある埋込層１６としての役割りを果すものである。
このＰ導電型の半導電基板１５にはρ１として０．５〜
０．６ΩＣ■のＮ−導電型のエピタキシャル層１７を厚
さ２μ重位堆積して１反対導電型の不純物領域を完全に
埋込する。このエピタキシャル層の不純物元素としては
Ｐを利用しており、埋込層１６には１０１″ａｔｏｍｓ
／ｃｃ程度のｓｂを導入して完成している。
次にこのＮ−エピタキシャル層１７に島領域を形成する
ためにＰ＋分離領域１８を、このエピタキシャル層表面
に被着するＢＳＧ被膜からの１０１″ａｔｏ＋ｓｓ／ｃ
ｃ程度のＢの固相拡散によって形成す゛るが、ＢＧＳ被
膜については図示していない。
この分離領域１８完成後には選択酸化層１９を常法に従
って設ける。即ち、この分離領域１８．１９によって囲
まれた島領域内に形成するコレクター接点となるＤｅｅ
ｐ　Ｎ”、　Ｐベース層及びＮ１エミツタ層予定位置に
窒化珪素層からなるマスクを被着後酸素雰囲気下で酸化
していわゆるＬＯＣＯ５酸化Ｊｉ１９を形成後このマス
クを除去後、フォトレジストをマスクとするイオン注入
によりＤｅｅｐ　Ｎ＋形成予定位置に導入してから熱処
理を施して埋込層１６との導通を図ってＤｅｅｐ　Ｎ”
１ｊ２０を設ける。
次いでベース層の形成に移るが、レジストをマスクとし
たイオン注入法によって、Ｂを導入して最終的には、エ
ミッタを囲む部分２１は８Ｘ１０”ａｔｏｍｓ／ｃｃ、
又コンタクトを形成する部分２２は。
１０”ａｔｏｍｓ／ｃｃオーダとし、このベース層２１
には、Ａｓをイオン注入法によって導入して１．５ＸＩ
Ｏ”ａｔｏ＠ｓ／ｃｃ含むエミツタ層２３を形成する。
更に、ＣＶＤ法によって酸化珪素被膜２４を積層して設
けてから前述の接続孔形成工程に移行するが、Ｄｅｅｐ
Ｎ＋暦２０．Ｐ＋ベース層２２及びエミツタ層２３に対
応するＣｖＯ被膜２４の開口径は、この順で約２μｍ。
１．５μ真ならびに０．８μ園であり、このＰ”ベース
層開口とエミッタ開口中心間はほぼ２μｍである。
この第３図では接続孔を形成するのに、等方性食刻手段
によって得られる凹部ならびに異方性食刻手段で設ける
垂直部は共に点線で示しており、鋭角部を除去するＲＩ
Ｂ法によるエッチバックによって形成するテーパ部２５
のみを示している。
尚半導体素子としては最終のパッシベーション層として
Ｉ’ＳＧもしくはＳｉＮ層を設置して完成する。
〔発明の効果〕
本発明方法によって接続孔を設けるとここに堆積する配
線層の被覆性が著しく改善される。第２図及び第３図に
は本発明によって形成する接続孔、第５図には従来方法
として等方性及び異方性食刻法を組合せて形成する接続
孔のそれぞれの被覆性を示しており、この被覆性を示す
指標として、絶縁物層の平坦な位置における膜厚Ｔと、
最もくびれだ部分の厚さｔの比ｔ／Ｔ即ち配線層被覆率
として示すと、この接続孔のアスペクト比Ｂ／Ａ間には
第４図に示す変化がある。
ここで曲線１は本発明、曲線２は第５図に対応するもの
であり、曲線３は図示しないがフォトレジストの後退を
利用して接続孔周壁全面にテーパを形成した場合を示し
ており、曲線１及び２は何れも接続孔が狭くかつ深くな
るに従って被覆率は低下しているが、その差は明らかで
ある。
曲線３では、本発明より多少被覆性に勝っているものの
、第１表に示すように仕上り寸法Ａのバラツキが大きく
、又フォトレジスト膜厚の減少によってピンホール率も
高くなるのに対して１本発明方法によると配線層の被覆
性はテーパエツチングと同様に優れており、かつ加工寸
法精度はＲＩＢ法による場合に近い高い制御性が得られ
る。
更に、開花後のエッチバック工程によってＲＩＥ工程に
よって接続孔底部に貯ったフォトレジストからの汚染物
が除去されるので導通確率が向上する利点もあり（第１
表）、このように本発明方法は量産上の効果が極めて大
きい特徴をもつものである。
【図面の簡単な説明】
第１図イル二は本発明方法の経過を示す断面図、第２図
はこの接続孔を利用して形成した多層配線の断面図、第
３図は本発明方法を示す他の実施例断面図、第４図は接
続孔寸法に対する配線層の被覆率を示す図、第５図は従
来の接続孔を利用して形成する多層配線の断面図である
。

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板に積層する絶縁物層を除去して得られる透
    孔によって露出するこの絶縁物層の下地に導電性金属層
    を堆積するに当り、前記絶縁物層表面に凹部を設けてか
    ら、この凹部内に前記下地に達する透孔を形成後更に異
    方性食刻処理を施すことを特徴とする接続孔の形成方法
    。
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