JPH023303B2 - - Google Patents
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- JPH023303B2 JPH023303B2 JP60066799A JP6679985A JPH023303B2 JP H023303 B2 JPH023303 B2 JP H023303B2 JP 60066799 A JP60066799 A JP 60066799A JP 6679985 A JP6679985 A JP 6679985A JP H023303 B2 JPH023303 B2 JP H023303B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置及びその製造方法に関し、
特に溝型キヤパシタを有するダイナミツクRAM
などに使用されるものである。
特に溝型キヤパシタを有するダイナミツクRAM
などに使用されるものである。
従来の薄型キヤパシタは第２図ａ〜ｃに示すよ
うな方法により製造されている。
うな方法により製造されている。
まず、例えばＰ型シリコン基板１表面にフイー
ルド酸化膜２を形成する。次に、基板１上にホト
レジストパターン３を形成した後、これをマスク
として例えばヒ素をイオン注入することにより
N-型拡散層４を形成する（第２図ａ図示）。次い
で、前記ホトレジストパターン３を除去した後、
例えばCVD酸化膜や窒化膜のような反応性イオ
ンエツチングのマスク材５を形成し、前記N-型
拡散層３上に対応する一部を選択的にエツチング
除去して開孔部を設ける。つづいて、このマスク
材５をマスクとして反応性イオンエツチングによ
り基板１を例えば3μｍの深さまでエツチングし
て溝６を形成する。つづいて、全面にＮ型不純物
の拡散源として例えばPSG膜７を堆積した後、
アニールして溝６に沿うように基板１表面にN-
型拡散層８を形成する（同図ｂ図示）。次いで、
前記PSG膜７及びCVD酸化膜５をエツチングし
た後、熱酸化を行ない、溝６の内面を含む基板１
表面にキヤパシタ酸化膜９を形成する。つづい
て、全面に多結晶シリコン膜を堆積し、不純物を
ドープした後、パターニングしてキヤパシタ電極
１０を形成する（同図ｃ図示）。
ルド酸化膜２を形成する。次に、基板１上にホト
レジストパターン３を形成した後、これをマスク
として例えばヒ素をイオン注入することにより
N-型拡散層４を形成する（第２図ａ図示）。次い
で、前記ホトレジストパターン３を除去した後、
例えばCVD酸化膜や窒化膜のような反応性イオ
ンエツチングのマスク材５を形成し、前記N-型
拡散層３上に対応する一部を選択的にエツチング
除去して開孔部を設ける。つづいて、このマスク
材５をマスクとして反応性イオンエツチングによ
り基板１を例えば3μｍの深さまでエツチングし
て溝６を形成する。つづいて、全面にＮ型不純物
の拡散源として例えばPSG膜７を堆積した後、
アニールして溝６に沿うように基板１表面にN-
型拡散層８を形成する（同図ｂ図示）。次いで、
前記PSG膜７及びCVD酸化膜５をエツチングし
た後、熱酸化を行ない、溝６の内面を含む基板１
表面にキヤパシタ酸化膜９を形成する。つづい
て、全面に多結晶シリコン膜を堆積し、不純物を
ドープした後、パターニングしてキヤパシタ電極
１０を形成する（同図ｃ図示）。
上述した従来の技術では溝６の幅はマスク材５
の開孔幅で決定され、この開孔幅は写真蝕刻法の
最少寸法で決定される。いま、この最少寸法を
1MダイナミツクRAMや256Kビツトスタテイツ
クRAMで考えられる1.2μｍ程度とすると、第２
図ａの工程で形成される溝６は幅1.2μｍ、深さ3μ
ｍとなる。この溝６内に第２図ｃの工程でキヤパ
シタ酸化膜９を形成した後、キヤパシタ電極１０
となる多結晶シリコン膜を埋設するには、多結晶
シリコン膜の膜厚ｔは少なくとも溝６の幅の1/2
以上はなければならず、この場合6000Å以上は必
要である。この膜厚ｔは通常のゲート電極材料の
膜厚である4000Åよりも2000Å以上も厚いため、
パターニングした後、第２図ｃに示す如くキヤパ
シタ電極１０の端部１０ａの段差が大きくなり、
後の工程で形成される上部配線の断線を生じさせ
るおそれがある。
の開孔幅で決定され、この開孔幅は写真蝕刻法の
最少寸法で決定される。いま、この最少寸法を
1MダイナミツクRAMや256Kビツトスタテイツ
クRAMで考えられる1.2μｍ程度とすると、第２
図ａの工程で形成される溝６は幅1.2μｍ、深さ3μ
ｍとなる。この溝６内に第２図ｃの工程でキヤパ
シタ酸化膜９を形成した後、キヤパシタ電極１０
となる多結晶シリコン膜を埋設するには、多結晶
シリコン膜の膜厚ｔは少なくとも溝６の幅の1/2
以上はなければならず、この場合6000Å以上は必
要である。この膜厚ｔは通常のゲート電極材料の
膜厚である4000Åよりも2000Å以上も厚いため、
パターニングした後、第２図ｃに示す如くキヤパ
シタ電極１０の端部１０ａの段差が大きくなり、
後の工程で形成される上部配線の断線を生じさせ
るおそれがある。
また、マスク材とシリコン基板との反対性イオ
ンエツチング時の選択比はそれほど大きくなく、
溝６の深さをいくらでも深くすることはできな
い。このため、従来の構造ではキヤパシタ容量が
期待するほど増加するわけではない。そこで、キ
ヤパシタ容量を増加させるために、２つの溝を非
常に近接させて設けた複雑な構造とすることも考
えられる。しかし、このような構造ではキヤパシ
タの平面的な面積が増加するうえ、その製造工程
も非常に厳密に制御することが必要となる。
ンエツチング時の選択比はそれほど大きくなく、
溝６の深さをいくらでも深くすることはできな
い。このため、従来の構造ではキヤパシタ容量が
期待するほど増加するわけではない。そこで、キ
ヤパシタ容量を増加させるために、２つの溝を非
常に近接させて設けた複雑な構造とすることも考
えられる。しかし、このような構造ではキヤパシ
タの平面的な面積が増加するうえ、その製造工程
も非常に厳密に制御することが必要となる。
本発明は上記事情を考慮してなされたものであ
り、表面の平坦性が良好で上部配線の断線を生じ
るおそれがなく、しかも現状の技術で形成される
溝を用いてキヤパシタ容量を増加し得る半導体装
置及びこのような半導体装置を簡便に製造し得る
方法を提供しようとするものである。
り、表面の平坦性が良好で上部配線の断線を生じ
るおそれがなく、しかも現状の技術で形成される
溝を用いてキヤパシタ容量を増加し得る半導体装
置及びこのような半導体装置を簡便に製造し得る
方法を提供しようとするものである。
本願第１の発明の半導体装置は、第１導電型の
半導体基板主面に設けられた溝に沿つて形成され
た第２導電型の拡散層と、前記溝の底面の一部及
び側壁に形成された第１のキヤパシタ絶縁膜と、
前記溝側壁に沿うように第１のキヤパシタ絶縁膜
を介して溝内に埋設されたキヤパシタ電極の一部
となる第１の導体層と、該第１の導体層の側壁に
形成された第２のキヤパシタ絶縁膜と、該第２の
キヤパシタ絶縁膜を介して溝内に埋設され、前記
第２導電型の拡散層と接続された第２の導体層
と、該第２の導体層の上面に形成された第３のキ
ヤパシタ絶縁膜と、基板主面に形成され、前記第
１の導体層と接続され、前記第２の導体層とは第
３の絶縁膜により絶縁された、キヤパシタ電極の
一部となる第３の導体層とを具備したことを特徴
とするものである。
半導体基板主面に設けられた溝に沿つて形成され
た第２導電型の拡散層と、前記溝の底面の一部及
び側壁に形成された第１のキヤパシタ絶縁膜と、
前記溝側壁に沿うように第１のキヤパシタ絶縁膜
を介して溝内に埋設されたキヤパシタ電極の一部
となる第１の導体層と、該第１の導体層の側壁に
形成された第２のキヤパシタ絶縁膜と、該第２の
キヤパシタ絶縁膜を介して溝内に埋設され、前記
第２導電型の拡散層と接続された第２の導体層
と、該第２の導体層の上面に形成された第３のキ
ヤパシタ絶縁膜と、基板主面に形成され、前記第
１の導体層と接続され、前記第２の導体層とは第
３の絶縁膜により絶縁された、キヤパシタ電極の
一部となる第３の導体層とを具備したことを特徴
とするものである。
このような半導体装置によれば、基板主面に形
成される第３の導体層は溝が完全に埋設され、平
坦化された状態で形成されるので、その膜厚は薄
くてよく、後の工程で形成される上部配線の断線
を生じさせるおそれがない。また、第１の導体
層、第１のキヤパシタ絶縁膜及び第２導電型の拡
散層でキヤパシタを構成するだけでなく、第１の
導体層、第２のキヤパシタ絶縁膜及び第２の導体
層でもキヤパシタを構成することができるので、
キヤパシタ容量を従来よりも大幅に増加すること
ができる。
成される第３の導体層は溝が完全に埋設され、平
坦化された状態で形成されるので、その膜厚は薄
くてよく、後の工程で形成される上部配線の断線
を生じさせるおそれがない。また、第１の導体
層、第１のキヤパシタ絶縁膜及び第２導電型の拡
散層でキヤパシタを構成するだけでなく、第１の
導体層、第２のキヤパシタ絶縁膜及び第２の導体
層でもキヤパシタを構成することができるので、
キヤパシタ容量を従来よりも大幅に増加すること
ができる。
また、本願第２の発明の半導体装置の製造方法
は、第１導電型の半導体基板主面上に第１及び第
２のマスク材を順次形成し、第２のマスク材をマ
スクとして異方性エツチングにより基板をエツチ
ングして溝を形成する工程と、前記第２のマスク
材を除去した後、前記溝に沿う基板表面に第２導
電型の拡散層を形成する工程と、前記溝側壁及び
底面に第１のキヤパシタ絶縁膜を形成する工程
と、溝側壁及び底面に沿うように全面に第１の導
体層を堆積した後、異方性エツチングにより全面
エツチバツクし、溝側壁に沿つて第１のキヤパシ
タ絶縁膜を介して溝内にキヤパシタ電極の一部と
なる第１の導体層を埋設するとともに溝の底面の
一部及び基板主面の第１の絶縁膜を露出させる工
程と、前記第１の導体層の側壁及び上面に第２の
キヤパシタ絶縁膜を形成する工程と、該第２のキ
ヤパシタ絶縁膜をマスクとして露出した第１のキ
ヤパシタ絶縁膜を除去し、溝底面の第２導電型の
拡散層の一部を露出させる工程と、全面に第２の
導体層を堆積した後、全面エツチバツクして第２
の絶縁膜を介して溝内に第２の導体層を埋設し、
第２導電型の拡散層と接続させる工程と、該第２
の導体層の上面に第３のキヤパシタ絶縁膜を形成
する工程と、前記第１のマスク材及び第３のキヤ
パシタ絶縁膜をマスクとして第１の導体層上面の
第２のキヤパシタ絶縁膜を除去する工程と、全面
に第３の導体層を堆積した後、パターニングして
前記第１の導体層と接続した、キヤパシタ電極の
一部となる第３の導体層を形成する工程とを具備
したことを特徴とするものである。
は、第１導電型の半導体基板主面上に第１及び第
２のマスク材を順次形成し、第２のマスク材をマ
スクとして異方性エツチングにより基板をエツチ
ングして溝を形成する工程と、前記第２のマスク
材を除去した後、前記溝に沿う基板表面に第２導
電型の拡散層を形成する工程と、前記溝側壁及び
底面に第１のキヤパシタ絶縁膜を形成する工程
と、溝側壁及び底面に沿うように全面に第１の導
体層を堆積した後、異方性エツチングにより全面
エツチバツクし、溝側壁に沿つて第１のキヤパシ
タ絶縁膜を介して溝内にキヤパシタ電極の一部と
なる第１の導体層を埋設するとともに溝の底面の
一部及び基板主面の第１の絶縁膜を露出させる工
程と、前記第１の導体層の側壁及び上面に第２の
キヤパシタ絶縁膜を形成する工程と、該第２のキ
ヤパシタ絶縁膜をマスクとして露出した第１のキ
ヤパシタ絶縁膜を除去し、溝底面の第２導電型の
拡散層の一部を露出させる工程と、全面に第２の
導体層を堆積した後、全面エツチバツクして第２
の絶縁膜を介して溝内に第２の導体層を埋設し、
第２導電型の拡散層と接続させる工程と、該第２
の導体層の上面に第３のキヤパシタ絶縁膜を形成
する工程と、前記第１のマスク材及び第３のキヤ
パシタ絶縁膜をマスクとして第１の導体層上面の
第２のキヤパシタ絶縁膜を除去する工程と、全面
に第３の導体層を堆積した後、パターニングして
前記第１の導体層と接続した、キヤパシタ電極の
一部となる第３の導体層を形成する工程とを具備
したことを特徴とするものである。
このような方法によれば、現状の技術で形成さ
れる溝の内部に第１のキヤパシタ絶縁膜、第１の
導体層、第２のキヤパシタ絶縁膜及び第２の導体
層を簡便な工程で形成することができ、平面的な
面積を増加させることなく、上述したような効果
を有する本願第１の発明の半導体装置を製造する
ことができる。
れる溝の内部に第１のキヤパシタ絶縁膜、第１の
導体層、第２のキヤパシタ絶縁膜及び第２の導体
層を簡便な工程で形成することができ、平面的な
面積を増加させることなく、上述したような効果
を有する本願第１の発明の半導体装置を製造する
ことができる。
〔発明の実施例〕
以下、本発明の実施例を第１図ａ〜ｇに示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、例えばＰ型シリコン基板２１表面に選択
酸化法によりフイールド酸化膜２２を形成した
後、フイールド酸化膜２２により囲まれた素子領
域表面に熱酸化膜２３を形成する。次に、基板２
１上にホトレジストパターン２４を形成した後、
これをマスクとして例えばヒ素をイオン注入する
ことによりN-型拡散層２５を形成する（第１図
ａ図示）。
酸化法によりフイールド酸化膜２２を形成した
後、フイールド酸化膜２２により囲まれた素子領
域表面に熱酸化膜２３を形成する。次に、基板２
１上にホトレジストパターン２４を形成した後、
これをマスクとして例えばヒ素をイオン注入する
ことによりN-型拡散層２５を形成する（第１図
ａ図示）。
次いで、前記ホトレジストパターン２４を除去
した後、全面に例えば膜厚1500Åのシリコン窒化
膜（第１のマスク材）２６及び膜厚1μｍのCVD
酸化膜（第２のマスク材）２７を順次堆積する。
つづいて、これらCVD酸化膜２７及びシリコン
窒化膜２６の前記N-型拡散層２５上に対応する
幅約1.2μｍの部分を選択的に順次エツチングして
開孔部を形成する。つづいて、残存したCVD酸
化膜２７をマスクとして反応性イオンエツチング
により熱酸化膜２３及び基板２１をエツチングし
て溝２８を形成する（同図ｂ図示）。
した後、全面に例えば膜厚1500Åのシリコン窒化
膜（第１のマスク材）２６及び膜厚1μｍのCVD
酸化膜（第２のマスク材）２７を順次堆積する。
つづいて、これらCVD酸化膜２７及びシリコン
窒化膜２６の前記N-型拡散層２５上に対応する
幅約1.2μｍの部分を選択的に順次エツチングして
開孔部を形成する。つづいて、残存したCVD酸
化膜２７をマスクとして反応性イオンエツチング
により熱酸化膜２３及び基板２１をエツチングし
て溝２８を形成する（同図ｂ図示）。
次いで、前記CVD酸化膜２７を除去した後、
溝２８の形状に沿うように全面に基板２１と逆導
電型の不純物拡散源として例えばPSG膜２９を
堆積する。つづいて、アニールを行ない、PSG
膜２９からリンを拡散させて溝２８に沿う基板２
１内にN-型拡散層３０を形成する（同図ｃ図
示）。
溝２８の形状に沿うように全面に基板２１と逆導
電型の不純物拡散源として例えばPSG膜２９を
堆積する。つづいて、アニールを行ない、PSG
膜２９からリンを拡散させて溝２８に沿う基板２
１内にN-型拡散層３０を形成する（同図ｃ図
示）。
次いで、前記PSG膜２９を除去した後、溝２
８の形状に沿うように全面に例えばシリコン窒化
膜（第１のキヤパシタ絶縁膜）３１を堆積する。
つづいて、溝２８の形状に沿うように全面に膜厚
4000Åの第１の多結晶シリコン膜（第１の導体
層）３２を堆積した後、例えばリンをドープする
（同図ｄ図示）。
８の形状に沿うように全面に例えばシリコン窒化
膜（第１のキヤパシタ絶縁膜）３１を堆積する。
つづいて、溝２８の形状に沿うように全面に膜厚
4000Åの第１の多結晶シリコン膜（第１の導体
層）３２を堆積した後、例えばリンをドープする
（同図ｄ図示）。
次いで、反応性イオンエツチングにより第１の
多結晶シリコン膜３２をその膜厚分だけ全面エツ
チバツクする。この結果、溝２８側壁に沿うよう
にシリコン窒化膜３１を介して溝２８内にキヤパ
シタ電極の一部となる第１の多結晶シリコン膜３
１が埋設される。また、基板２１主面及び溝２８
の形状に対応して第１の多結晶シリコン膜３２に
よつて形成される凹部の底面のシリコン窒化膜３
１の一部が露出する。つづいて、露出したシリコ
ン窒化膜３１を耐酸化性マスクとして熱酸化を行
ない、溝２８内に埋設された第１の多結晶シリコ
ン膜３２の側壁及び上面に熱酸化膜（第２のキヤ
パシタ絶縁膜）３３を形成する。つづいて、熱酸
化膜３３をマスクとして露出しているシリコン窒
化膜３１のみを選択的にエツチングする。この結
果、溝２８の形状に対応して第１の多結晶シリコ
ン膜３２によつて形成される凹部の底面では前記
N-型拡散層３０が露出する（同図ｅ図示）。
多結晶シリコン膜３２をその膜厚分だけ全面エツ
チバツクする。この結果、溝２８側壁に沿うよう
にシリコン窒化膜３１を介して溝２８内にキヤパ
シタ電極の一部となる第１の多結晶シリコン膜３
１が埋設される。また、基板２１主面及び溝２８
の形状に対応して第１の多結晶シリコン膜３２に
よつて形成される凹部の底面のシリコン窒化膜３
１の一部が露出する。つづいて、露出したシリコ
ン窒化膜３１を耐酸化性マスクとして熱酸化を行
ない、溝２８内に埋設された第１の多結晶シリコ
ン膜３２の側壁及び上面に熱酸化膜（第２のキヤ
パシタ絶縁膜）３３を形成する。つづいて、熱酸
化膜３３をマスクとして露出しているシリコン窒
化膜３１のみを選択的にエツチングする。この結
果、溝２８の形状に対応して第１の多結晶シリコ
ン膜３２によつて形成される凹部の底面では前記
N-型拡散層３０が露出する（同図ｅ図示）。
次いで、全面に例えば膜厚4000Åの第２の多結
晶シリコン膜（第２の導体層）３４を堆積した
後、例えばリンをドープする。つづいて、反応性
イオンエツチングにより第２の多結晶シリコン膜
３４をその膜厚分だけ全面エツチバツクする。こ
の結果、溝２８の形状に対応して第１の多結晶シ
リコン膜３２によつて形成される凹部内に第２の
多結晶シリコン膜３４が埋設され、その底部で前
記N-型拡散層３０と接続さる。つづいて、第２
の多結晶シリコン膜３４の上面をアンモニア雰囲
気中でアニールすることにより直接窒化してシリ
コン窒化膜（第３のキヤパシタ絶縁膜）３５を形
成する（同図ｆ図示）。
晶シリコン膜（第２の導体層）３４を堆積した
後、例えばリンをドープする。つづいて、反応性
イオンエツチングにより第２の多結晶シリコン膜
３４をその膜厚分だけ全面エツチバツクする。こ
の結果、溝２８の形状に対応して第１の多結晶シ
リコン膜３２によつて形成される凹部内に第２の
多結晶シリコン膜３４が埋設され、その底部で前
記N-型拡散層３０と接続さる。つづいて、第２
の多結晶シリコン膜３４の上面をアンモニア雰囲
気中でアニールすることにより直接窒化してシリ
コン窒化膜（第３のキヤパシタ絶縁膜）３５を形
成する（同図ｆ図示）。
次いで、前記シリコン窒化膜（第１のマスク
材）２６及びシリコン窒化膜（第３のキヤパシタ
電極）３５をマスクとして第１の多結晶シリコン
膜３２上面の熱酸化膜３３をエツチング除去す
る。つづいて、全面に例えば膜厚4000Åの第３の
多結晶シリコン膜（第３の導体層）３６を堆積し
た後、例えばリンをドープする。つづいて、第３
の多結晶シリコン膜３６をパターニングしてキヤ
パシタ電極の一部を形成し、溝型キヤパシタを製
造する（同図ｇ図示）。
材）２６及びシリコン窒化膜（第３のキヤパシタ
電極）３５をマスクとして第１の多結晶シリコン
膜３２上面の熱酸化膜３３をエツチング除去す
る。つづいて、全面に例えば膜厚4000Åの第３の
多結晶シリコン膜（第３の導体層）３６を堆積し
た後、例えばリンをドープする。つづいて、第３
の多結晶シリコン膜３６をパターニングしてキヤ
パシタ電極の一部を形成し、溝型キヤパシタを製
造する（同図ｇ図示）。
得られた第１図ｇ図示の溝型キヤパシタでは、
基板２１主面に形成される第３の多結晶シリコン
膜３６は溝が完全に埋設され、平坦化された状態
で形成されるので、その膜厚は通常のゲート電極
と同等の4000Å程度の膜厚でよく、後の工程で形
成される図示しない上部配線の断線を生じさせる
おそれがない。また、溝内では第１の多結晶シリ
コン膜（第１の導体層）３２、シリコン窒化膜
（第１のキヤパシタ絶縁膜）３１及びN-型拡散層
３０でキヤパシタを構成するだけでなく、第１の
多結晶シリコン膜（第１の導体層）３２、熱酸化
膜（第２のキヤパシタ絶縁膜）３３及び第２の多
結晶シリコン膜（第２の導体層）３４でもキヤパ
シタを構成することができるので、溝内を有効に
利用することができ、キヤパシタ容量を従来より
も大幅に増加することができる。
基板２１主面に形成される第３の多結晶シリコン
膜３６は溝が完全に埋設され、平坦化された状態
で形成されるので、その膜厚は通常のゲート電極
と同等の4000Å程度の膜厚でよく、後の工程で形
成される図示しない上部配線の断線を生じさせる
おそれがない。また、溝内では第１の多結晶シリ
コン膜（第１の導体層）３２、シリコン窒化膜
（第１のキヤパシタ絶縁膜）３１及びN-型拡散層
３０でキヤパシタを構成するだけでなく、第１の
多結晶シリコン膜（第１の導体層）３２、熱酸化
膜（第２のキヤパシタ絶縁膜）３３及び第２の多
結晶シリコン膜（第２の導体層）３４でもキヤパ
シタを構成することができるので、溝内を有効に
利用することができ、キヤパシタ容量を従来より
も大幅に増加することができる。
また、上記のような方法によれば、反応性エツ
チング法を利用することにより現状の技術で形成
される幅1.2μｍ程度の溝の内部にシリコン窒化膜
（第１のキヤパシタ絶縁膜）３１、第１の多結晶
シリコン膜（第１の導体層）３２、熱酸化膜（第
２のキヤパシタ絶縁膜）３３及び第２の多結晶シ
リコン膜（第２の導体層）３４が形成された複雑
な構造とすることができ、平面的な面積を増加さ
せることなく、上述したような効果を有する溝型
キヤパシタを簡便に製造することができる。
チング法を利用することにより現状の技術で形成
される幅1.2μｍ程度の溝の内部にシリコン窒化膜
（第１のキヤパシタ絶縁膜）３１、第１の多結晶
シリコン膜（第１の導体層）３２、熱酸化膜（第
２のキヤパシタ絶縁膜）３３及び第２の多結晶シ
リコン膜（第２の導体層）３４が形成された複雑
な構造とすることができ、平面的な面積を増加さ
せることなく、上述したような効果を有する溝型
キヤパシタを簡便に製造することができる。
なお、上記実施例では第１、第２及び第３の導
体層として多結晶シリコン膜を用いたが、これに
限らず金属シリサイド膜を用いてもよい。
体層として多結晶シリコン膜を用いたが、これに
限らず金属シリサイド膜を用いてもよい。
また、上記実施例では溝型キヤパシタのみにつ
いて説明したが、本発明に係る溝型キヤパシタを
セルキヤパシタとしてダイナミツクRAMに組込
む等の応用ができることは勿論である。
いて説明したが、本発明に係る溝型キヤパシタを
セルキヤパシタとしてダイナミツクRAMに組込
む等の応用ができることは勿論である。
以上詳述した如く本発明によれば、溝型キヤパ
シタ構造を採用しても表面の平坦性を良好にして
上部配線の断線を防止し、しかも現状の技術で形
成される溝を用いて平面的な面積を増加すること
なくキヤパシタ容量を増加し得る半導体装置及び
このような半導体装置を簡便に製造し得る方法を
提供することができ、ひいては今後の素子の高集
積化に対応できる等顕著な効果を奏するものであ
る。
シタ構造を採用しても表面の平坦性を良好にして
上部配線の断線を防止し、しかも現状の技術で形
成される溝を用いて平面的な面積を増加すること
なくキヤパシタ容量を増加し得る半導体装置及び
このような半導体装置を簡便に製造し得る方法を
提供することができ、ひいては今後の素子の高集
積化に対応できる等顕著な効果を奏するものであ
る。
第１図ａ〜ｇは本発明の実施例における溝型キ
ヤパシタを得るために製造工程を示す断面図、第
２図ａ〜ｃは従来の溝型キヤパシタを得るための
製造工程を示す断面図である。 ２１…Ｐ型シリコン基板、２２…フイールド酸
化膜、２３…熱酸化膜、２４…ホトレジストパタ
ーン、２５…N-型拡散層、２６…シリコン窒化
膜（第１のマスク材）、２７…CVD酸化膜（第２
のマスク材）、２８…溝、２９…PSG膜、３０…
N-型拡散層、３１…シリコン窒化膜（第１のキ
ヤパシタ絶縁膜）、３２…第１の多結晶シリコン
膜（第１の導体層）、３３…熱酸化膜（第２のキ
ヤパシタ絶縁膜）、３４…第２の多結晶シリコン
膜（第２の導体層）、３５…シリコン窒化膜（第
３のキヤパシタ絶縁膜）、３６…第３の多結晶シ
リコン膜（第３の導体層）。
ヤパシタを得るために製造工程を示す断面図、第
２図ａ〜ｃは従来の溝型キヤパシタを得るための
製造工程を示す断面図である。 ２１…Ｐ型シリコン基板、２２…フイールド酸
化膜、２３…熱酸化膜、２４…ホトレジストパタ
ーン、２５…N-型拡散層、２６…シリコン窒化
膜（第１のマスク材）、２７…CVD酸化膜（第２
のマスク材）、２８…溝、２９…PSG膜、３０…
N-型拡散層、３１…シリコン窒化膜（第１のキ
ヤパシタ絶縁膜）、３２…第１の多結晶シリコン
膜（第１の導体層）、３３…熱酸化膜（第２のキ
ヤパシタ絶縁膜）、３４…第２の多結晶シリコン
膜（第２の導体層）、３５…シリコン窒化膜（第
３のキヤパシタ絶縁膜）、３６…第３の多結晶シ
リコン膜（第３の導体層）。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板主面に設けられた溝
に沿つて形成された第２導電型の拡散層と、前記
溝の底面の一部及び側壁に形成された第１のキヤ
パシタ絶縁膜と、前記溝側壁に沿うように第１の
キヤパシタ絶縁膜を介して溝内に埋設されたキヤ
パシタ電極の一部となる第１の導体層と、該第１
の導体層の側壁に形成された第２のキヤパシタ絶
縁膜と、該第２のキヤパシタ絶縁膜を介して溝内
に埋設され、前記第２導電型の拡散層と接続され
た第２の導体層と、該第２の導体層の上面に形成
された第３のキヤパシタ絶縁膜と、基板主面に形
成され、前記第１の導体層と接続され、前記第２
の導体層とは第３の絶縁膜により絶縁された、キ
ヤパシタ電極の一部となる第３の導体層とを具備
したことを特徴とする半導体装置。 ２ 第１導電型の半導体基板主面上に第１及び第
２のマスク材を順次形成し、第２のマスク材をマ
スクとして異方性エツチングにより基板をエツチ
ングして溝を形成する工程と、前記第２のマスク
材を除去した後、前記溝に沿う基板表面に第２導
電型の拡散層を形成する工程と、前記溝側壁及び
底面に第１のキヤパシタ絶縁膜を形成する工程
と、溝側壁及び底面に沿うように全面に第１の導
体層を堆積した後、異方性エツチングにより全面
エツチバツクし、溝側壁に沿つて第１のキヤパシ
タ絶縁膜を介して溝内にキヤパシタ電極の一部と
なる第１の導体層を埋設するとともに溝の底面の
一部及び基板主面の第１の絶縁膜を露出させる工
程と、前記第１の導体層の側壁及び上面に第２の
キヤパシタ絶縁膜を形成する工程と、該第２のキ
ヤパシタ絶縁膜をマスクとして露出した第１のキ
ヤパシタ絶縁膜を除去し、溝底面の第２導電型の
拡散層の一部を露出させる工程と、全面に第２の
導体層を堆積した後、全面エツチバツクして第２
の絶縁膜を介して溝内に第２の導体層を埋設し、
第２導電型の拡散層と接続させる工程と、該第２
の導体層の上面に第３のキヤパシタ絶縁膜を形成
する工程と、前記第１のマスク材及び第３のキヤ
パシタ絶縁膜をマスクとして第１の導体層上面の
第２のキヤパシタ絶縁膜を除去する工程と、全面
に第３の導体層を堆積した後、パターニングして
前記第１の導体層と接続した、キヤパシタ電極の
一部となる第３の導体層を形成する工程とを具備
したことを特徴とする半導体装置の製造方法。 ３ 第１、第２及び第３の導体層が多結晶シリコ
ン膜又は金属シリサイド膜、第１のキヤパシタ絶
縁膜がシリコン窒化膜、第２のキヤパシタ絶縁膜
が熱酸化膜、第３のキヤパシタ絶縁膜がシリコン
窒化膜であることを特徴とする特許請求の範囲第
２項記載の半導体装置の製造方法。 ４ 第２の導体層の上面を直接窒化することによ
り第３のキヤパシタ絶縁膜となるシリコン窒化膜
を形成することを特徴とする特許請求の範囲第２
項又は第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066799A JPS61225851A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066799A JPS61225851A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61225851A JPS61225851A (ja) | 1986-10-07 |
| JPH023303B2 true JPH023303B2 (ja) | 1990-01-23 |
Family
ID=13326274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066799A Granted JPS61225851A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225851A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2578808B2 (ja) * | 1987-05-29 | 1997-02-05 | 松下電器産業株式会社 | 溝堀り型キャパシタの製造方法 |
| JPH01179443A (ja) * | 1988-01-06 | 1989-07-17 | Fujitsu Ltd | 半導体装置 |
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| US5753530A (en) * | 1992-04-21 | 1998-05-19 | Seiko Instruments, Inc. | Impurity doping method with diffusion source of boron-silicide film |
-
1985
- 1985-03-30 JP JP60066799A patent/JPS61225851A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61225851A (ja) | 1986-10-07 |
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