JP2578808B2 - 溝堀り型キャパシタの製造方法 - Google Patents
溝堀り型キャパシタの製造方法Info
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- JP2578808B2 JP2578808B2 JP62135078A JP13507887A JP2578808B2 JP 2578808 B2 JP2578808 B2 JP 2578808B2 JP 62135078 A JP62135078 A JP 62135078A JP 13507887 A JP13507887 A JP 13507887A JP 2578808 B2 JP2578808 B2 JP 2578808B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は溝堀り型キャパシタ及びその製造方法に関す
るものであり、特に浅い溝でも十分な容量が従来法によ
り容易に得られる、簡単な構造の溝堀り型キャパシタ及
びその製造方法に関する。
るものであり、特に浅い溝でも十分な容量が従来法によ
り容易に得られる、簡単な構造の溝堀り型キャパシタ及
びその製造方法に関する。
従来の技術 従来、DRAMにおける溝堀り型キャパシタとしては半導
体基板に深い溝を形成したのち、溝内部に誘電体層を設
け、溝内部にポリシリコンを充填したものがあった。
体基板に深い溝を形成したのち、溝内部に誘電体層を設
け、溝内部にポリシリコンを充填したものがあった。
発明が解決しようとする問題点 従来の溝掘り型キャパシタでは、リソグラフ工程でレ
ジストを解像できる最小寸法以上の幅の溝を用いるの
で、十分な容量を得るために、高アスペクト比を有する
溝を形成する必要があり、溝の形状及び深さの均一性の
制御が困難であり、スループットが低くなるという欠点
があった。
ジストを解像できる最小寸法以上の幅の溝を用いるの
で、十分な容量を得るために、高アスペクト比を有する
溝を形成する必要があり、溝の形状及び深さの均一性の
制御が困難であり、スループットが低くなるという欠点
があった。
本発明は以上のような従来の溝堀り型キャパシタの諸
欠点に鑑み、簡単に形成しうる低アスペクト比の溝にお
いても、十分な容量が得られる溝堀り型キャパシタを提
供するものである。
欠点に鑑み、簡単に形成しうる低アスペクト比の溝にお
いても、十分な容量が得られる溝堀り型キャパシタを提
供するものである。
問題を解決するための手段 上記問題点を解決するため、本発明の溝掘り型キャパ
シタは、湿式エッチング工程で除去可能なサイドウォー
ル膜を形成することにより溝の内部にポリシリコンの凸
部を設け最小寸法以上の幅の溝を形成することを特徴と
する。
シタは、湿式エッチング工程で除去可能なサイドウォー
ル膜を形成することにより溝の内部にポリシリコンの凸
部を設け最小寸法以上の幅の溝を形成することを特徴と
する。
作用 上記方法により、従来の溝掘り型キャパシタと比較し
て、同じ有効面積を1/2以下の深さのシリコン溝を用い
て形成することができる。
て、同じ有効面積を1/2以下の深さのシリコン溝を用い
て形成することができる。
実施例 以下、図面に基づいて本発明について更に詳しく説明
する。
する。
第１図は本発明にかかる溝堀り型キャパシタの一実施
例の断面を示す。半導体基板１は例えばＰ型またはＮ型
のシリコン基板を用いる。シリコン基板に形成する溝内
部には、ポリシリコン層２が設けられ、溝表面及びポリ
シリコン層２表面には例えば酸化膜または窒化膜または
酸化膜と窒化膜の複合層からなる誘電体３を形成し、溝
の凹部にポリシリコン４を埋め込む。半導体基板１及び
ポリシリコン層２とポリシリコン層４は誘電体３により
電気的に絶縁されておりポリシリコン層４に電荷が蓄え
られる。
例の断面を示す。半導体基板１は例えばＰ型またはＮ型
のシリコン基板を用いる。シリコン基板に形成する溝内
部には、ポリシリコン層２が設けられ、溝表面及びポリ
シリコン層２表面には例えば酸化膜または窒化膜または
酸化膜と窒化膜の複合層からなる誘電体３を形成し、溝
の凹部にポリシリコン４を埋め込む。半導体基板１及び
ポリシリコン層２とポリシリコン層４は誘電体３により
電気的に絶縁されておりポリシリコン層４に電荷が蓄え
られる。
シリコン溝の幅はｇ線ステッパーを用いた場合の解像
限界である0.5μｍ、ポリシリコン２の幅は0.2μｍ、シ
リコン溝とポリシリコン２で造られる溝の幅は0.15μｍ
である。
限界である0.5μｍ、ポリシリコン２の幅は0.2μｍ、シ
リコン溝とポリシリコン２で造られる溝の幅は0.15μｍ
である。
以上のような構成の溝堀り型キャパシタは例えば次の
ようにして作成される。すなわちまず、例えば酸化膜５
をマスクとして所望の溝を異方性エッチングによりエッ
チングする（第２図ａ参照）。
ようにして作成される。すなわちまず、例えば酸化膜５
をマスクとして所望の溝を異方性エッチングによりエッ
チングする（第２図ａ参照）。
ここではリソグラフ工程でｇ線ステッパーを用いてい
るため、シリコン溝の幅はこの場合の解像限界である0.
5μｍである。
るため、シリコン溝の幅はこの場合の解像限界である0.
5μｍである。
次に例えばLCVD法により0.15μｍ厚のHTO（High Temp
erature Oxide）膜等を堆積し、異方性エッチングによ
り前記HTO膜をシリコン溝側壁に残存させ、0.15μｍ幅
の（サイドウォール６を形成し（第２図ｂ）、さらにポ
リシリコンを堆積し、ついでこのポリシリコンを全面エ
ッチングすることによりポリシリコン層２を溝中に残存
せしめる（第２図ｃ参照）。ポリシリコン層２の幅は0.
2μｍになる。サイドウォール６をエッチングにより除
去し（第２図ｄ参照）、誘電体層３例えばシリコン酸化
膜を形成し、ついでポリシリコン層４を堆積し、リソグ
ラフ法により、パターニングすることにより所望の溝堀
り型キャパシタを形成する（第２図ｅ参照）。なお、サ
イドウォール６の厚さとポリシリコン層２の厚さを調整
し、サイドウォール６の形成とポリシリコン層２の形成
と異方性エッチングの３つの工程を繰り返すことによ
り、ポリシリコン層２を溝中に複数形成してもよい。ち
なみに上記の例ではポリシリコン層４と半導体基板は電
気的に絶縁されているが、誘電体層３の一部を除去する
工程をポリシリコン層４を堆積する前に行い、半導体基
板と導通するようにしてもよい。工程については詳細は
省略するが、既知のプロセスにより半導体基板上にMOSF
ETを形成し、第３図に示すようなDRAMセルを形成する。
erature Oxide）膜等を堆積し、異方性エッチングによ
り前記HTO膜をシリコン溝側壁に残存させ、0.15μｍ幅
の（サイドウォール６を形成し（第２図ｂ）、さらにポ
リシリコンを堆積し、ついでこのポリシリコンを全面エ
ッチングすることによりポリシリコン層２を溝中に残存
せしめる（第２図ｃ参照）。ポリシリコン層２の幅は0.
2μｍになる。サイドウォール６をエッチングにより除
去し（第２図ｄ参照）、誘電体層３例えばシリコン酸化
膜を形成し、ついでポリシリコン層４を堆積し、リソグ
ラフ法により、パターニングすることにより所望の溝堀
り型キャパシタを形成する（第２図ｅ参照）。なお、サ
イドウォール６の厚さとポリシリコン層２の厚さを調整
し、サイドウォール６の形成とポリシリコン層２の形成
と異方性エッチングの３つの工程を繰り返すことによ
り、ポリシリコン層２を溝中に複数形成してもよい。ち
なみに上記の例ではポリシリコン層４と半導体基板は電
気的に絶縁されているが、誘電体層３の一部を除去する
工程をポリシリコン層４を堆積する前に行い、半導体基
板と導通するようにしてもよい。工程については詳細は
省略するが、既知のプロセスにより半導体基板上にMOSF
ETを形成し、第３図に示すようなDRAMセルを形成する。
発明の効果 本発明の溝掘り型キャパシタは以上の構成からなるも
のであり、湿式エッチング工程で除去可能なサイドウォ
ール膜を形成することにより溝の内部にポリシリコンの
凸部を設け最小法以下の幅の溝を形成することを特徴と
する。これにより、従来の溝掘り型キャパシタと比較し
て、同じ有効面積を1/2以下の深さのシリコン溝を用い
て形成することができ、信頼性の高い溝掘り型キャパシ
タを得ることができる。また、本発明は、特殊な技法を
用いることなく従来法により行うことが可能であり、工
程がマスクレスであるため製造方法も容易いでることか
ら大量生産に適したものである。したがって本発明にか
かる溝堀り型キャパシタ及びその製造方法は極めて産業
上価値の高いものである。
のであり、湿式エッチング工程で除去可能なサイドウォ
ール膜を形成することにより溝の内部にポリシリコンの
凸部を設け最小法以下の幅の溝を形成することを特徴と
する。これにより、従来の溝掘り型キャパシタと比較し
て、同じ有効面積を1/2以下の深さのシリコン溝を用い
て形成することができ、信頼性の高い溝掘り型キャパシ
タを得ることができる。また、本発明は、特殊な技法を
用いることなく従来法により行うことが可能であり、工
程がマスクレスであるため製造方法も容易いでることか
ら大量生産に適したものである。したがって本発明にか
かる溝堀り型キャパシタ及びその製造方法は極めて産業
上価値の高いものである。
第１図は本発明にかかる溝堀り型キャパシタの一実施例
の断面図、第２図は本発明により溝堀り型キャパシタを
製造する工程の一部を示す工程断面図、第３図は本実施
例の溝堀りキャパシタにより作製したDRAMメモリセルの
一実施例の断面図である。 １……半導体基板、２……ポリシリコン、３……誘電
体、４……ポリシリコン、５……酸化膜、６……酸化膜
（サイドウォール）、７……P+シリコン基板、８……n+
ポリシリコン、９……酸化膜Ａ、10……n+ポリシリコ
ン、11……酸化膜Ｂ、12……n+ポリシリコン、13……酸
化膜Ｃ、14……n+拡散層。
の断面図、第２図は本発明により溝堀り型キャパシタを
製造する工程の一部を示す工程断面図、第３図は本実施
例の溝堀りキャパシタにより作製したDRAMメモリセルの
一実施例の断面図である。 １……半導体基板、２……ポリシリコン、３……誘電
体、４……ポリシリコン、５……酸化膜、６……酸化膜
（サイドウォール）、７……P+シリコン基板、８……n+
ポリシリコン、９……酸化膜Ａ、10……n+ポリシリコ
ン、11……酸化膜Ｂ、12……n+ポリシリコン、13……酸
化膜Ｃ、14……n+拡散層。
Claims (1)
- 【請求項１】半導体基板表面に耐エッチング層を形成
し、パターニングを行った後、異方性エッチングによ
り、前記半導体基板をエッチングして溝を形成したの
ち、ポリシリコンに対して選択的にエッチング可能な材
料からなる側壁層を形成し、ポリシリコン層を形成した
のち、エッチングにより、前記側壁層を除去し、前記溝
の内部にポリシリコンの凸部を形成したのち、前記溝の
内部及びポリシリコン凸部の表面に誘電体層を設け、溝
の凹部にポリシリコンを充填するようにした溝堀り型キ
ャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135078A JP2578808B2 (ja) | 1987-05-29 | 1987-05-29 | 溝堀り型キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135078A JP2578808B2 (ja) | 1987-05-29 | 1987-05-29 | 溝堀り型キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299371A JPS63299371A (ja) | 1988-12-06 |
| JP2578808B2 true JP2578808B2 (ja) | 1997-02-05 |
Family
ID=15143322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135078A Expired - Fee Related JP2578808B2 (ja) | 1987-05-29 | 1987-05-29 | 溝堀り型キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578808B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225851A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-05-29 JP JP62135078A patent/JP2578808B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299371A (ja) | 1988-12-06 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |