JP2568638B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2568638B2 JP2568638B2 JP63178501A JP17850188A JP2568638B2 JP 2568638 B2 JP2568638 B2 JP 2568638B2 JP 63178501 A JP63178501 A JP 63178501A JP 17850188 A JP17850188 A JP 17850188A JP 2568638 B2 JP2568638 B2 JP 2568638B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第一実施例 （第１図） 本発明の他の実施例 （第２図） 発明の効果 〔概要〕 半導体装置の製造方法に関し、 素子分離領域とベース領域・エミッタ領域との間の位
置ずれなどに対する位置合わせ余裕を行わないで、素子
分離領域とベース領域・エミッタ域との間の間隔を十分
狭くすることができ、素子微細化及び高速化を実現する
ことができる半導体装置の製造方法を提供することを目
的とし、 基板上に下層側が耐酸化膜である少なくとも３層以上
のマスク層を形成する工程と、該マスク層をマスクとし
て前記基板を選択的にエッチングして幅の異なる溝を形
成する工程と、該幅の異なる溝を覆うように前記マスク
層とは材料の異なる膜を形成する工程と、前記幅の異な
る溝のうち、幅の広い溝底部のみが開口するように前記
マスク層とは材料の異なる膜の異方性エッチングを選択
的に行う工程と、前記マスク層と前記マスク層とは材料
の異なる膜とをマスクにして、前記基板を選択的にエッ
チングして前記幅の広い溝底部にトレンチ溝を形成する
工程と、前記マスク層とは材料と異なる膜を除去する工
程と、前記幅の異なる溝内及び前記トレンチ溝内を選択
的に酸化してシリコン酸化膜を形成する工程と、前記幅
の異なる溝及び前記トレンチ溝を、少なくとも前記基板
上面側の表面を絶縁するように充電する工程と、前記マ
スク層のうち、上層側の膜を前記下層側の耐酸化膜に対
して自己整合させた状態で選択的にエッチングして第１
の微細パターンを形成する工程と、前記下層側の耐酸化
膜の、前記上層側の膜のエッチングにより露出された部
分をエッチングして前記基板を露出させて第２の微細パ
ターンを形成する工程と、露出させた前記基板上にベー
ス引き出し電極を形成するとともに、前記基板の前記ベ
ース引き出し電極直下の部分に外部ベース領域を形成す
る工程と、前記第２の微細パターンを選択的にエッチン
グする工程と、前記基板の、前記第２の微細パターンが
エッチングされた部分直下の部分に内部ベース領域及び
エミッタ領域を形成する工程とを含むように構成する。
置ずれなどに対する位置合わせ余裕を行わないで、素子
分離領域とベース領域・エミッタ域との間の間隔を十分
狭くすることができ、素子微細化及び高速化を実現する
ことができる半導体装置の製造方法を提供することを目
的とし、 基板上に下層側が耐酸化膜である少なくとも３層以上
のマスク層を形成する工程と、該マスク層をマスクとし
て前記基板を選択的にエッチングして幅の異なる溝を形
成する工程と、該幅の異なる溝を覆うように前記マスク
層とは材料の異なる膜を形成する工程と、前記幅の異な
る溝のうち、幅の広い溝底部のみが開口するように前記
マスク層とは材料の異なる膜の異方性エッチングを選択
的に行う工程と、前記マスク層と前記マスク層とは材料
の異なる膜とをマスクにして、前記基板を選択的にエッ
チングして前記幅の広い溝底部にトレンチ溝を形成する
工程と、前記マスク層とは材料と異なる膜を除去する工
程と、前記幅の異なる溝内及び前記トレンチ溝内を選択
的に酸化してシリコン酸化膜を形成する工程と、前記幅
の異なる溝及び前記トレンチ溝を、少なくとも前記基板
上面側の表面を絶縁するように充電する工程と、前記マ
スク層のうち、上層側の膜を前記下層側の耐酸化膜に対
して自己整合させた状態で選択的にエッチングして第１
の微細パターンを形成する工程と、前記下層側の耐酸化
膜の、前記上層側の膜のエッチングにより露出された部
分をエッチングして前記基板を露出させて第２の微細パ
ターンを形成する工程と、露出させた前記基板上にベー
ス引き出し電極を形成するとともに、前記基板の前記ベ
ース引き出し電極直下の部分に外部ベース領域を形成す
る工程と、前記第２の微細パターンを選択的にエッチン
グする工程と、前記基板の、前記第２の微細パターンが
エッチングされた部分直下の部分に内部ベース領域及び
エミッタ領域を形成する工程とを含むように構成する。
本発明は、半導体装置の製造方法に係り、例えば高速
のバイポーラトランジスタの製造方法に適用することが
でき、詳しくは、特にトレンチ溝による素子分離領域に
対して自己整合でベース領域及びエミッタ領域とを微細
に形成することができる半導体装置の製造方法に関する
ものである。
のバイポーラトランジスタの製造方法に適用することが
でき、詳しくは、特にトレンチ溝による素子分離領域に
対して自己整合でベース領域及びエミッタ領域とを微細
に形成することができる半導体装置の製造方法に関する
ものである。
ベース領域、エミッタ領域を自己整合で形成する従来
の半導体装置の製造方法は各種提案されているが、一般
的な方法としてはフィールド酸化膜による素子分離領域
を用いるものが知られている。ベース領域及びエミッタ
領域を自己整合で形成するのは、微細なものが形成する
ことができるというメリットがあるからである。しかし
ながら、フィールド酸化膜にもる素子分離領域を用いる
ものでは、位置ずれなどに対する位置合わせ余裕が必要
であり、素子分離領域とベース領域・エミッタ領域との
間隔を十分狭くすることができす、素子全体の微細化に
とっては限界が生じていた。
の半導体装置の製造方法は各種提案されているが、一般
的な方法としてはフィールド酸化膜による素子分離領域
を用いるものが知られている。ベース領域及びエミッタ
領域を自己整合で形成するのは、微細なものが形成する
ことができるというメリットがあるからである。しかし
ながら、フィールド酸化膜にもる素子分離領域を用いる
ものでは、位置ずれなどに対する位置合わせ余裕が必要
であり、素子分離領域とベース領域・エミッタ領域との
間隔を十分狭くすることができす、素子全体の微細化に
とっては限界が生じていた。
したがって、素子分離領域とベース領域・エミッタ領
域との間隔を十分狭くすることができ、特に素子微細化
及び高速化を実現することができる半導体素子の製造方
法が要求されている。
域との間隔を十分狭くすることができ、特に素子微細化
及び高速化を実現することができる半導体素子の製造方
法が要求されている。
従来、例えばバイポーラトランジスタの微細化、高速
化を実現するためは、ベース領域及びベースコンタクト
領域及び素子分離領域等の面積縮小が必要である。特に
バイポーラトランジスタ等の半導体装置においては、フ
ィールド酸化膜による素子分離領域、ベース領域及びエ
ミッタ領域とが、各々位置合わせによって画定されてお
り、位置ずれなどに対する余裕が必要である。
化を実現するためは、ベース領域及びベースコンタクト
領域及び素子分離領域等の面積縮小が必要である。特に
バイポーラトランジスタ等の半導体装置においては、フ
ィールド酸化膜による素子分離領域、ベース領域及びエ
ミッタ領域とが、各々位置合わせによって画定されてお
り、位置ずれなどに対する余裕が必要である。
従来の半導体装置の製造方法にあっては、素子分離領
域とベース領域・エミッタ領域との間の位置ずれなどに
対する位置合わせ余裕が必要であり、素子分離領域とベ
ース領域・エミット領域との間隔を十分狭くすることが
できず、素子微細化及び高速化を困難にしてるという問
題点があった。
域とベース領域・エミッタ領域との間の位置ずれなどに
対する位置合わせ余裕が必要であり、素子分離領域とベ
ース領域・エミット領域との間隔を十分狭くすることが
できず、素子微細化及び高速化を困難にしてるという問
題点があった。
そこで本発明は、素子分離領域とベース領域・エミッ
タ領域との間の位置ずれなどに対する位置合わせ余裕を
行わないで、素子分離領域とベース領域・エミッタ域と
の間の間隔を十分狭くすることができ、素子微細化及び
高速化を実現することができる半導体装置の製造方法を
提供することを目的としている。
タ領域との間の位置ずれなどに対する位置合わせ余裕を
行わないで、素子分離領域とベース領域・エミッタ域と
の間の間隔を十分狭くすることができ、素子微細化及び
高速化を実現することができる半導体装置の製造方法を
提供することを目的としている。
基板上に下層側が耐酸化膜である少なくとも３層以上
のマスク層を形成する工程と、該マスク層をマスクとし
て前記基板を選択的にエッチングして幅の異なる溝を形
成する工程と、該幅の異なる溝を覆うように前記マスク
層とは材料の異なる膜を形成する工程と、前記幅の異な
る溝のうち、幅の広い溝底部のみが開口するように前記
マスク層とは材料の異なる膜の異方性エッチングを選択
的に行う工程と、前記マスク層と前記マスク層とは材料
の異なる膜とをマスクにして、前記基板を選択的にエッ
チングして前記幅の広い溝底部にトレンチ溝を形成する
工程と、前記マスク層とは材料と異なる膜を除去する工
程と、前記幅の異なる溝内及び前記トレンチ溝内を選択
的に酸化してシリコン酸化膜を形成する工程と、前記幅
の異なる溝及び前記トレンチ溝を、少なくとも前記基板
上面側の表面を絶縁するように充填する工程と、前記マ
スク層のうち、上層側の膜を前記下層側の耐酸化膜に対
して自己整合させた状態で選択的にエッチングして第１
の微細パターンを形成する工程と、前記下層側の耐酸化
膜の、前記上層側の膜のエッチングにより露出された部
分をエッチングして前記基板を露出させて第２の微細パ
ターンを形成する工程と、露出させた前記基板上にベー
ス引き出し電極を形成するとともに、前記基板の前記ベ
ース引き出し電極直下の部分に外部ベース領域を形成す
る工程と、前記第２の微細パターンを選択的にエッチン
グする工程と、前記基板の前記第２の微細パターンがエ
ッチングされた部分直下の部分に内部ベース領域及びエ
ミッタ領域を形成する工程とを含むものである。
のマスク層を形成する工程と、該マスク層をマスクとし
て前記基板を選択的にエッチングして幅の異なる溝を形
成する工程と、該幅の異なる溝を覆うように前記マスク
層とは材料の異なる膜を形成する工程と、前記幅の異な
る溝のうち、幅の広い溝底部のみが開口するように前記
マスク層とは材料の異なる膜の異方性エッチングを選択
的に行う工程と、前記マスク層と前記マスク層とは材料
の異なる膜とをマスクにして、前記基板を選択的にエッ
チングして前記幅の広い溝底部にトレンチ溝を形成する
工程と、前記マスク層とは材料と異なる膜を除去する工
程と、前記幅の異なる溝内及び前記トレンチ溝内を選択
的に酸化してシリコン酸化膜を形成する工程と、前記幅
の異なる溝及び前記トレンチ溝を、少なくとも前記基板
上面側の表面を絶縁するように充填する工程と、前記マ
スク層のうち、上層側の膜を前記下層側の耐酸化膜に対
して自己整合させた状態で選択的にエッチングして第１
の微細パターンを形成する工程と、前記下層側の耐酸化
膜の、前記上層側の膜のエッチングにより露出された部
分をエッチングして前記基板を露出させて第２の微細パ
ターンを形成する工程と、露出させた前記基板上にベー
ス引き出し電極を形成するとともに、前記基板の前記ベ
ース引き出し電極直下の部分に外部ベース領域を形成す
る工程と、前記第２の微細パターンを選択的にエッチン
グする工程と、前記基板の前記第２の微細パターンがエ
ッチングされた部分直下の部分に内部ベース領域及びエ
ミッタ領域を形成する工程とを含むものである。
本発明において、基板とは、例えば導電型がｐ型の半
導体層、例えば導電型がn+型埋め込み半導体層及び導電
型がｎ型のエピタキシャル層から構成されている場合の
態様を含むものである。
導体層、例えば導電型がn+型埋め込み半導体層及び導電
型がｎ型のエピタキシャル層から構成されている場合の
態様を含むものである。
本発明において、幅の異なる溝及びトレンチ溝を、少
なくとも基板上面側の表面を絶縁するように充電する工
程とは、幅の異なる溝を充填する際、基板上面側の表面
が少なくとも絶縁されていればよく、トレンチ溝及び幅
の異なる溝全てを絶縁物で充填して表面を絶縁する場合
の態様と、トレンチ溝を例えばポリシリコン等の半導体
で充填した後、幅の異なる溝を絶縁物で充填して表面を
絶縁する場合の態様とを含むものである。
なくとも基板上面側の表面を絶縁するように充電する工
程とは、幅の異なる溝を充填する際、基板上面側の表面
が少なくとも絶縁されていればよく、トレンチ溝及び幅
の異なる溝全てを絶縁物で充填して表面を絶縁する場合
の態様と、トレンチ溝を例えばポリシリコン等の半導体
で充填した後、幅の異なる溝を絶縁物で充填して表面を
絶縁する場合の態様とを含むものである。
本発明では、基板上に下層側が耐酸化膜である少なく
とも３層以上のマスク層が形成され、このマスク層をマ
スクとして基板の選択的なエッチングにより幅の異なる
溝が形成された後、幅の異なる溝を覆うようにマスク層
とは材料の異なる膜が形成される。次いで、幅の異なる
無沿のうち幅の広い溝底部のみが開口するようにマスク
層のは材料の異なる膜の異方性エッチングが行われ、マ
スク層とマスク層とは材料の異なる膜をマスクにして、
基板の選択的なエッチングにより幅の広い溝底部にトレ
ンチ溝が形成された後、マスク層とは材料の異なる膜が
除去される。次いで、幅の異なる溝内及びトレンチ溝内
の選択的な酸化によりシリコン酸化膜が形成され、幅の
異なる溝及びトレンチ溝が、基板上面側の表面が絶縁さ
れるように充填された後、マスク層のうち上層側の膜
が、下層側の耐酸化膜に対して自己整合させた状態で選
択的にエッチングされて第１の微細パターンが形成され
る。次いで、下層側の耐酸化膜の、上層側の膜のエッチ
ングにより露出された部分がエッチングされて基板が露
出されて第２の微細パターンが形成された後、露出され
た基板上にベース引き出し電極が形成されるとともに、
基板のベース引き出し電極直下の部分に外部ベース領域
が形成される。次いで、第２の微細パターンが選択的に
エッチングされた後、基板の第２の微細パターンがエッ
チングされた部分直下の部分に内部ベース領域及びエミ
ッタ領域が形成される。
とも３層以上のマスク層が形成され、このマスク層をマ
スクとして基板の選択的なエッチングにより幅の異なる
溝が形成された後、幅の異なる溝を覆うようにマスク層
とは材料の異なる膜が形成される。次いで、幅の異なる
無沿のうち幅の広い溝底部のみが開口するようにマスク
層のは材料の異なる膜の異方性エッチングが行われ、マ
スク層とマスク層とは材料の異なる膜をマスクにして、
基板の選択的なエッチングにより幅の広い溝底部にトレ
ンチ溝が形成された後、マスク層とは材料の異なる膜が
除去される。次いで、幅の異なる溝内及びトレンチ溝内
の選択的な酸化によりシリコン酸化膜が形成され、幅の
異なる溝及びトレンチ溝が、基板上面側の表面が絶縁さ
れるように充填された後、マスク層のうち上層側の膜
が、下層側の耐酸化膜に対して自己整合させた状態で選
択的にエッチングされて第１の微細パターンが形成され
る。次いで、下層側の耐酸化膜の、上層側の膜のエッチ
ングにより露出された部分がエッチングされて基板が露
出されて第２の微細パターンが形成された後、露出され
た基板上にベース引き出し電極が形成されるとともに、
基板のベース引き出し電極直下の部分に外部ベース領域
が形成される。次いで、第２の微細パターンが選択的に
エッチングされた後、基板の第２の微細パターンがエッ
チングされた部分直下の部分に内部ベース領域及びエミ
ッタ領域が形成される。
したがって、トレンチ溝による素子分離領域とベース
領域（第１図では外部ベース領域及び内部ベース領域に
該当する）・エミッタ領域との間の位置ずれなどに対す
る位置合わせ余裕を行わないで、素子分離領域とベース
領域・エミッタ領域との間隔を十分狭くすることができ
るようになり、素子微細及び高速化を実現することがで
きるようになる。
領域（第１図では外部ベース領域及び内部ベース領域に
該当する）・エミッタ領域との間の位置ずれなどに対す
る位置合わせ余裕を行わないで、素子分離領域とベース
領域・エミッタ領域との間隔を十分狭くすることができ
るようになり、素子微細及び高速化を実現することがで
きるようになる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｌ）は本発明に係る半導体装置の製
造方法の一実施例を説明するための図である。ここでは
NPN型トランジスタの製造方法に適用する場合を示して
いる。
造方法の一実施例を説明するための図である。ここでは
NPN型トランジスタの製造方法に適用する場合を示して
いる。
これらの図において、１は例えばSiからなり、例えば
ｐ型の基板、２は例えばn+型の埋め込み半導体層、３は
例えばｎ型のエピタキシャル層、４は例えばSi3N4から
なる第１の耐酸化膜で本発明に係る下層側が耐酸化膜に
該当する。５は例えばポリシリコンからなる第１の半導
体層で、本発明に係る上層側の膜に該当する。６は例え
ばSi3N4からなる第２の耐酸化膜、７はマスク層（本発
明に係るマスク層に該当する）で、第１の耐酸化膜４、
第１の半導体層５及び第２の耐酸化膜６とから構成され
ている。8a、8bは溝（本発明に係る幅の異なる溝に該当
する）で、溝8aは溝8bより幅が広く形成されている。９
は例えばSiO2からなる第１のシリコン酸化膜で、本発明
に係るマスク層とは材料の異なる膜に該当する。10はト
レンチ溝で、本発明に係るトレンチ溝に該当する。11は
例えばSiO2らなる第２のシリコン酸化膜で、本発明に係
るシリコン酸化膜に該当する。12は例えばポリシリコン
（PSGまたはノンドープSGでもよい）からなる第２の半
導体層、13は例えばSiO2からなる第３のシリコン酸化
膜、14は第１の微細パターン（本発明に係る第１の微細
パターンに該当する）で、第１の耐酸化膜４、第１の半
導体層５及び第２の耐酸化膜６から構成されている。15
は例えばSiO2らなる第４のシリコン酸化膜、16は第２の
微細パターン（本発明に係る第２の微細パターンに該当
する）で、第１の耐酸化膜４、第１の半導体層５、第２
の耐酸化膜６及び第４のシリコン酸化膜15から構成され
ている。17は例えばポリシリコンからなる第３の半導体
層、18はベース引き出し電極で、本発明に係るベース引
き出し電極に該当する。19は外部ベース領域で、本発明
に係る外部ベース領域に該当する。20はコレクタコンタ
クト領域、21は例えばSiO2からなる第５のシリコン酸化
膜、22はエミッタ窓、23は内部ベース領域、24は例えば
ポリシリコンからなる第４の半導体層、25はエミッタ領
域、26はベース電極窓、27はコレクタ電極窓、28は例え
ばAlからなる配線層、31はコレクタ引き出し電極であ
る。なお、基板１、埋め込み半導体層２及びエピタキシ
ャル層３からなる３層が、本発明に係る基板に該当す
る。
ｐ型の基板、２は例えばn+型の埋め込み半導体層、３は
例えばｎ型のエピタキシャル層、４は例えばSi3N4から
なる第１の耐酸化膜で本発明に係る下層側が耐酸化膜に
該当する。５は例えばポリシリコンからなる第１の半導
体層で、本発明に係る上層側の膜に該当する。６は例え
ばSi3N4からなる第２の耐酸化膜、７はマスク層（本発
明に係るマスク層に該当する）で、第１の耐酸化膜４、
第１の半導体層５及び第２の耐酸化膜６とから構成され
ている。8a、8bは溝（本発明に係る幅の異なる溝に該当
する）で、溝8aは溝8bより幅が広く形成されている。９
は例えばSiO2からなる第１のシリコン酸化膜で、本発明
に係るマスク層とは材料の異なる膜に該当する。10はト
レンチ溝で、本発明に係るトレンチ溝に該当する。11は
例えばSiO2らなる第２のシリコン酸化膜で、本発明に係
るシリコン酸化膜に該当する。12は例えばポリシリコン
（PSGまたはノンドープSGでもよい）からなる第２の半
導体層、13は例えばSiO2からなる第３のシリコン酸化
膜、14は第１の微細パターン（本発明に係る第１の微細
パターンに該当する）で、第１の耐酸化膜４、第１の半
導体層５及び第２の耐酸化膜６から構成されている。15
は例えばSiO2らなる第４のシリコン酸化膜、16は第２の
微細パターン（本発明に係る第２の微細パターンに該当
する）で、第１の耐酸化膜４、第１の半導体層５、第２
の耐酸化膜６及び第４のシリコン酸化膜15から構成され
ている。17は例えばポリシリコンからなる第３の半導体
層、18はベース引き出し電極で、本発明に係るベース引
き出し電極に該当する。19は外部ベース領域で、本発明
に係る外部ベース領域に該当する。20はコレクタコンタ
クト領域、21は例えばSiO2からなる第５のシリコン酸化
膜、22はエミッタ窓、23は内部ベース領域、24は例えば
ポリシリコンからなる第４の半導体層、25はエミッタ領
域、26はベース電極窓、27はコレクタ電極窓、28は例え
ばAlからなる配線層、31はコレクタ引き出し電極であ
る。なお、基板１、埋め込み半導体層２及びエピタキシ
ャル層３からなる３層が、本発明に係る基板に該当す
る。
次に、その製造工程について説明する。
まず、第１図（ａ）に示すように、基板１上に埋め込
み半導体層２及びエピタキシャル層３を順次形成する。
次いで、例えばCVD法によりエピタキシャル層３上に第
１の耐酸化膜４、第１の半導体層５及び第２の耐酸化膜
６を順次形成する。ここで、第１の耐酸化膜４の膜厚は
例えば500Å、第１の半導体層５の膜厚は例えば2000
Å、第２の耐酸化膜６の膜厚は例えば1500Åである。次
いで、例えばRIE法により第２の耐酸化膜６、第１の半
導体層５及び第１の耐酸化膜４の不要な部分を選択的に
エッチングして第１の耐酸化膜４、第１の半導体層５及
び第２の耐酸化膜６からなるマスク層７を形成する。こ
れが本発明の、基板上に下層側が耐酸化膜である３層以
上のマスク層を形成する工程に該当する。
み半導体層２及びエピタキシャル層３を順次形成する。
次いで、例えばCVD法によりエピタキシャル層３上に第
１の耐酸化膜４、第１の半導体層５及び第２の耐酸化膜
６を順次形成する。ここで、第１の耐酸化膜４の膜厚は
例えば500Å、第１の半導体層５の膜厚は例えば2000
Å、第２の耐酸化膜６の膜厚は例えば1500Åである。次
いで、例えばRIE法により第２の耐酸化膜６、第１の半
導体層５及び第１の耐酸化膜４の不要な部分を選択的に
エッチングして第１の耐酸化膜４、第１の半導体層５及
び第２の耐酸化膜６からなるマスク層７を形成する。こ
れが本発明の、基板上に下層側が耐酸化膜である３層以
上のマスク層を形成する工程に該当する。
次に、第１図（ｂ）に示すように、例えばRIE法によ
りマスク層７をマスクとしてエピタキシャル層３を選択
的にエッチングして、幅の異なる溝8a、8bを形成する。
これが本発明の、マスク層をマスクとして基板を選択的
にエッチングして幅の異なる溝を形成する工程に該当す
る。
りマスク層７をマスクとしてエピタキシャル層３を選択
的にエッチングして、幅の異なる溝8a、8bを形成する。
これが本発明の、マスク層をマスクとして基板を選択的
にエッチングして幅の異なる溝を形成する工程に該当す
る。
次に、第１図（ｃ）に示すように、例えばCVD法によ
り溝8a、8bを覆うように膜厚が例えば3000ÅのSiO2（マ
スク層７とな異なる材料のものを用いる）を堆積した
後、異方性エッチング（例えばRIE法）によりSiO2の不
要な部分を選択的にエッチングして第１のシリコン酸化
膜９を形成する。この時、エピタキシャル層３の幅の広
い溝8aの底部のみが開口してエピタキシャル層３が露出
し、幅の狭い溝8b全体、及び幅の広い溝8a側壁にはSiO2
膜が残る。これが本発明の幅の異なる溝を覆うようにマ
スク層とは異なる材料の膜を形成する工程と、幅の異な
る溝のうち、幅の広い溝底部のみが開口するようにマス
ク層とは異なる材料の膜の異方性エッチングを行う工程
に該当する。
り溝8a、8bを覆うように膜厚が例えば3000ÅのSiO2（マ
スク層７とな異なる材料のものを用いる）を堆積した
後、異方性エッチング（例えばRIE法）によりSiO2の不
要な部分を選択的にエッチングして第１のシリコン酸化
膜９を形成する。この時、エピタキシャル層３の幅の広
い溝8aの底部のみが開口してエピタキシャル層３が露出
し、幅の狭い溝8b全体、及び幅の広い溝8a側壁にはSiO2
膜が残る。これが本発明の幅の異なる溝を覆うようにマ
スク層とは異なる材料の膜を形成する工程と、幅の異な
る溝のうち、幅の広い溝底部のみが開口するようにマス
ク層とは異なる材料の膜の異方性エッチングを行う工程
に該当する。
次に、第１図（ｄ）に示すように、異方性エッチング
（例えばRIE法）によりマスク層７及び第１のシリコン
酸化膜９をマスクとしてエピタキシャル層３から基板１
までを選択的にエッチングして素子分離用のトレンチ溝
10を形成する。これが本発明の、マスク層とマスク層と
は材料の異なる膜とをマスクにして、基板をエッチング
してトレンチ溝を形成する工程に該当する。
（例えばRIE法）によりマスク層７及び第１のシリコン
酸化膜９をマスクとしてエピタキシャル層３から基板１
までを選択的にエッチングして素子分離用のトレンチ溝
10を形成する。これが本発明の、マスク層とマスク層と
は材料の異なる膜とをマスクにして、基板をエッチング
してトレンチ溝を形成する工程に該当する。
次に、第１図（ｅ）に示すように、例えばRIE法によ
り第１のシリコン酸化膜９のみを全て選択的にエッチン
グした後、例えば熱酸化法により溝8a、8b及びトレンチ
溝10内を選択的に酸化して第２のシリコン酸化膜11を形
成する。これが本発明の、マスク層とは材料の異なる膜
を除去する工程と、幅の異なる溝内及びトレンチ溝内を
酸化してシリコン酸化膜を形成する工程に該当する。
り第１のシリコン酸化膜９のみを全て選択的にエッチン
グした後、例えば熱酸化法により溝8a、8b及びトレンチ
溝10内を選択的に酸化して第２のシリコン酸化膜11を形
成する。これが本発明の、マスク層とは材料の異なる膜
を除去する工程と、幅の異なる溝内及びトレンチ溝内を
酸化してシリコン酸化膜を形成する工程に該当する。
次に、第１図（ｆ）に示すように、例えばCVD法によ
りトレンチ溝10を覆うようにポリシリコンを堆積した
後、エッチバックによりポリシリコンの不要な部分を選
択的にエッチングしてトレンチ溝10内を埋めるように第
２の半導体層12を形成する。次いで、例えばCVD法によ
り溝8a、8bを覆うようにSiO2を堆積した後、エッチバッ
クによりSiO2不要な部分を選択的にエッチングして溝8
a、8b内を埋めるように第３のシリコン酸化膜13を形成
する。ここで、第１の半導体層５の側壁がエッチングさ
れてやせているが、これは第１図（ｅ）に示すように、
溝8a、8b内を酸化した際、第１の半導体層５の酸化され
た部分が、第３のシリコン酸化膜13を形成する際のエッ
チバックにより除去されたことによるものである。これ
が本発明の、幅の異なる溝及びトレンチ溝を、少なくと
も基板上面側の表面を絶縁するように充填する工程に該
当する。
りトレンチ溝10を覆うようにポリシリコンを堆積した
後、エッチバックによりポリシリコンの不要な部分を選
択的にエッチングしてトレンチ溝10内を埋めるように第
２の半導体層12を形成する。次いで、例えばCVD法によ
り溝8a、8bを覆うようにSiO2を堆積した後、エッチバッ
クによりSiO2不要な部分を選択的にエッチングして溝8
a、8b内を埋めるように第３のシリコン酸化膜13を形成
する。ここで、第１の半導体層５の側壁がエッチングさ
れてやせているが、これは第１図（ｅ）に示すように、
溝8a、8b内を酸化した際、第１の半導体層５の酸化され
た部分が、第３のシリコン酸化膜13を形成する際のエッ
チバックにより除去されたことによるものである。これ
が本発明の、幅の異なる溝及びトレンチ溝を、少なくと
も基板上面側の表面を絶縁するように充填する工程に該
当する。
次に、第１図（ｇ）に示すように、サイドエッチング
により第１の半導体層５の不要な部分を選択的にエッチ
ングして第１の微細パターン14を形成する。この時、第
１の半導体層５の幅の狭いパターンはリフトされ、エピ
タキシャル層３の、第１の半導体層５の残っている部分
直下の領域がエミッタ領域になり、即ち第１の半導体層
５はエミッタを決めるためのパターンになり、第１の半
導体層５がサイドエッチングされた部分は外部ベース領
域になる。これが本発明の、マスク層のうち、上層側の
膜を下層側の耐酸化膜に対して自己整合させた状態でエ
ッチングして第１の微細パターンを形成する工程に該当
する。
により第１の半導体層５の不要な部分を選択的にエッチ
ングして第１の微細パターン14を形成する。この時、第
１の半導体層５の幅の狭いパターンはリフトされ、エピ
タキシャル層３の、第１の半導体層５の残っている部分
直下の領域がエミッタ領域になり、即ち第１の半導体層
５はエミッタを決めるためのパターンになり、第１の半
導体層５がサイドエッチングされた部分は外部ベース領
域になる。これが本発明の、マスク層のうち、上層側の
膜を下層側の耐酸化膜に対して自己整合させた状態でエ
ッチングして第１の微細パターンを形成する工程に該当
する。
次に第１図（ｈ）に示すように、例えば熱酸化法によ
り第１の半導体層５の側壁に第４のシリコン酸化膜15を
形成した後、コントロールエッチング（例えば熱リン酸
を用いたウエットエッチング）により第１の耐酸化膜４
及び第２の耐酸化膜６の不要な部分を選択的にエッチン
グして第２の微細パターン16を形成する。この時、第１
の耐酸化膜４の、第１の半導体層５のエッチングにより
露出された部分がエッチングされてエピタキシャル層３
が露出する。これが本発明の下層側の耐酸化膜の、上層
側の膜のエッチングにより露出された部分をエッチング
して基板を露出させて第２の微細パターンを形成する工
程に該当する。
り第１の半導体層５の側壁に第４のシリコン酸化膜15を
形成した後、コントロールエッチング（例えば熱リン酸
を用いたウエットエッチング）により第１の耐酸化膜４
及び第２の耐酸化膜６の不要な部分を選択的にエッチン
グして第２の微細パターン16を形成する。この時、第１
の耐酸化膜４の、第１の半導体層５のエッチングにより
露出された部分がエッチングされてエピタキシャル層３
が露出する。これが本発明の下層側の耐酸化膜の、上層
側の膜のエッチングにより露出された部分をエッチング
して基板を露出させて第２の微細パターンを形成する工
程に該当する。
次に、第１図（ｉ）に示すように、例えばCVD法によ
りポリシリコンを堆積した後、コントロールエッチング
によりポリシリコンの不要な部分を選択的にエッチング
し平坦になるように第３の半導体層17を形成する。
りポリシリコンを堆積した後、コントロールエッチング
によりポリシリコンの不要な部分を選択的にエッチング
し平坦になるように第３の半導体層17を形成する。
次に、第１図（ｊ）に示すように、ベース引き出し電
極18、外部ベース領域19及びコレクタコンタクト領域20
を形成するためのイオン注入を行う。具体的には、まず
ベース引き出し電極18のポリシリコン部分に例えばB+の
イオン注入を選択的に行った後、熱処理することにより
エピタキシャル層３内に外部ベース領域19を選択的に形
成する。同様にコレクタ引き出し電極31のポリシリコン
部分に例えばP+のイオン注入を選択的に行った後、熱処
理することによりエピタキシャル層３内にコレクタコン
タクト領域20を選択的に形成する。次いで、例えばRIE
法により第３の半導体層17の不要な部分をエッチングし
た後、例えば熱酸化法によりポリシリコンを酸化して第
５のシリコン酸化膜21を形成する。これが本発明のベー
ス引き出し電極を形成するとともに、基板のベース引き
出し電極直下の部分に外部ベース領域を形成する工程に
該当する。
極18、外部ベース領域19及びコレクタコンタクト領域20
を形成するためのイオン注入を行う。具体的には、まず
ベース引き出し電極18のポリシリコン部分に例えばB+の
イオン注入を選択的に行った後、熱処理することにより
エピタキシャル層３内に外部ベース領域19を選択的に形
成する。同様にコレクタ引き出し電極31のポリシリコン
部分に例えばP+のイオン注入を選択的に行った後、熱処
理することによりエピタキシャル層３内にコレクタコン
タクト領域20を選択的に形成する。次いで、例えばRIE
法により第３の半導体層17の不要な部分をエッチングし
た後、例えば熱酸化法によりポリシリコンを酸化して第
５のシリコン酸化膜21を形成する。これが本発明のベー
ス引き出し電極を形成するとともに、基板のベース引き
出し電極直下の部分に外部ベース領域を形成する工程に
該当する。
次に、第１図（ｋ）に示すように、例えばウェットエ
ッチングにより第２の微細パターン16を選択的にエッチ
ングしてエミッタ窓22を形成する。これが本発明の、第
２の微細パターをエッチングする工程に該当する。次い
で、例えばB+のイオン注入を行って内部ベース領域23を
形成する。
ッチングにより第２の微細パターン16を選択的にエッチ
ングしてエミッタ窓22を形成する。これが本発明の、第
２の微細パターをエッチングする工程に該当する。次い
で、例えばB+のイオン注入を行って内部ベース領域23を
形成する。
次に、第１図（ｌ）に示すように、例えばCVD法によ
りエミッタ窓22を覆うようにポリシリコンを堆積したの
ち、例えばAs+をイオン注入によりポリシリコンに導入
する。次いで、例えばRIE法によりポリシリコンの不要
な部分を選択的にエッチングして第４の半導体層24を形
成した後、熱処理することによりエミッタ領域25を形成
する。これと第１図（ｋ）で説明したものが、本発明の
内部ベース領域及びエミッタ領域を形成する工程に該当
する。次いで、ベース電極窓26及びコレクタ電極窓27を
形成した後、例えばスパッタ法によりAlを堆積した後、
Alの不要な部分をエッチングしてベース引き出し電極18
と第４の半導体層24及びコレクタ引き出し電極31とコン
タクトを採するように配線層28を形成することにより、
第１図（ｌ）に示すような半導体装置が完成する。
りエミッタ窓22を覆うようにポリシリコンを堆積したの
ち、例えばAs+をイオン注入によりポリシリコンに導入
する。次いで、例えばRIE法によりポリシリコンの不要
な部分を選択的にエッチングして第４の半導体層24を形
成した後、熱処理することによりエミッタ領域25を形成
する。これと第１図（ｋ）で説明したものが、本発明の
内部ベース領域及びエミッタ領域を形成する工程に該当
する。次いで、ベース電極窓26及びコレクタ電極窓27を
形成した後、例えばスパッタ法によりAlを堆積した後、
Alの不要な部分をエッチングしてベース引き出し電極18
と第４の半導体層24及びコレクタ引き出し電極31とコン
タクトを採するように配線層28を形成することにより、
第１図（ｌ）に示すような半導体装置が完成する。
すなわち、上記実施例では異方性エッチングによる側
壁形成技術を用いてトレンチ溝10による素子分離領域を
一枚のマスク層７で形成し、マスク層７を構成する第１
の半導体層５のサイドエッチングによるパターン後退を
用いてベース引き出し電極18を形成し、残ったパターン
部にベース領域（外部ベース領域19、内部ベース領域2
3）及びエミッタ領域25を形成するようにしたので、ト
レンチ溝10による素子分離領域とベース領域（ベース領
域19及び内部ベース領域23）・エミッタ領域25との間の
位置ずれなどに対する位置合わせ余裕を行わないで、素
子分離領域とベース領域・エミッタ領域25との間の間隔
を十分狭くすることができ、素子微細化及び高速化（具
体的にはコレクタサブ容量、コレクタベース容量を低減
できる）を実現することができる。また、素子分離領域
に対して、ベース領域及びエミッタ領域25を自己整合で
形成することができる。
壁形成技術を用いてトレンチ溝10による素子分離領域を
一枚のマスク層７で形成し、マスク層７を構成する第１
の半導体層５のサイドエッチングによるパターン後退を
用いてベース引き出し電極18を形成し、残ったパターン
部にベース領域（外部ベース領域19、内部ベース領域2
3）及びエミッタ領域25を形成するようにしたので、ト
レンチ溝10による素子分離領域とベース領域（ベース領
域19及び内部ベース領域23）・エミッタ領域25との間の
位置ずれなどに対する位置合わせ余裕を行わないで、素
子分離領域とベース領域・エミッタ領域25との間の間隔
を十分狭くすることができ、素子微細化及び高速化（具
体的にはコレクタサブ容量、コレクタベース容量を低減
できる）を実現することができる。また、素子分離領域
に対して、ベース領域及びエミッタ領域25を自己整合で
形成することができる。
なお、上記実施例では、第１図（ｆ）に示すように、
トレンチ溝10を第２の半導体層12で充填した後、幅の異
なる溝8a、8bを第３のシリコン酸化膜13で充填して基板
１上面側の表面が絶縁されている場合について説明した
が、本発明はこれに限定されるものではなく、幅の異な
る溝8a、8bを充填する際、基板１上面側の表面が少なく
とも絶縁されるように充填されていればよく、具体的に
は例えば、トレンチ溝10及び幅の異なる溝8a、8b全てを
例えばSiO2からなる絶縁物のみで充填して基板１上面側
の表面を絶縁する場合であってもよい。
トレンチ溝10を第２の半導体層12で充填した後、幅の異
なる溝8a、8bを第３のシリコン酸化膜13で充填して基板
１上面側の表面が絶縁されている場合について説明した
が、本発明はこれに限定されるものではなく、幅の異な
る溝8a、8bを充填する際、基板１上面側の表面が少なく
とも絶縁されるように充填されていればよく、具体的に
は例えば、トレンチ溝10及び幅の異なる溝8a、8b全てを
例えばSiO2からなる絶縁物のみで充填して基板１上面側
の表面を絶縁する場合であってもよい。
上記実施例では、第１図（ｌ）に示すように、第４の
半導体層24を形成し、熱処理することによりエミッタ領
域25を形成した後にベース電極窓26及びコレクタ電極窓
27を形成する場合について説明したが、本発明はこれに
限定されるものではなく、第４の半導体層24形成のため
のポリシリコンを堆積する前に、ベース電極窓26及びコ
レクタ電極窓27を形成し、この後第４の半導体層24形成
のためのポリシリコンを堆積し、次いで、エミッタ領域
25形成のためのAs+のイオン注入を行い、次いで配線層2
8形成のためのAlを堆積した後、Al及びポリシリコンを
エッチングして第４の半導体層24及び配線層28を形成す
るという工程を経る場合であってもよい。
半導体層24を形成し、熱処理することによりエミッタ領
域25を形成した後にベース電極窓26及びコレクタ電極窓
27を形成する場合について説明したが、本発明はこれに
限定されるものではなく、第４の半導体層24形成のため
のポリシリコンを堆積する前に、ベース電極窓26及びコ
レクタ電極窓27を形成し、この後第４の半導体層24形成
のためのポリシリコンを堆積し、次いで、エミッタ領域
25形成のためのAs+のイオン注入を行い、次いで配線層2
8形成のためのAlを堆積した後、Al及びポリシリコンを
エッチングして第４の半導体層24及び配線層28を形成す
るという工程を経る場合であってもよい。
上記実施例は、第１図（ａ）に示すように、マスク層
７を第１の耐酸化膜４、第１の半導体層５及び第２の耐
酸化膜６で構成する場合について説明したが本発明はこ
れに限定されるものではなく、マスク層７が下側層が耐
酸化膜である少なくとも３層以上の膜で構成されていれ
ばよく、例えば第２図（ａ）に示すように、マスク層７
を例えばSi3N4からなる耐酸化膜41a、例えばSiO2からな
るシリコン酸化膜42a、例えばSi3N4からなる耐酸化膜41
b及び例えばSiO2からなるシリコン酸化膜42bから構成す
る場合であってもよく、第２図（ｂ）に示すように、例
えばSiO2からなるサイドウォール50aと、例えばSi3N4か
らなる耐酸化膜51a、例えばSiO2からなるシリコン酸化
膜52及び例えばSi3N4からなる耐酸化膜51bとから構成す
る場合であってもよい。
７を第１の耐酸化膜４、第１の半導体層５及び第２の耐
酸化膜６で構成する場合について説明したが本発明はこ
れに限定されるものではなく、マスク層７が下側層が耐
酸化膜である少なくとも３層以上の膜で構成されていれ
ばよく、例えば第２図（ａ）に示すように、マスク層７
を例えばSi3N4からなる耐酸化膜41a、例えばSiO2からな
るシリコン酸化膜42a、例えばSi3N4からなる耐酸化膜41
b及び例えばSiO2からなるシリコン酸化膜42bから構成す
る場合であってもよく、第２図（ｂ）に示すように、例
えばSiO2からなるサイドウォール50aと、例えばSi3N4か
らなる耐酸化膜51a、例えばSiO2からなるシリコン酸化
膜52及び例えばSi3N4からなる耐酸化膜51bとから構成す
る場合であってもよい。
本発明によれば、素子分離領域とベース領域・エミッ
タ領域との間の位置ずれなどに対する位置合わせ余裕を
行わないで、素子分離領域とベース領域・エミッタ領域
との間の間隔を十分狭くすることができ、素子微細化及
び高速化を実現することができるという効果がある。
タ領域との間の位置ずれなどに対する位置合わせ余裕を
行わないで、素子分離領域とベース領域・エミッタ領域
との間の間隔を十分狭くすることができ、素子微細化及
び高速化を実現することができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は本発明に係る半導体装置の製造方法の他の実施
例を説明する図である。 １……基板、 ２……埋め込み半導体層、 ３……エピタキシャル層、 ４……第１の耐酸化膜、 ５……第１の半導体層、 ６……第２の耐酸化膜、 ７……マスク層、 8a、8b……溝、 ９……第１のシリコン酸化膜、 10……トレンチ溝、 11……第２のシリコン酸化膜、 12……第２の半導体層、 13……第３のシリコン酸化膜、 14……第１の微細パターン、 15……第４のシリコン酸化膜、 16……第２の微細パターン、 17……第３の半導体層、 18……ベース引き出し電極、 19……外部ベース領域、 20……コレクタコンタクト領域、 21……第５のシリコン酸化膜、 22……エミッタ窓、 23……内部ベース領域、 24……第４の半導体層、 25……エミッタ領域、 26……ベース電極窓、 27……コレクタ電極窓、 28……配線層、 31……コレクタ引き出し電極。
を説明する図、 第２図は本発明に係る半導体装置の製造方法の他の実施
例を説明する図である。 １……基板、 ２……埋め込み半導体層、 ３……エピタキシャル層、 ４……第１の耐酸化膜、 ５……第１の半導体層、 ６……第２の耐酸化膜、 ７……マスク層、 8a、8b……溝、 ９……第１のシリコン酸化膜、 10……トレンチ溝、 11……第２のシリコン酸化膜、 12……第２の半導体層、 13……第３のシリコン酸化膜、 14……第１の微細パターン、 15……第４のシリコン酸化膜、 16……第２の微細パターン、 17……第３の半導体層、 18……ベース引き出し電極、 19……外部ベース領域、 20……コレクタコンタクト領域、 21……第５のシリコン酸化膜、 22……エミッタ窓、 23……内部ベース領域、 24……第４の半導体層、 25……エミッタ領域、 26……ベース電極窓、 27……コレクタ電極窓、 28……配線層、 31……コレクタ引き出し電極。
Claims (1)
- 【請求項１】基板上に下層側が耐酸化膜である少なくと
も３層以上のマスク層を形成する工程と、 該マスク層をマスクとして前記基板を選択的にエッチン
グして幅の異なる溝を形成する工程と、 該幅の異なる溝を覆うように前記マスク層とは材料の異
なる膜を形成する工程と、 前記幅の異なる溝のうち、幅の広い溝底部のみが開口す
るように前記マスク層とは材料と異なる膜の異方性エッ
チングを選択的に行う工程と、 前記マスク層と前記マスク層とは材料の異なる膜とをマ
スクにして、前記基板を選択的にエッチングして前記幅
の広い溝底部にトレンチ溝を形成する工程と、 前記マスク層とは材料の異なる膜を除去する工程と、 前記幅の異なる溝内及び前記トレンチ溝内を選択的に酸
化してシリコン酸化膜を形成する工程と、 前記幅の異なる溝及び前記トレンチ溝を、少なくとも前
記基板上面側の表面を絶縁するように充電する工程と、 前記マスク層のうち，上層側の膜を前記下層側の耐酸化
膜に対して自己整合させた状態で選択的にエッチングし
て第１の微細パターンを形成する工程と、 前記下層側の耐酸化膜の、前記上層側の膜のエッチング
により露出された部分をエッチングして前記基板を露出
させて第２の微細パターンを形成する工程と、 露出された前記基板上にベース引き出し電極を形成する
とともに、前記基板の前記ベース引き出し電極直下の部
分に外部ベース領域を形成する工程と、 前記第２の微細パターンを選択的にエッチングする工程
と、 前記基板の、前記第２の微細パターンがエッチングされ
た部分直下の部分に内部ベース領域及びエミッタ領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178501A JP2568638B2 (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178501A JP2568638B2 (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228330A JPH0228330A (ja) | 1990-01-30 |
| JP2568638B2 true JP2568638B2 (ja) | 1997-01-08 |
Family
ID=16049567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178501A Expired - Lifetime JP2568638B2 (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2385031A1 (en) * | 1999-09-17 | 2001-03-22 | Telefonaktiebolaget Lm Ericsson | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| JP7346218B2 (ja) * | 2018-12-06 | 2023-09-19 | 東京エレクトロン株式会社 | エッチング処理方法及び基板処理装置 |
-
1988
- 1988-07-18 JP JP63178501A patent/JP2568638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228330A (ja) | 1990-01-30 |
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