JP4083869B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に基板をＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕ１ａｔｏｒ）基板とする、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタの製造方法に関する。
【０００２】
【従来の技術】
絶縁膜の上にシリコン単結晶薄膜を形成したＳＯＩ基板は基板とデバイス層が電気的に分離しているため、素子の絶縁耐圧が高い、寄生容量が低い、基板バイアス効果が著しく低い等の多くの特長を有し、今後のＬＳＩの重要な要素技術となる可能性を有している。
【０００３】
従来は、シリコン基板に酸素を高エネルギーでイオン注入し、高温で熱処理することによりシリコン基板に埋込み酸化膜を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法や、シリコン基板上に形成した絶縁膜上にポリシリコン膜を堆積後、このポリシリコン膜をレーザで結晶化させＳＯＩ構造を得るポリシリコン堆積再結晶法等によりＳＯＩ構造の基板を形成していた。
【０００４】
【発明が解決しようとする課題】
従来のＳＩＭＯＸ法ではイオン注入による基板部分の損傷が大きく、また堆積再結晶法では結晶化が難しい、等の問題があった。
【０００５】
本発明者は上記問題を解決する「半導体装置及びその製造方法」（特開平４−２５０６６７）を既に提案している。この発明は、シリコン基板上に、この基板の一部をこの基板の主平面に対し略垂直に凸状に残存させたシリコン基板部分を形成し、これをＳＯＩ構造における半導体層とし、更にこの凸状に残存させたシリコン基板部分の側面の一部に接して絶縁膜を設け、これをＳＯＩ構造における絶縁膜とし、凸状に残存させたシリコン基板部分の、絶縁膜を設けた側面と対向する側面側に半導体素子を作り込むようにしたことを内容とするものである。
【０００６】
したがってＳＯＩ構造の半導体層として元々の半導体基板自体を用いるので、半導体層の結晶性は完全であることから、上記従来法の問題を解決できるというものであった。上記特許出願ではＳＯＩ構造の半導体装置及びその製造方法を提案した。
【０００７】
本発明は、既に本発明者が提案したＳＯＩ構造の半導体装置を得るための新規な、半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、半導体基板上に所定間隔で複数の第１の溝を形成する第１の工程と、前記複数の各第１の溝の縁端部からそれぞれ所定長だけ延在した位置間の前記複数の第１の溝以外の半導体基板表面に耐酸化性マスクパターンを形成し、その後に熱酸化することにより該耐酸化性マスクパターンで覆われていない前記第１の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、その後前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングし第２の溝を形成する第３の工程と、前記第２の溝側面に半導体素子を形成する第４の工程とを有することを特徴とする。
【００１１】
請求項１に記載の半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００１２】
請求項２に記載の発明は、半導体基板上に所定間隔で複数の溝を形成する第１の工程と、前記複数の溝のうちの特定の溝の内部及び該特定の溝の縁端部から所定長だけ延在した位置に至る領域における前記半導体基板表面に耐酸化性マスクパターンを形成し、その後に前記半導体基板表面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記複数の溝のうちの前記特定の溝以外の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、その後前記耐酸化マスクパターンを除去し、該耐酸化マスクパターンが除去された前記特定の溝側面に半導体素子を形成する第３の工程とを有することを特徴とする。
【００１３】
請求項２に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００１４】
請求項３に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、その後該耐酸化性マスクパターンの側壁に側壁絶縁膜を形成する第１の工程と、その後に前記耐酸化性マスクパターン及び側壁絶縁膜をマスクにして前記半導体基板をエッチングすることにより第１の溝を形成する第２の工程と、その後前記側壁絶縁膜を除去し、前記耐酸化性マスクパターンをマスクにして熱酸化することにより該耐酸化性マスクパターンで覆われていない前記溝を含む基板表面に酸化膜を形成する第３の工程と、その後、前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、前記第２の溝側面に半導体素子を形成する第５の工程とを有することを特徴とする。
【００１５】
請求項３に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を１回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００１６】
更にＳＯＩ構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００１７】
請求項４に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、該耐酸化性マスクパターンで覆われていない部分の半導体基板表面をエッチングして第１の溝を形成する第１の工程と、その後、前記半導体基板全面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記第１の溝内の基板表面に酸化膜を形成する第２の工程と、その後、前記耐酸化性マスクパターンを除去し、前記第１の溝内及び該第１の溝の縁端部から所定長だけ延在した位置に至る前記半導体基板上の領域に絶縁膜マスクパターンを形成する第３の工程と、前記絶縁膜マスクパターンに覆われていない前記半導体基板上の領域を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、前記第２の溝側面に半導体素子を形成する第５の工程とを有することを特徴とする。
【００１８】
請求項４に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された第１の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第１の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第１の実施の形態に係る半導体装置の製造方法を図１及び図２に基づいて説明する。
【００２３】
まず、図１（Ａ）に示すように、半導体基板としてのシリコン基板１０をエッチングするためのマスクパターン２０、２２、２４、２６をレジスト等で形成し、これをマスクにして異方性エッチングを行うことによりシリコン基板１０を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔の溝３０、３２、３４を形成する。溝３０、３２、３４は本発明の第１の溝に相当する。
【００２４】
次に、マスクパターン２０、２２、２４、２６を除去し、溝３０、３２、３４を含めたシリコン基板１０表面を酸素雰囲気にて熱処理することにより酸化し、酸化膜４０を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図１（Ｂ））。尚、図１（Ｂ）中の破線１００は酸化前のシリコン基板１０の表面位置を示すものである。
【００２５】
その後、酸化膜・窒化膜等の絶縁膜を成膜し、この絶縁膜をパターニングすることにより溝３０、３２、３４の各溝部分及び各溝３０、３２、３４の縁端部から所定長だけ延在した位置に至る範囲の酸化膜をマスクする、シリコン基板１０をエッチングするためのエッチング用マスクパターン５０、５２、５４を形成する（図１（Ｃ））。ここでエッチング用マスクパターン５０、５２、５４は本実施の形態では溝３０、３２、３４内に埋め込まれ上部表面は概ね平坦な形状になるよう形成したが、その表面形状はこの例に限らず溝に概ね沿った形状であっても基本的にはかまわない。
【００２６】
次にエッチング用マスクパターン５０、５２、５４をマスクにしてエッチング用マスクパターン５０、５２、５４で覆われていない領域の酸化膜４０及びシリコン基板１０を所定の深さまで異方性エッチングを行うことにより溝６０、６２を形成する。これにより、酸化膜４０は酸化膜４０ａ、４０ｂ、４０ｃに分離される。（図１（Ｄ））。溝６０、６２は本発明の第２の溝に相当する。
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００２７】
また、図１（Ｄ）に示す工程に引き続き、エッチング用マスクパターン５０、５２、５４を除去し、ＳＯＩ基板を図１（Ｅ）に示す形状に形成することも可能である。この場合にエッチング用マスクパターン５０、５２、５４としてはレジストを使用するこができる。尚、図１（Ｄ）、図１（Ｅ）において符号ＴはＳＯＩ基板のシリコン半導体層の厚みを示している。
【００２８】
図１（Ｄ）に示す工程を終了した後、図示してないが、溝６０、６２の側面に半導体素子、例えば、ＭＯＳトランジスタを形成する。具体的には溝６０、６２の側面にゲート酸化膜、ゲート電極配線を形成すると共に、ソース及びドレインとなる拡散層の形成、等を行なうことによりＭＯＳトランジスタが完成するが、本実施の形態を含め以降、詳細説明は省略する。この工程の概要のみを図２を参照して説明する。
【００２９】
図２はゲート電極周辺の構造を、図１（Ｄ）に示す断面の一部のみに注目して示した要部斜視図である。図１に示した製造工程でＳＯＩ基板の基本構造を完成させた後、溝６０、６２の側面の全面を酸化しゲート酸化膜を例えば膜厚５ｎｍ〜３０ｎｍ程度に成膜する。その後ゲート酸化膜上にｎ+ ポリシリコン等の導電膜を成膜後、ゲート形状にパターニングしてゲート酸化膜７０、ゲート電極７２を形成する。その後、斜め上方からｎ型またはｐ型のイオン注入を行いソース拡散領域７４及びドレイン拡散領域７６を形成する。
【００３０】
以上でチャネル領域が概ね垂直方向のＳＯＩ構造ＭＯＳトランジスタが形成される。尚、実際の製造工程においては、上述した工程に加え、各種洗浄、Ｖｔ制御用や寄生チャネル防止用等の各種イオン注入、各種中間絶縁膜及び層間絶縁膜の形成、配線形成、等が必要であるが、これらの工程は本発明とは直接、関係がないので本発明の各実施の形態では説明を省略する。
【００３１】
以上に説明したように本発明の第１の実施の形態に係る半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層（シリコン部分）は元々の半導体基板自体を用いているので、半導体の結晶性は良好であり、またＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を半導体基板表面を熱酸化することにより形成するようにしたので、ＣＶＤ法により酸化膜を形成する場合に比して半導体層との界面の欠陥をより低減することができる
したがって、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる。
【００３２】
本発明の第２の実施の形態に係る半導体装置の製造方法を図３及び図４を参照して説明する。
【００３３】
図３（Ａ）に示すように半導体基板としてのシリコン基板１０表面にシリコン基板１０をエッチングするためのマスクパターン２０、２２、２４、２６をレジスト等で形成し、これをマスクにして異方性エッチングを行うことにより基板を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔で溝３０、３２、３４を形成する（図３（Ｂ））。図３（Ｂ）はマスクパターン２０、２２、２４、２６を除去した状態を示している。溝３０、３２、３４は本発明の第１の溝に相当する。
【００３４】
次に窒化膜をシリコン基板１０の全面に成膜し、パターニングすることにより、溝３０，３２，３４の縁端部からそれぞれ、所定長延在した位置間の溝３０，３２，３４以外のシリコン基板１０の平坦部領域に耐酸化性の窒化膜マスクパターン８０、８２、８４、８６を形成する（図３（Ｃ））。ここで図３（Ｃ）に示すように各マスクパターンと隣接する左右の溝の縁端部との間の距離Ｌ１、Ｌ２は図３（Ｆ）に示すＳＯＩ基板の半導体層（シリコン層）の厚みＴを決めるものであり、溝酸化膜厚を考慮して所望の値に設定する。
【００３５】
その後、溝３０、３２、３４を含むシリコン基板１０表面を酸素雰囲気にして熱処理することにより熱酸化し、耐酸化性マスクパターン８０、８２、８４、８６で覆われていない溝３０、３２、３４を含むシリコン基板１０表面に酸化膜９０、９２、９４を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図３（Ｄ））。
【００３６】
更に耐酸化性マスクパターン８０、８２、８４、８６を除去し（図３（Ｅ））、酸化膜９０、９２、９４をマスクにしてシリコン基板１０を所定の深さまでエッチングし、溝１１０、１１２、１１４、１１６を形成する（図３（Ｆ））。図３（Ｆ）において符号ＴはＳＯＩ基板の半導体層の厚さを示している。溝１１０、１１２、１１４、１１６は本発明の第２の溝に相当する。
【００３７】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００３８】
図４はゲート電極周辺の構造を、図４（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、１２０はゲート酸化膜、１２２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００３９】
本発明の第２の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる、という第１の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００４０】
次に本発明の第３の実施の形態に係る半導体装置の製造方法を図５及び図６を参照して説明する。
【００４１】
まず図５（Ａ）に示すように、半導体基板としてのシリコン基板１０表面に半導体基板１０をエッチングするためのマスクパターン１３０、１３２、１３４、１３６、１３８をレジスト等で形成する。
【００４２】
次いでマスクパターン１３０、１３２、１３４、１３６、１３８をマスクにして異方性エッチングを行うことによりシリコン基板１０を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔で溝１４０、１４２、１４４、１４６を形成し、エッチング後、マスクパターン１３０、１３２、１３４、１３６、１３８を除去する（図５（Ｂ））。
【００４３】
次に複数の溝１４０、１４２、１４４、１４６のうち特定の溝、例えば、溝１４２、１４６の溝内部及びその溝の縁端部より所定長だけ延在した位置に至る領域におけるシリコン基板１０の表面に耐酸化性マスクパターン１５０、１５２を形成する（図５（Ｃ））。この耐酸化性マスクパターン１５０、１５２は例えば、窒化膜をシリコン基板１０の全面に成膜し、これをパターニングすることに形成する。
【００４４】
その後、シリコン基板１０表面を酸素雰囲気にて熱処理することで熱酸化し、耐酸化性マスクパターン１５０、１５２で覆われていない特定の溝１４２、１４６以外の溝１４０、１４４を含むシリコン基板１０表面に酸化膜１６０、１６２を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図５（Ｄ））。
【００４５】
次いで耐酸化性マスクパターン１５０、１５２を除去する（図５（Ｅ））。
【００４６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００４７】
図６はゲート電極周辺の構造を、図５（Ｅ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、１７０はゲート酸化膜、１７２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００４８】
本発明の第３の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる、という第１の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００４９】
次に本発明の第４の実施の形態に係る半導体装置の製造方法を図７及び図８を参照して説明する。
【００５０】
まず、図７（Ａ）に示すように、半導体基板としてのシリコン基板１０表面にシリコン基板１０をエッチングするための耐酸化性のマスクパターン１８０、１８２、１８４、１８６を所定間隔で形成する。この耐酸化性マスクパターン１８０、１８２、１８４、１８６は例えば、窒化膜をシリコン基板１０全面に成膜し、パターニングすることにより０．５μｍ〜１．０μｍ程度の膜厚に形成する。
【００５１】
次に、シリコン基板１０の全面にＣＶＤ法により酸化膜を例えば、０．２μｍ〜１．０μｍ程度の膜厚に成膜し、次いで異方性エッチングにてこの酸化膜をエッチングすることで、上記耐酸化性マスクパターン１８０、１８２、１８４、１８６の側壁のみに酸化膜を残存させ、側壁酸化膜１９０を形成する（図７（Ｂ））。ここで側壁酸化膜１９０の幅ＬはＳＯＩ基板の半導体層、すなわちシリコン領域の厚みＴ（図８参照）を決定するものであり、ＣＶＤ法で成膜した酸化膜の膜厚を制御することにより設定することができる。側壁酸化膜１９０は本発明の側壁絶縁膜に相当する。
【００５２】
その後、耐酸化性マスクパターン１８０、１８２、１８４、１８６及び側壁酸化膜を１９０をエッチングマスクとして異方性エッチングを行うことによりシリコン基板１０を基板表面から所望の深さ、例えば０．５μｍ〜２．０μｍ程度の深さまでエッチングし、溝２００、２０２、２０４を形成する（図７（Ｃ））。溝２００、２０２、２０４は本発明の第１の溝に相当する。
【００５３】
次に側壁酸化膜１９０のみをドライエッチングまたはウエットエッチングにて除去する（図７（Ｄ））。
【００５４】
その後、残存させた耐酸化性マスクパターン１８０、１８２、１８４、１８６をマスクにしてシリコン基板１０全面を酸素雰囲気にて熱処理することで熱酸化することにより、耐酸化性マスクパターン１８０、１８２、１８４、１８６で覆われていない溝２００、２０２、２０４を含むシリコン基板１０の表面に酸化膜２１０、２１２、２１４を例えば０．１μｍ〜１．０μｍ程度の膜厚に形成する（図７（Ｅ））。
【００５５】
その後、耐酸化性マスクパターン１８０、１８２、１８４、１８６を除去し、酸化膜２１０、２１２、２１４をマスクにしてシリコン基板１０をエッチングし溝２２０、２２２、２２４、２２６を形成する（図７（Ｆ））溝２２０、２２２、２２４、２２６は本発明の第２の溝に相当する。
【００５６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００５７】
図８はゲート電極周辺の構造を、図７（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、２３０はゲート酸化膜、２３２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００５８】
本発明の第４の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、まずホトリソグラフィ工程を１回で済ますことができるという効果を有する。すなわち図７に示す製造工程においてホトリソグラフィが必要な工程は、耐酸化性マスクパターン１８０、１８２、１８４、１８６のパターニング工程のみである。本発明の第１の実施の形態〜第３の実施の形態ではホトリソグラフィが２回必要であったのに対し、本実施の形態では１回のホトリソグラフィで形成でき、工程削減による低コスト化および製造時間の短縮が図れる。一般にホトリソグラフィ工程は時間がかかり、またその製造装置は極めて高価なものであることから、ホトリソグラフィ工程の削減は他の工程削減に比較して製造時間の短縮及びコストの低減への貢献度が著しく大きいものである。
【００５９】
更に、ＳＯＩ構造のシリコン基板厚Ｔを側壁酸化膜の幅Ｌを設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造のシリコン基板領域を形成することができる。これはトランジスタの微細化に伴いＳＯＩシリコン基板厚を薄く設定する場合においては極めて大きな効果となるものである。結果として歩留まりを向上させることができ、コストの低減及び半導体装置の性能向上が図れる。
【００６０】
本発明の第５の実施の形態に係る半導体装置の製造方法を図９及び図１０を参照して説明する。
【００６１】
まず、図９（Ａ）に示すように、半導体基板としてのシリコン基板１０表面に所定間隔で基板エッチングするための耐酸化性マスクパターン２４０、２４２、２４４、２４６を形成する。この耐酸化性マスクパターン２４０、２４２、２４４、２４６は、例えば窒化膜をシリコン基板１０の全面に成膜し、かつパターニングすることにより０．５μｍ〜１０μｍ程度の膜厚に形成される。このマスクパターンは後の工程で酸化のマスクとして使用するために耐酸化性を有する材質である必要がある。
【００６２】
次に、耐酸化性マスクパターン２４０、２４２、２４４、２４６をエッチングマスクとして異方性エッチングを行い、シリコン基板１０をその表面から所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、溝２５０、２５２、２５４を形成する（図９（Ｂ））。溝２５０、２５２、２５４は本発明の第１の溝に相当する。
【００６３】
次に耐酸化性マスクパターン２４０、２４２、２４４、２４６を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板１０の全面を熱酸化し、耐酸化性マスクパターン２４０、２４２、２４４、２４６により覆われていない溝２５０、２５２、２５４内の基板表面に酸化膜２６０、２６２、２６４を例えば０．１μｍ〜１．０μｍ程度の膜厚に形成する（図９（Ｃ））。
【００６４】
その後、耐酸化性マスクパターン２４０、２４２、２４４、２４６を除去し、溝２５０、２５２、２５４内及び溝２５０、２５２、２５４の縁端部から所定長だけ延在した位置に至るシリコン基板１０上の領域に絶縁膜マスクパターン２７０、２７２、２７４を形成する（図９（Ｄ））。絶縁膜マスクパターン２７０、２７２、２７４は例えば、シリコン基板１０全面に酸化膜等の絶縁膜を成膜し、かつパターニングすることにより形成される。ここで絶縁膜マスクパターン２７０、２７２、２７４は酸化膜２６０、２６２、２６４が形成された各溝の内部を埋め込み、その上部表面の平坦性を増す方法を用いるのが好ましい。フロー性の良いＣＶＤ膜やＳＯＧ（Ｓｐｉｎ Ｏｆ Ｇｌａｓｓ）膜を用いたり、または成膜後に熱処理を行ない膜をフローさせる方法、エッチバック法を用いる方法等を選択することができる。
【００６５】
次に絶縁膜マスクパターン２７０、２７２、２７４をエッチングマスクにしてシリコン基板１０を基板表面から所定の深さまでエッチングすることにより、溝２８０、２８２、２８４、２８６を形成する（図９（Ｅ））。
【００６６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００６７】
図１０はゲート電極周辺の構造を、図９（Ｅ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、２９０はゲート酸化膜、２９２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００６８】
本発明の第５の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。半導体装置の加工寸法の微細化に伴い、ホトリソグラフィを行う際の下地平坦化は重要なポイントである。
【００６９】
本発明の第６の実施の形態に係る半導体装置の製造方法を図１１及び図１２を参照して説明する。
【００７０】
図１１（Ａ）〜図１１（Ｃ）の工程は、第５の実施の形態を示す図９（Ａ）〜図９（Ｃ）の工程と同一であるので、重複する説明は省略する。
【００７１】
図１１（Ｃ）に示す工程で耐酸化性マスクパターン２４０、２４２、２４４、２４６を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板１０の全面を熱酸化し、溝２５０、２５２、２５４内の基板表面に酸化膜２６０、２６２、２６４を形成した後、 耐酸化性マスクパターン２４０、２４２、２４４、２４６を残存させたまま、耐酸化性マスクパターン２４０、２４２、２４４、２４６以外の部分である、酸化膜２６０、２６２、２６４が形成された溝およびその上部に酸化膜等の絶縁膜３００、３０２、３０４を埋め込み形成する（図１１（Ｄ））。ここで埋め込み絶縁膜の形成は、フロー性の良いＣＶＤ膜やＳＯＧ膜を成膜し、成膜後の熱処理フロー後にエッチバック法を用いる等、公知の製造方法を用いて行うことができる。
【００７２】
その後、耐酸化性マスクパターン２４０、２４２、２４４、２４６を除去し、シリコン基板１０の全面にＣＶＤ法により酸化膜を例えば０．２μｍ〜１．０μｍ程度の膜厚で成膜し、次いで異方性エッチングでこの酸化膜をエッチングすることにより、上記埋込み絶縁膜３００、３０２、３０４の側壁のみに酸化膜を残存させ、側壁酸化膜３１０、３１２、３１４を形成する（図１１（Ｅ））。ここで側壁酸化膜３１０、３１２、３１４の幅ＬはＳＯＩ基板の半導体層、すなわちシリコン領域の厚みＴ（図１２参照）を決定するものであり、設計に応じた幅を設定することができる。側壁酸化膜３１０、３１２、３１４は本発明の側壁絶縁膜に相当する。
【００７３】
その後、埋め込み絶縁膜３００、３０２、３０４及び側壁酸化膜３１０、３１２、３１４をエッチングマスクとしてシリコン基板１０を基板表面から所望の深さ（例えば０．５μｍ〜２．０μｍ程度）まで異方性エッチングを行い、溝３２０、３２２、３２４、３２６を形成する（図１２（Ｆ））。
【００７４】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００７５】
図１２はゲート電極周辺の構造を、図１１（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、３３０はゲート酸化膜、３３２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００７６】
本発明の第６の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンの一部を形成する絶縁膜を埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【００７７】
更に上記エッチング用のマスクパターンの一部を形成する絶縁膜の側壁に側壁絶縁膜を形成し、側壁絶縁膜の幅を設定することによりＳＯＩ構造の半導体基板厚を自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留りの向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００７８】
すなわち、本発明の第６の実施の形態によれば、第４の実施の形態の効果及びび第５の実施の形態の効果を併有することができる。
【００７９】
尚、本発明の各実施の形態では、ゲート電極を形成するシリコン溝底面は溝側面と同じ構造として説明したが、これらの各実施の形態は、溝底面の部分にゲート酸化膜よりも膜厚の厚い絶縁膜を形成した後にゲート電極の形成を行うという方法を取ることもできる。
【００８０】
またＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの両方を形成するＣＭＯＳ構造も、公知のウエル形成技術を用いることにより、当然のことながら形成可能である。
【００８１】
更に各実施の形態において、酸化により酸化膜を形成した溝部に、更にＣＶＤ法等を用いて絶縁膜を埋め込み、平坦性を向上させる方法を用いることもできる。
【００８２】
【発明の効果】
【００８３】
請求項１に記載の半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００８４】
また請求項２に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００８５】
また請求項３に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を１回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００８６】
更にＳＯＩ構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００８７】
また請求項４に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された第１の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第１の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図２】図１に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図３】本発明の第２の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図４】図３に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図５】本発明の第３の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図６】図５に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図７】本発明の第４の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図８】図７に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図９】本発明の第５の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図１０】図９に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図１１】本発明の第６の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図１２】図１１に示す製造方法により作成された半導体装置の要部を示す斜視図。
【符号の説明】
１０ シリコン基板
２０、２２、２４、２６ マスクパターン
３０、３２、３４ 溝（第１の溝）
４０ 酸化膜
５０、５２、５４ マスクパターン
６０、６２ 溝（第２の溝）
７０ ゲート酸化膜
７２ ゲート電極
７４、７６ 拡散層
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に基板をＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕ１ａｔｏｒ）基板とする、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタの製造方法に関する。
【０００２】
【従来の技術】
絶縁膜の上にシリコン単結晶薄膜を形成したＳＯＩ基板は基板とデバイス層が電気的に分離しているため、素子の絶縁耐圧が高い、寄生容量が低い、基板バイアス効果が著しく低い等の多くの特長を有し、今後のＬＳＩの重要な要素技術となる可能性を有している。
【０００３】
従来は、シリコン基板に酸素を高エネルギーでイオン注入し、高温で熱処理することによりシリコン基板に埋込み酸化膜を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法や、シリコン基板上に形成した絶縁膜上にポリシリコン膜を堆積後、このポリシリコン膜をレーザで結晶化させＳＯＩ構造を得るポリシリコン堆積再結晶法等によりＳＯＩ構造の基板を形成していた。
【０００４】
【発明が解決しようとする課題】
従来のＳＩＭＯＸ法ではイオン注入による基板部分の損傷が大きく、また堆積再結晶法では結晶化が難しい、等の問題があった。
【０００５】
本発明者は上記問題を解決する「半導体装置及びその製造方法」（特開平４−２５０６６７）を既に提案している。この発明は、シリコン基板上に、この基板の一部をこの基板の主平面に対し略垂直に凸状に残存させたシリコン基板部分を形成し、これをＳＯＩ構造における半導体層とし、更にこの凸状に残存させたシリコン基板部分の側面の一部に接して絶縁膜を設け、これをＳＯＩ構造における絶縁膜とし、凸状に残存させたシリコン基板部分の、絶縁膜を設けた側面と対向する側面側に半導体素子を作り込むようにしたことを内容とするものである。
【０００６】
したがってＳＯＩ構造の半導体層として元々の半導体基板自体を用いるので、半導体層の結晶性は完全であることから、上記従来法の問題を解決できるというものであった。上記特許出願ではＳＯＩ構造の半導体装置及びその製造方法を提案した。
【０００７】
本発明は、既に本発明者が提案したＳＯＩ構造の半導体装置を得るための新規な、半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、半導体基板上に所定間隔で複数の第１の溝を形成する第１の工程と、前記複数の各第１の溝の縁端部からそれぞれ所定長だけ延在した位置間の前記複数の第１の溝以外の半導体基板表面に耐酸化性マスクパターンを形成し、その後に熱酸化することにより該耐酸化性マスクパターンで覆われていない前記第１の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、その後前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングし第２の溝を形成する第３の工程と、前記第２の溝側面に半導体素子を形成する第４の工程とを有することを特徴とする。
【００１１】
請求項１に記載の半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００１２】
請求項２に記載の発明は、半導体基板上に所定間隔で複数の溝を形成する第１の工程と、前記複数の溝のうちの特定の溝の内部及び該特定の溝の縁端部から所定長だけ延在した位置に至る領域における前記半導体基板表面に耐酸化性マスクパターンを形成し、その後に前記半導体基板表面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記複数の溝のうちの前記特定の溝以外の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、その後前記耐酸化マスクパターンを除去し、該耐酸化マスクパターンが除去された前記特定の溝側面に半導体素子を形成する第３の工程とを有することを特徴とする。
【００１３】
請求項２に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００１４】
請求項３に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、その後該耐酸化性マスクパターンの側壁に側壁絶縁膜を形成する第１の工程と、その後に前記耐酸化性マスクパターン及び側壁絶縁膜をマスクにして前記半導体基板をエッチングすることにより第１の溝を形成する第２の工程と、その後前記側壁絶縁膜を除去し、前記耐酸化性マスクパターンをマスクにして熱酸化することにより該耐酸化性マスクパターンで覆われていない前記溝を含む基板表面に酸化膜を形成する第３の工程と、その後、前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、前記第２の溝側面に半導体素子を形成する第５の工程とを有することを特徴とする。
【００１５】
請求項３に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を１回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００１６】
更にＳＯＩ構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００１７】
請求項４に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、該耐酸化性マスクパターンで覆われていない部分の半導体基板表面をエッチングして第１の溝を形成する第１の工程と、その後、前記半導体基板全面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記第１の溝内の基板表面に酸化膜を形成する第２の工程と、その後、前記耐酸化性マスクパターンを除去し、前記第１の溝内及び該第１の溝の縁端部から所定長だけ延在した位置に至る前記半導体基板上の領域に絶縁膜マスクパターンを形成する第３の工程と、前記絶縁膜マスクパターンに覆われていない前記半導体基板上の領域を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、前記第２の溝側面に半導体素子を形成する第５の工程とを有することを特徴とする。
【００１８】
請求項４に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された第１の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第１の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第１の実施の形態に係る半導体装置の製造方法を図１及び図２に基づいて説明する。
【００２３】
まず、図１（Ａ）に示すように、半導体基板としてのシリコン基板１０をエッチングするためのマスクパターン２０、２２、２４、２６をレジスト等で形成し、これをマスクにして異方性エッチングを行うことによりシリコン基板１０を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔の溝３０、３２、３４を形成する。溝３０、３２、３４は本発明の第１の溝に相当する。
【００２４】
次に、マスクパターン２０、２２、２４、２６を除去し、溝３０、３２、３４を含めたシリコン基板１０表面を酸素雰囲気にて熱処理することにより酸化し、酸化膜４０を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図１（Ｂ））。尚、図１（Ｂ）中の破線１００は酸化前のシリコン基板１０の表面位置を示すものである。
【００２５】
その後、酸化膜・窒化膜等の絶縁膜を成膜し、この絶縁膜をパターニングすることにより溝３０、３２、３４の各溝部分及び各溝３０、３２、３４の縁端部から所定長だけ延在した位置に至る範囲の酸化膜をマスクする、シリコン基板１０をエッチングするためのエッチング用マスクパターン５０、５２、５４を形成する（図１（Ｃ））。ここでエッチング用マスクパターン５０、５２、５４は本実施の形態では溝３０、３２、３４内に埋め込まれ上部表面は概ね平坦な形状になるよう形成したが、その表面形状はこの例に限らず溝に概ね沿った形状であっても基本的にはかまわない。
【００２６】
次にエッチング用マスクパターン５０、５２、５４をマスクにしてエッチング用マスクパターン５０、５２、５４で覆われていない領域の酸化膜４０及びシリコン基板１０を所定の深さまで異方性エッチングを行うことにより溝６０、６２を形成する。これにより、酸化膜４０は酸化膜４０ａ、４０ｂ、４０ｃに分離される。（図１（Ｄ））。溝６０、６２は本発明の第２の溝に相当する。
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００２７】
また、図１（Ｄ）に示す工程に引き続き、エッチング用マスクパターン５０、５２、５４を除去し、ＳＯＩ基板を図１（Ｅ）に示す形状に形成することも可能である。この場合にエッチング用マスクパターン５０、５２、５４としてはレジストを使用するこができる。尚、図１（Ｄ）、図１（Ｅ）において符号ＴはＳＯＩ基板のシリコン半導体層の厚みを示している。
【００２８】
図１（Ｄ）に示す工程を終了した後、図示してないが、溝６０、６２の側面に半導体素子、例えば、ＭＯＳトランジスタを形成する。具体的には溝６０、６２の側面にゲート酸化膜、ゲート電極配線を形成すると共に、ソース及びドレインとなる拡散層の形成、等を行なうことによりＭＯＳトランジスタが完成するが、本実施の形態を含め以降、詳細説明は省略する。この工程の概要のみを図２を参照して説明する。
【００２９】
図２はゲート電極周辺の構造を、図１（Ｄ）に示す断面の一部のみに注目して示した要部斜視図である。図１に示した製造工程でＳＯＩ基板の基本構造を完成させた後、溝６０、６２の側面の全面を酸化しゲート酸化膜を例えば膜厚５ｎｍ〜３０ｎｍ程度に成膜する。その後ゲート酸化膜上にｎ+ ポリシリコン等の導電膜を成膜後、ゲート形状にパターニングしてゲート酸化膜７０、ゲート電極７２を形成する。その後、斜め上方からｎ型またはｐ型のイオン注入を行いソース拡散領域７４及びドレイン拡散領域７６を形成する。
【００３０】
以上でチャネル領域が概ね垂直方向のＳＯＩ構造ＭＯＳトランジスタが形成される。尚、実際の製造工程においては、上述した工程に加え、各種洗浄、Ｖｔ制御用や寄生チャネル防止用等の各種イオン注入、各種中間絶縁膜及び層間絶縁膜の形成、配線形成、等が必要であるが、これらの工程は本発明とは直接、関係がないので本発明の各実施の形態では説明を省略する。
【００３１】
以上に説明したように本発明の第１の実施の形態に係る半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層（シリコン部分）は元々の半導体基板自体を用いているので、半導体の結晶性は良好であり、またＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を半導体基板表面を熱酸化することにより形成するようにしたので、ＣＶＤ法により酸化膜を形成する場合に比して半導体層との界面の欠陥をより低減することができる
したがって、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる。
【００３２】
本発明の第２の実施の形態に係る半導体装置の製造方法を図３及び図４を参照して説明する。
【００３３】
図３（Ａ）に示すように半導体基板としてのシリコン基板１０表面にシリコン基板１０をエッチングするためのマスクパターン２０、２２、２４、２６をレジスト等で形成し、これをマスクにして異方性エッチングを行うことにより基板を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔で溝３０、３２、３４を形成する（図３（Ｂ））。図３（Ｂ）はマスクパターン２０、２２、２４、２６を除去した状態を示している。溝３０、３２、３４は本発明の第１の溝に相当する。
【００３４】
次に窒化膜をシリコン基板１０の全面に成膜し、パターニングすることにより、溝３０，３２，３４の縁端部からそれぞれ、所定長延在した位置間の溝３０，３２，３４以外のシリコン基板１０の平坦部領域に耐酸化性の窒化膜マスクパターン８０、８２、８４、８６を形成する（図３（Ｃ））。ここで図３（Ｃ）に示すように各マスクパターンと隣接する左右の溝の縁端部との間の距離Ｌ１、Ｌ２は図３（Ｆ）に示すＳＯＩ基板の半導体層（シリコン層）の厚みＴを決めるものであり、溝酸化膜厚を考慮して所望の値に設定する。
【００３５】
その後、溝３０、３２、３４を含むシリコン基板１０表面を酸素雰囲気にして熱処理することにより熱酸化し、耐酸化性マスクパターン８０、８２、８４、８６で覆われていない溝３０、３２、３４を含むシリコン基板１０表面に酸化膜９０、９２、９４を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図３（Ｄ））。
【００３６】
更に耐酸化性マスクパターン８０、８２、８４、８６を除去し（図３（Ｅ））、酸化膜９０、９２、９４をマスクにしてシリコン基板１０を所定の深さまでエッチングし、溝１１０、１１２、１１４、１１６を形成する（図３（Ｆ））。図３（Ｆ）において符号ＴはＳＯＩ基板の半導体層の厚さを示している。溝１１０、１１２、１１４、１１６は本発明の第２の溝に相当する。
【００３７】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００３８】
図４はゲート電極周辺の構造を、図４（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、１２０はゲート酸化膜、１２２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００３９】
本発明の第２の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる、という第１の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００４０】
次に本発明の第３の実施の形態に係る半導体装置の製造方法を図５及び図６を参照して説明する。
【００４１】
まず図５（Ａ）に示すように、半導体基板としてのシリコン基板１０表面に半導体基板１０をエッチングするためのマスクパターン１３０、１３２、１３４、１３６、１３８をレジスト等で形成する。
【００４２】
次いでマスクパターン１３０、１３２、１３４、１３６、１３８をマスクにして異方性エッチングを行うことによりシリコン基板１０を所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、所定間隔で溝１４０、１４２、１４４、１４６を形成し、エッチング後、マスクパターン１３０、１３２、１３４、１３６、１３８を除去する（図５（Ｂ））。
【００４３】
次に複数の溝１４０、１４２、１４４、１４６のうち特定の溝、例えば、溝１４２、１４６の溝内部及びその溝の縁端部より所定長だけ延在した位置に至る領域におけるシリコン基板１０の表面に耐酸化性マスクパターン１５０、１５２を形成する（図５（Ｃ））。この耐酸化性マスクパターン１５０、１５２は例えば、窒化膜をシリコン基板１０の全面に成膜し、これをパターニングすることに形成する。
【００４４】
その後、シリコン基板１０表面を酸素雰囲気にて熱処理することで熱酸化し、耐酸化性マスクパターン１５０、１５２で覆われていない特定の溝１４２、１４６以外の溝１４０、１４４を含むシリコン基板１０表面に酸化膜１６０、１６２を例えば、膜厚０．１μｍ〜１．０μｍ程度に形成する（図５（Ｄ））。
【００４５】
次いで耐酸化性マスクパターン１５０、１５２を除去する（図５（Ｅ））。
【００４６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００４７】
図６はゲート電極周辺の構造を、図５（Ｅ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、１７０はゲート酸化膜、１７２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００４８】
本発明の第３の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するＳＯＩ構造の半導体装置が得られる、という第１の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００４９】
次に本発明の第４の実施の形態に係る半導体装置の製造方法を図７及び図８を参照して説明する。
【００５０】
まず、図７（Ａ）に示すように、半導体基板としてのシリコン基板１０表面にシリコン基板１０をエッチングするための耐酸化性のマスクパターン１８０、１８２、１８４、１８６を所定間隔で形成する。この耐酸化性マスクパターン１８０、１８２、１８４、１８６は例えば、窒化膜をシリコン基板１０全面に成膜し、パターニングすることにより０．５μｍ〜１．０μｍ程度の膜厚に形成する。
【００５１】
次に、シリコン基板１０の全面にＣＶＤ法により酸化膜を例えば、０．２μｍ〜１．０μｍ程度の膜厚に成膜し、次いで異方性エッチングにてこの酸化膜をエッチングすることで、上記耐酸化性マスクパターン１８０、１８２、１８４、１８６の側壁のみに酸化膜を残存させ、側壁酸化膜１９０を形成する（図７（Ｂ））。ここで側壁酸化膜１９０の幅ＬはＳＯＩ基板の半導体層、すなわちシリコン領域の厚みＴ（図８参照）を決定するものであり、ＣＶＤ法で成膜した酸化膜の膜厚を制御することにより設定することができる。側壁酸化膜１９０は本発明の側壁絶縁膜に相当する。
【００５２】
その後、耐酸化性マスクパターン１８０、１８２、１８４、１８６及び側壁酸化膜を１９０をエッチングマスクとして異方性エッチングを行うことによりシリコン基板１０を基板表面から所望の深さ、例えば０．５μｍ〜２．０μｍ程度の深さまでエッチングし、溝２００、２０２、２０４を形成する（図７（Ｃ））。溝２００、２０２、２０４は本発明の第１の溝に相当する。
【００５３】
次に側壁酸化膜１９０のみをドライエッチングまたはウエットエッチングにて除去する（図７（Ｄ））。
【００５４】
その後、残存させた耐酸化性マスクパターン１８０、１８２、１８４、１８６をマスクにしてシリコン基板１０全面を酸素雰囲気にて熱処理することで熱酸化することにより、耐酸化性マスクパターン１８０、１８２、１８４、１８６で覆われていない溝２００、２０２、２０４を含むシリコン基板１０の表面に酸化膜２１０、２１２、２１４を例えば０．１μｍ〜１．０μｍ程度の膜厚に形成する（図７（Ｅ））。
【００５５】
その後、耐酸化性マスクパターン１８０、１８２、１８４、１８６を除去し、酸化膜２１０、２１２、２１４をマスクにしてシリコン基板１０をエッチングし溝２２０、２２２、２２４、２２６を形成する（図７（Ｆ））溝２２０、２２２、２２４、２２６は本発明の第２の溝に相当する。
【００５６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００５７】
図８はゲート電極周辺の構造を、図７（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、２３０はゲート酸化膜、２３２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００５８】
本発明の第４の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、まずホトリソグラフィ工程を１回で済ますことができるという効果を有する。すなわち図７に示す製造工程においてホトリソグラフィが必要な工程は、耐酸化性マスクパターン１８０、１８２、１８４、１８６のパターニング工程のみである。本発明の第１の実施の形態〜第３の実施の形態ではホトリソグラフィが２回必要であったのに対し、本実施の形態では１回のホトリソグラフィで形成でき、工程削減による低コスト化および製造時間の短縮が図れる。一般にホトリソグラフィ工程は時間がかかり、またその製造装置は極めて高価なものであることから、ホトリソグラフィ工程の削減は他の工程削減に比較して製造時間の短縮及びコストの低減への貢献度が著しく大きいものである。
【００５９】
更に、ＳＯＩ構造のシリコン基板厚Ｔを側壁酸化膜の幅Ｌを設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造のシリコン基板領域を形成することができる。これはトランジスタの微細化に伴いＳＯＩシリコン基板厚を薄く設定する場合においては極めて大きな効果となるものである。結果として歩留まりを向上させることができ、コストの低減及び半導体装置の性能向上が図れる。
【００６０】
本発明の第５の実施の形態に係る半導体装置の製造方法を図９及び図１０を参照して説明する。
【００６１】
まず、図９（Ａ）に示すように、半導体基板としてのシリコン基板１０表面に所定間隔で基板エッチングするための耐酸化性マスクパターン２４０、２４２、２４４、２４６を形成する。この耐酸化性マスクパターン２４０、２４２、２４４、２４６は、例えば窒化膜をシリコン基板１０の全面に成膜し、かつパターニングすることにより０．５μｍ〜１０μｍ程度の膜厚に形成される。このマスクパターンは後の工程で酸化のマスクとして使用するために耐酸化性を有する材質である必要がある。
【００６２】
次に、耐酸化性マスクパターン２４０、２４２、２４４、２４６をエッチングマスクとして異方性エッチングを行い、シリコン基板１０をその表面から所望の深さ（例えば０．５μｍ〜２．０μｍ程度）までエッチングし、溝２５０、２５２、２５４を形成する（図９（Ｂ））。溝２５０、２５２、２５４は本発明の第１の溝に相当する。
【００６３】
次に耐酸化性マスクパターン２４０、２４２、２４４、２４６を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板１０の全面を熱酸化し、耐酸化性マスクパターン２４０、２４２、２４４、２４６により覆われていない溝２５０、２５２、２５４内の基板表面に酸化膜２６０、２６２、２６４を例えば０．１μｍ〜１．０μｍ程度の膜厚に形成する（図９（Ｃ））。
【００６４】
その後、耐酸化性マスクパターン２４０、２４２、２４４、２４６を除去し、溝２５０、２５２、２５４内及び溝２５０、２５２、２５４の縁端部から所定長だけ延在した位置に至るシリコン基板１０上の領域に絶縁膜マスクパターン２７０、２７２、２７４を形成する（図９（Ｄ））。絶縁膜マスクパターン２７０、２７２、２７４は例えば、シリコン基板１０全面に酸化膜等の絶縁膜を成膜し、かつパターニングすることにより形成される。ここで絶縁膜マスクパターン２７０、２７２、２７４は酸化膜２６０、２６２、２６４が形成された各溝の内部を埋め込み、その上部表面の平坦性を増す方法を用いるのが好ましい。フロー性の良いＣＶＤ膜やＳＯＧ（Ｓｐｉｎ Ｏｆ Ｇｌａｓｓ）膜を用いたり、または成膜後に熱処理を行ない膜をフローさせる方法、エッチバック法を用いる方法等を選択することができる。
【００６５】
次に絶縁膜マスクパターン２７０、２７２、２７４をエッチングマスクにしてシリコン基板１０を基板表面から所定の深さまでエッチングすることにより、溝２８０、２８２、２８４、２８６を形成する（図９（Ｅ））。
【００６６】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００６７】
図１０はゲート電極周辺の構造を、図９（Ｅ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、２９０はゲート酸化膜、２９２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００６８】
本発明の第５の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。半導体装置の加工寸法の微細化に伴い、ホトリソグラフィを行う際の下地平坦化は重要なポイントである。
【００６９】
本発明の第６の実施の形態に係る半導体装置の製造方法を図１１及び図１２を参照して説明する。
【００７０】
図１１（Ａ）〜図１１（Ｃ）の工程は、第５の実施の形態を示す図９（Ａ）〜図９（Ｃ）の工程と同一であるので、重複する説明は省略する。
【００７１】
図１１（Ｃ）に示す工程で耐酸化性マスクパターン２４０、２４２、２４４、２４６を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板１０の全面を熱酸化し、溝２５０、２５２、２５４内の基板表面に酸化膜２６０、２６２、２６４を形成した後、 耐酸化性マスクパターン２４０、２４２、２４４、２４６を残存させたまま、耐酸化性マスクパターン２４０、２４２、２４４、２４６以外の部分である、酸化膜２６０、２６２、２６４が形成された溝およびその上部に酸化膜等の絶縁膜３００、３０２、３０４を埋め込み形成する（図１１（Ｄ））。ここで埋め込み絶縁膜の形成は、フロー性の良いＣＶＤ膜やＳＯＧ膜を成膜し、成膜後の熱処理フロー後にエッチバック法を用いる等、公知の製造方法を用いて行うことができる。
【００７２】
その後、耐酸化性マスクパターン２４０、２４２、２４４、２４６を除去し、シリコン基板１０の全面にＣＶＤ法により酸化膜を例えば０．２μｍ〜１．０μｍ程度の膜厚で成膜し、次いで異方性エッチングでこの酸化膜をエッチングすることにより、上記埋込み絶縁膜３００、３０２、３０４の側壁のみに酸化膜を残存させ、側壁酸化膜３１０、３１２、３１４を形成する（図１１（Ｅ））。ここで側壁酸化膜３１０、３１２、３１４の幅ＬはＳＯＩ基板の半導体層、すなわちシリコン領域の厚みＴ（図１２参照）を決定するものであり、設計に応じた幅を設定することができる。側壁酸化膜３１０、３１２、３１４は本発明の側壁絶縁膜に相当する。
【００７３】
その後、埋め込み絶縁膜３００、３０２、３０４及び側壁酸化膜３１０、３１２、３１４をエッチングマスクとしてシリコン基板１０を基板表面から所望の深さ（例えば０．５μｍ〜２．０μｍ程度）まで異方性エッチングを行い、溝３２０、３２２、３２４、３２６を形成する（図１２（Ｆ））。
【００７４】
以上の工程により縦形のＳＯＩ基板の基本形が完成する。
【００７５】
図１２はゲート電極周辺の構造を、図１１（Ｆ）に示す断面の一部のみに注目して示した要部斜視図である。同図において、３３０はゲート酸化膜、３３２はゲート電極である。ゲート電極周辺の製造方法は本発明の第１の実施の形態と同様であるので、説明を省略する。
【００７６】
本発明の第６の実施の形態に係る半導体装置の製造方法によれば、本発明の第２の実施の形態により得られる各効果に加え、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンの一部を形成する絶縁膜を埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【００７７】
更に上記エッチング用のマスクパターンの一部を形成する絶縁膜の側壁に側壁絶縁膜を形成し、側壁絶縁膜の幅を設定することによりＳＯＩ構造の半導体基板厚を自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留りの向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００７８】
すなわち、本発明の第６の実施の形態によれば、第４の実施の形態の効果及びび第５の実施の形態の効果を併有することができる。
【００７９】
尚、本発明の各実施の形態では、ゲート電極を形成するシリコン溝底面は溝側面と同じ構造として説明したが、これらの各実施の形態は、溝底面の部分にゲート酸化膜よりも膜厚の厚い絶縁膜を形成した後にゲート電極の形成を行うという方法を取ることもできる。
【００８０】
またＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの両方を形成するＣＭＯＳ構造も、公知のウエル形成技術を用いることにより、当然のことながら形成可能である。
【００８１】
更に各実施の形態において、酸化により酸化膜を形成した溝部に、更にＣＶＤ法等を用いて絶縁膜を埋め込み、平坦性を向上させる方法を用いることもできる。
【００８２】
【発明の効果】
【００８３】
請求項１に記載の半導体装置の製造方法によれば、ＳＯＩ構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【００８４】
また請求項２に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を１回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００８５】
また請求項３に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を１回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【００８６】
更にＳＯＩ構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くＳＯＩ構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【００８７】
また請求項４に記載の半導体装置の製造方法によれば、請求項１に記載の発明により得られる効果に加えて、熱酸化によりＳＯＩ構造の絶縁膜となる酸化膜が形成された第１の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第１の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図２】図１に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図３】本発明の第２の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図４】図３に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図５】本発明の第３の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図６】図５に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図７】本発明の第４の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図８】図７に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図９】本発明の第５の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図１０】図９に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図１１】本発明の第６の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図１２】図１１に示す製造方法により作成された半導体装置の要部を示す斜視図。
【符号の説明】
１０ シリコン基板
２０、２２、２４、２６ マスクパターン
３０、３２、３４ 溝（第１の溝）
４０ 酸化膜
５０、５２、５４ マスクパターン
６０、６２ 溝（第２の溝）
７０ ゲート酸化膜
７２ ゲート電極
７４、７６ 拡散層
Claims (4)
- 半導体基板上に所定間隔で複数の第１の溝を形成する第１の工程と、
前記複数の各第１の溝の縁端部からそれぞれ所定長だけ延在した位置間の前記複数の第１の溝以外の半導体基板表面に耐酸化性マスクパターンを形成し、その後に熱酸化することにより該耐酸化性マスクパターンで覆われていない前記第１の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、
その後前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングし第２の溝を形成する第３の工程と、
前記第２の溝側面に半導体素子を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で複数の溝を形成する第１の工程と、
前記複数の溝のうちの特定の溝の内部及び該特定の溝の縁端部から所定長だけ延在した位置に至る領域における前記半導体基板表面に耐酸化性マスクパターンを形成し、その後に前記半導体基板表面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記複数の溝のうちの前記特定の溝以外の溝を含む前記半導体基板表面に酸化膜を形成する第２の工程と、
その後前記耐酸化マスクパターンを除去し、該耐酸化マスクパターンが除去された前記特定の溝側面に半導体素子を形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、その後該耐酸化性マスクパターンの側壁に側壁絶縁膜を形成する第１の工程と、
その後に前記耐酸化性マスクパターン及び側壁絶縁膜をマスクにして前記半導体基板をエッチングすることにより第１の溝を形成する第２の工程と、
その後前記側壁絶縁膜を除去し、前記耐酸化性マスクパターンをマスクにして熱酸化することにより該耐酸化性マスクパターンで覆われていない前記溝を含む基板表面に酸化膜を形成する第３の工程と、
その後、前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、
前記第２の溝側面に半導体素子を形成する第５の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、該耐酸化性マスクパターンで覆われていない部分の半導体基板表面をエッチングして第１の溝を形成する第１の工程と、
その後、前記半導体基板全面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記第１の溝内の基板表面に酸化膜を形成する第２の工程と、
その後、前記耐酸化性マスクパターンを除去し、前記第１の溝内及び該第１の溝の縁端部から所定長だけ延在した位置に至る前記半導体基板上の領域に絶縁膜マスクパターンを形成する第３の工程と、
前記絶縁膜マスクパターンに覆われていない前記半導体基板上の領域を所定の深さまでエッチングすることにより第２の溝を形成する第４の工程と、
前記第２の溝側面に半導体素子を形成する第５の工程と、
を有することを特徴とする半導体装置の製造方法。
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