JP4083869B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に基板をSOI(Siliconon Insu1ator)基板とする、MOS(Metal Oxide Semiconductor)構造のトランジスタの製造方法に関する。
【0002】
【従来の技術】
絶縁膜の上にシリコン単結晶薄膜を形成したSOI基板は基板とデバイス層が電気的に分離しているため、素子の絶縁耐圧が高い、寄生容量が低い、基板バイアス効果が著しく低い等の多くの特長を有し、今後のLSIの重要な要素技術となる可能性を有している。
【0003】
従来は、シリコン基板に酸素を高エネルギーでイオン注入し、高温で熱処理することによりシリコン基板に埋込み酸化膜を形成するSIMOX(Separation by IMplanted OXygen)法や、シリコン基板上に形成した絶縁膜上にポリシリコン膜を堆積後、このポリシリコン膜をレーザで結晶化させSOI構造を得るポリシリコン堆積再結晶法等によりSOI構造の基板を形成していた。
【0004】
【発明が解決しようとする課題】
従来のSIMOX法ではイオン注入による基板部分の損傷が大きく、また堆積再結晶法では結晶化が難しい、等の問題があった。
【0005】
本発明者は上記問題を解決する「半導体装置及びその製造方法」(特開平4−250667)を既に提案している。この発明は、シリコン基板上に、この基板の一部をこの基板の主平面に対し略垂直に凸状に残存させたシリコン基板部分を形成し、これをSOI構造における半導体層とし、更にこの凸状に残存させたシリコン基板部分の側面の一部に接して絶縁膜を設け、これをSOI構造における絶縁膜とし、凸状に残存させたシリコン基板部分の、絶縁膜を設けた側面と対向する側面側に半導体素子を作り込むようにしたことを内容とするものである。
【0006】
したがってSOI構造の半導体層として元々の半導体基板自体を用いるので、半導体層の結晶性は完全であることから、上記従来法の問題を解決できるというものであった。上記特許出願ではSOI構造の半導体装置及びその製造方法を提案した。
【0007】
本発明は、既に本発明者が提案したSOI構造の半導体装置を得るための新規な、半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
【0010】
請求項1に記載の発明は、半導体基板上に所定間隔で複数の第1の溝を形成する第1の工程と、前記複数の各第1の溝の縁端部からそれぞれ所定長だけ延在した位置間の前記複数の第1の溝以外の半導体基板表面に耐酸化性マスクパターンを形成し、その後に熱酸化することにより該耐酸化性マスクパターンで覆われていない前記第1の溝を含む前記半導体基板表面に酸化膜を形成する第2の工程と、その後前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングし第2の溝を形成する第3の工程と、前記第2の溝側面に半導体素子を形成する第4の工程とを有することを特徴とする。
【0011】
請求項1に記載の半導体装置の製造方法によれば、SOI構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【0012】
請求項2に記載の発明は、半導体基板上に所定間隔で複数の溝を形成する第1の工程と、前記複数の溝のうちの特定の溝の内部及び該特定の溝の縁端部から所定長だけ延在した位置に至る領域における前記半導体基板表面に耐酸化性マスクパターンを形成し、その後に前記半導体基板表面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記複数の溝のうちの前記特定の溝以外の溝を含む前記半導体基板表面に酸化膜を形成する第2の工程と、その後前記耐酸化マスクパターンを除去し、該耐酸化マスクパターンが除去された前記特定の溝側面に半導体素子を形成する第3の工程とを有することを特徴とする。
【0013】
請求項2に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を1回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【0014】
請求項3に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、その後該耐酸化性マスクパターンの側壁に側壁絶縁膜を形成する第1の工程と、その後に前記耐酸化性マスクパターン及び側壁絶縁膜をマスクにして前記半導体基板をエッチングすることにより第1の溝を形成する第2の工程と、その後前記側壁絶縁膜を除去し、前記耐酸化性マスクパターンをマスクにして熱酸化することにより該耐酸化性マスクパターンで覆われていない前記溝を含む基板表面に酸化膜を形成する第3の工程と、その後、前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングすることにより第2の溝を形成する第4の工程と、前記第2の溝側面に半導体素子を形成する第5の工程とを有することを特徴とする。
【0015】
請求項3に記載の半導体装置の製造方法によれば、請求項1に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を1回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【0016】
更にSOI構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くSOI構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【0017】
請求項4に記載の発明は、半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、該耐酸化性マスクパターンで覆われていない部分の半導体基板表面をエッチングして第1の溝を形成する第1の工程と、その後、前記半導体基板全面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記第1の溝内の基板表面に酸化膜を形成する第2の工程と、その後、前記耐酸化性マスクパターンを除去し、前記第1の溝内及び該第1の溝の縁端部から所定長だけ延在した位置に至る前記半導体基板上の領域に絶縁膜マスクパターンを形成する第3の工程と、前記絶縁膜マスクパターンに覆われていない前記半導体基板上の領域を所定の深さまでエッチングすることにより第2の溝を形成する第4の工程と、前記第2の溝側面に半導体素子を形成する第5の工程とを有することを特徴とする。
【0018】
請求項4に記載の半導体装置の製造方法によれば、請求項1に記載の発明により得られる効果に加えて、熱酸化によりSOI構造の絶縁膜となる酸化膜が形成された第1の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第1の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第1の実施の形態に係る半導体装置の製造方法を図1及び図2に基づいて説明する。
【0023】
まず、図1(A)に示すように、半導体基板としてのシリコン基板10をエッチングするためのマスクパターン20、22、24、26をレジスト等で形成し、これをマスクにして異方性エッチングを行うことによりシリコン基板10を所望の深さ(例えば0.5μm〜2.0μm程度)までエッチングし、所定間隔の溝30、32、34を形成する。溝30、32、34は本発明の第1の溝に相当する。
【0024】
次に、マスクパターン20、22、24、26を除去し、溝30、32、34を含めたシリコン基板10表面を酸素雰囲気にて熱処理することにより酸化し、酸化膜40を例えば、膜厚0.1μm〜1.0μm程度に形成する(図1(B))。尚、図1(B)中の破線100は酸化前のシリコン基板10の表面位置を示すものである。
【0025】
その後、酸化膜・窒化膜等の絶縁膜を成膜し、この絶縁膜をパターニングすることにより溝30、32、34の各溝部分及び各溝30、32、34の縁端部から所定長だけ延在した位置に至る範囲の酸化膜をマスクする、シリコン基板10をエッチングするためのエッチング用マスクパターン50、52、54を形成する(図1(C))。ここでエッチング用マスクパターン50、52、54は本実施の形態では溝30、32、34内に埋め込まれ上部表面は概ね平坦な形状になるよう形成したが、その表面形状はこの例に限らず溝に概ね沿った形状であっても基本的にはかまわない。
【0026】
次にエッチング用マスクパターン50、52、54をマスクにしてエッチング用マスクパターン50、52、54で覆われていない領域の酸化膜40及びシリコン基板10を所定の深さまで異方性エッチングを行うことにより溝60、62を形成する。これにより、酸化膜40は酸化膜40a、40b、40cに分離される。(図1(D))。溝60、62は本発明の第2の溝に相当する。
以上の工程により縦形のSOI基板の基本形が完成する。
【0027】
また、図1(D)に示す工程に引き続き、エッチング用マスクパターン50、52、54を除去し、SOI基板を図1(E)に示す形状に形成することも可能である。この場合にエッチング用マスクパターン50、52、54としてはレジストを使用するこができる。尚、図1(D)、図1(E)において符号TはSOI基板のシリコン半導体層の厚みを示している。
【0028】
図1(D)に示す工程を終了した後、図示してないが、溝60、62の側面に半導体素子、例えば、MOSトランジスタを形成する。具体的には溝60、62の側面にゲート酸化膜、ゲート電極配線を形成すると共に、ソース及びドレインとなる拡散層の形成、等を行なうことによりMOSトランジスタが完成するが、本実施の形態を含め以降、詳細説明は省略する。この工程の概要のみを図2を参照して説明する。
【0029】
図2はゲート電極周辺の構造を、図1(D)に示す断面の一部のみに注目して示した要部斜視図である。図1に示した製造工程でSOI基板の基本構造を完成させた後、溝60、62の側面の全面を酸化しゲート酸化膜を例えば膜厚5nm〜30nm程度に成膜する。その後ゲート酸化膜上にn+ ポリシリコン等の導電膜を成膜後、ゲート形状にパターニングしてゲート酸化膜70、ゲート電極72を形成する。その後、斜め上方からn型またはp型のイオン注入を行いソース拡散領域74及びドレイン拡散領域76を形成する。
【0030】
以上でチャネル領域が概ね垂直方向のSOI構造MOSトランジスタが形成される。尚、実際の製造工程においては、上述した工程に加え、各種洗浄、Vt制御用や寄生チャネル防止用等の各種イオン注入、各種中間絶縁膜及び層間絶縁膜の形成、配線形成、等が必要であるが、これらの工程は本発明とは直接、関係がないので本発明の各実施の形態では説明を省略する。
【0031】
以上に説明したように本発明の第1の実施の形態に係る半導体装置の製造方法によれば、SOI構造を形成する半導体層(シリコン部分)は元々の半導体基板自体を用いているので、半導体の結晶性は良好であり、またSOI構造を形成する半導体層との界面部分の絶縁膜である酸化膜を半導体基板表面を熱酸化することにより形成するようにしたので、CVD法により酸化膜を形成する場合に比して半導体層との界面の欠陥をより低減することができる
したがって、漏れ電流の少ない良好な特性を有するSOI構造の半導体装置が得られる。
【0032】
本発明の第2の実施の形態に係る半導体装置の製造方法を図3及び図4を参照して説明する。
【0033】
図3(A)に示すように半導体基板としてのシリコン基板10表面にシリコン基板10をエッチングするためのマスクパターン20、22、24、26をレジスト等で形成し、これをマスクにして異方性エッチングを行うことにより基板を所望の深さ(例えば0.5μm〜2.0μm程度)までエッチングし、所定間隔で溝30、32、34を形成する(図3(B))。図3(B)はマスクパターン20、22、24、26を除去した状態を示している。溝30、32、34は本発明の第1の溝に相当する。
【0034】
次に窒化膜をシリコン基板10の全面に成膜し、パターニングすることにより、溝30,32,34の縁端部からそれぞれ、所定長延在した位置間の溝30,32,34以外のシリコン基板10の平坦部領域に耐酸化性の窒化膜マスクパターン80、82、84、86を形成する(図3(C))。ここで図3(C)に示すように各マスクパターンと隣接する左右の溝の縁端部との間の距離L1、L2は図3(F)に示すSOI基板の半導体層(シリコン層)の厚みTを決めるものであり、溝酸化膜厚を考慮して所望の値に設定する。
【0035】
その後、溝30、32、34を含むシリコン基板10表面を酸素雰囲気にして熱処理することにより熱酸化し、耐酸化性マスクパターン80、82、84、86で覆われていない溝30、32、34を含むシリコン基板10表面に酸化膜90、92、94を例えば、膜厚0.1μm〜1.0μm程度に形成する(図3(D))。
【0036】
更に耐酸化性マスクパターン80、82、84、86を除去し(図3(E))、酸化膜90、92、94をマスクにしてシリコン基板10を所定の深さまでエッチングし、溝110、112、114、116を形成する(図3(F))。図3(F)において符号TはSOI基板の半導体層の厚さを示している。溝110、112、114、116は本発明の第2の溝に相当する。
【0037】
以上の工程により縦形のSOI基板の基本形が完成する。
【0038】
図4はゲート電極周辺の構造を、図4(F)に示す断面の一部のみに注目して示した要部斜視図である。同図において、120はゲート酸化膜、122はゲート電極である。ゲート電極周辺の製造方法は本発明の第1の実施の形態と同様であるので、説明を省略する。
【0039】
本発明の第2の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するSOI構造の半導体装置が得られる、という第1の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、SOI構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【0040】
次に本発明の第3の実施の形態に係る半導体装置の製造方法を図5及び図6を参照して説明する。
【0041】
まず図5(A)に示すように、半導体基板としてのシリコン基板10表面に半導体基板10をエッチングするためのマスクパターン130、132、134、136、138をレジスト等で形成する。
【0042】
次いでマスクパターン130、132、134、136、138をマスクにして異方性エッチングを行うことによりシリコン基板10を所望の深さ(例えば0.5μm〜2.0μm程度)までエッチングし、所定間隔で溝140、142、144、146を形成し、エッチング後、マスクパターン130、132、134、136、138を除去する(図5(B))。
【0043】
次に複数の溝140、142、144、146のうち特定の溝、例えば、溝142、146の溝内部及びその溝の縁端部より所定長だけ延在した位置に至る領域におけるシリコン基板10の表面に耐酸化性マスクパターン150、152を形成する(図5(C))。この耐酸化性マスクパターン150、152は例えば、窒化膜をシリコン基板10の全面に成膜し、これをパターニングすることに形成する。
【0044】
その後、シリコン基板10表面を酸素雰囲気にて熱処理することで熱酸化し、耐酸化性マスクパターン150、152で覆われていない特定の溝142、146以外の溝140、144を含むシリコン基板10表面に酸化膜160、162を例えば、膜厚0.1μm〜1.0μm程度に形成する(図5(D))。
【0045】
次いで耐酸化性マスクパターン150、152を除去する(図5(E))。
【0046】
以上の工程により縦形のSOI基板の基本形が完成する。
【0047】
図6はゲート電極周辺の構造を、図5(E)に示す断面の一部のみに注目して示した要部斜視図である。同図において、170はゲート酸化膜、172はゲート電極である。ゲート電極周辺の製造方法は本発明の第1の実施の形態と同様であるので、説明を省略する。
【0048】
本発明の第3の実施の形態に係る半導体装置の製造方法によれば、漏れ電流の少ない良好な特性を有するSOI構造の半導体装置が得られる、という第1の実施の形態に係る半導体装置の製造方法により得られる効果に加えて、半導体基板のエッチング工程を1回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【0049】
次に本発明の第4の実施の形態に係る半導体装置の製造方法を図7及び図8を参照して説明する。
【0050】
まず、図7(A)に示すように、半導体基板としてのシリコン基板10表面にシリコン基板10をエッチングするための耐酸化性のマスクパターン180、182、184、186を所定間隔で形成する。この耐酸化性マスクパターン180、182、184、186は例えば、窒化膜をシリコン基板10全面に成膜し、パターニングすることにより0.5μm〜1.0μm程度の膜厚に形成する。
【0051】
次に、シリコン基板10の全面にCVD法により酸化膜を例えば、0.2μm〜1.0μm程度の膜厚に成膜し、次いで異方性エッチングにてこの酸化膜をエッチングすることで、上記耐酸化性マスクパターン180、182、184、186の側壁のみに酸化膜を残存させ、側壁酸化膜190を形成する(図7(B))。ここで側壁酸化膜190の幅LはSOI基板の半導体層、すなわちシリコン領域の厚みT(図8参照)を決定するものであり、CVD法で成膜した酸化膜の膜厚を制御することにより設定することができる。側壁酸化膜190は本発明の側壁絶縁膜に相当する。
【0052】
その後、耐酸化性マスクパターン180、182、184、186及び側壁酸化膜を190をエッチングマスクとして異方性エッチングを行うことによりシリコン基板10を基板表面から所望の深さ、例えば0.5μm〜2.0μm程度の深さまでエッチングし、溝200、202、204を形成する(図7(C))。溝200、202、204は本発明の第1の溝に相当する。
【0053】
次に側壁酸化膜190のみをドライエッチングまたはウエットエッチングにて除去する(図7(D))。
【0054】
その後、残存させた耐酸化性マスクパターン180、182、184、186をマスクにしてシリコン基板10全面を酸素雰囲気にて熱処理することで熱酸化することにより、耐酸化性マスクパターン180、182、184、186で覆われていない溝200、202、204を含むシリコン基板10の表面に酸化膜210、212、214を例えば0.1μm〜1.0μm程度の膜厚に形成する(図7(E))。
【0055】
その後、耐酸化性マスクパターン180、182、184、186を除去し、酸化膜210、212、214をマスクにしてシリコン基板10をエッチングし溝220、222、224、226を形成する(図7(F))溝220、222、224、226は本発明の第2の溝に相当する。
【0056】
以上の工程により縦形のSOI基板の基本形が完成する。
【0057】
図8はゲート電極周辺の構造を、図7(F)に示す断面の一部のみに注目して示した要部斜視図である。同図において、230はゲート酸化膜、232はゲート電極である。ゲート電極周辺の製造方法は本発明の第1の実施の形態と同様であるので、説明を省略する。
【0058】
本発明の第4の実施の形態に係る半導体装置の製造方法によれば、本発明の第2の実施の形態により得られる各効果に加え、まずホトリソグラフィ工程を1回で済ますことができるという効果を有する。すなわち図7に示す製造工程においてホトリソグラフィが必要な工程は、耐酸化性マスクパターン180、182、184、186のパターニング工程のみである。本発明の第1の実施の形態〜第3の実施の形態ではホトリソグラフィが2回必要であったのに対し、本実施の形態では1回のホトリソグラフィで形成でき、工程削減による低コスト化および製造時間の短縮が図れる。一般にホトリソグラフィ工程は時間がかかり、またその製造装置は極めて高価なものであることから、ホトリソグラフィ工程の削減は他の工程削減に比較して製造時間の短縮及びコストの低減への貢献度が著しく大きいものである。
【0059】
更に、SOI構造のシリコン基板厚Tを側壁酸化膜の幅Lを設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くSOI構造のシリコン基板領域を形成することができる。これはトランジスタの微細化に伴いSOIシリコン基板厚を薄く設定する場合においては極めて大きな効果となるものである。結果として歩留まりを向上させることができ、コストの低減及び半導体装置の性能向上が図れる。
【0060】
本発明の第5の実施の形態に係る半導体装置の製造方法を図9及び図10を参照して説明する。
【0061】
まず、図9(A)に示すように、半導体基板としてのシリコン基板10表面に所定間隔で基板エッチングするための耐酸化性マスクパターン240、242、244、246を形成する。この耐酸化性マスクパターン240、242、244、246は、例えば窒化膜をシリコン基板10の全面に成膜し、かつパターニングすることにより0.5μm〜10μm程度の膜厚に形成される。このマスクパターンは後の工程で酸化のマスクとして使用するために耐酸化性を有する材質である必要がある。
【0062】
次に、耐酸化性マスクパターン240、242、244、246をエッチングマスクとして異方性エッチングを行い、シリコン基板10をその表面から所望の深さ(例えば0.5μm〜2.0μm程度)までエッチングし、溝250、252、254を形成する(図9(B))。溝250、252、254は本発明の第1の溝に相当する。
【0063】
次に耐酸化性マスクパターン240、242、244、246を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板10の全面を熱酸化し、耐酸化性マスクパターン240、242、244、246により覆われていない溝250、252、254内の基板表面に酸化膜260、262、264を例えば0.1μm〜1.0μm程度の膜厚に形成する(図9(C))。
【0064】
その後、耐酸化性マスクパターン240、242、244、246を除去し、溝250、252、254内及び溝250、252、254の縁端部から所定長だけ延在した位置に至るシリコン基板10上の領域に絶縁膜マスクパターン270、272、274を形成する(図9(D))。絶縁膜マスクパターン270、272、274は例えば、シリコン基板10全面に酸化膜等の絶縁膜を成膜し、かつパターニングすることにより形成される。ここで絶縁膜マスクパターン270、272、274は酸化膜260、262、264が形成された各溝の内部を埋め込み、その上部表面の平坦性を増す方法を用いるのが好ましい。フロー性の良いCVD膜やSOG(Spin Of Glass)膜を用いたり、または成膜後に熱処理を行ない膜をフローさせる方法、エッチバック法を用いる方法等を選択することができる。
【0065】
次に絶縁膜マスクパターン270、272、274をエッチングマスクにしてシリコン基板10を基板表面から所定の深さまでエッチングすることにより、溝280、282、284、286を形成する(図9(E))。
【0066】
以上の工程により縦形のSOI基板の基本形が完成する。
【0067】
図10はゲート電極周辺の構造を、図9(E)に示す断面の一部のみに注目して示した要部斜視図である。同図において、290はゲート酸化膜、292はゲート電極である。ゲート電極周辺の製造方法は本発明の第1の実施の形態と同様であるので、説明を省略する。
【0068】
本発明の第5の実施の形態に係る半導体装置の製造方法によれば、本発明の第2の実施の形態により得られる各効果に加え、熱酸化によりSOI構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。半導体装置の加工寸法の微細化に伴い、ホトリソグラフィを行う際の下地平坦化は重要なポイントである。
【0069】
本発明の第6の実施の形態に係る半導体装置の製造方法を図11及び図12を参照して説明する。
【0070】
図11(A)〜図11(C)の工程は、第5の実施の形態を示す図9(A)〜図9(C)の工程と同一であるので、重複する説明は省略する。
【0071】
図11(C)に示す工程で耐酸化性マスクパターン240、242、244、246を酸化マスクとして用い、酸素雰囲気にて熱処理することでシリコン基板10の全面を熱酸化し、溝250、252、254内の基板表面に酸化膜260、262、264を形成した後、 耐酸化性マスクパターン240、242、244、246を残存させたまま、耐酸化性マスクパターン240、242、244、246以外の部分である、酸化膜260、262、264が形成された溝およびその上部に酸化膜等の絶縁膜300、302、304を埋め込み形成する(図11(D))。ここで埋め込み絶縁膜の形成は、フロー性の良いCVD膜やSOG膜を成膜し、成膜後の熱処理フロー後にエッチバック法を用いる等、公知の製造方法を用いて行うことができる。
【0072】
その後、耐酸化性マスクパターン240、242、244、246を除去し、シリコン基板10の全面にCVD法により酸化膜を例えば0.2μm〜1.0μm程度の膜厚で成膜し、次いで異方性エッチングでこの酸化膜をエッチングすることにより、上記埋込み絶縁膜300、302、304の側壁のみに酸化膜を残存させ、側壁酸化膜310、312、314を形成する(図11(E))。ここで側壁酸化膜310、312、314の幅LはSOI基板の半導体層、すなわちシリコン領域の厚みT(図12参照)を決定するものであり、設計に応じた幅を設定することができる。側壁酸化膜310、312、314は本発明の側壁絶縁膜に相当する。
【0073】
その後、埋め込み絶縁膜300、302、304及び側壁酸化膜310、312、314をエッチングマスクとしてシリコン基板10を基板表面から所望の深さ(例えば0.5μm〜2.0μm程度)まで異方性エッチングを行い、溝320、322、324、326を形成する(図12(F))。
【0074】
以上の工程により縦形のSOI基板の基本形が完成する。
【0075】
図12はゲート電極周辺の構造を、図11(F)に示す断面の一部のみに注目して示した要部斜視図である。同図において、330はゲート酸化膜、332はゲート電極である。ゲート電極周辺の製造方法は本発明の第1の実施の形態と同様であるので、説明を省略する。
【0076】
本発明の第6の実施の形態に係る半導体装置の製造方法によれば、本発明の第2の実施の形態により得られる各効果に加え、熱酸化によりSOI構造の絶縁膜となる酸化膜が形成された溝内部に更にエッチング用のマスクパターンの一部を形成する絶縁膜を埋め込むように形成したので、酸化膜が形成された溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【0077】
更に上記エッチング用のマスクパターンの一部を形成する絶縁膜の側壁に側壁絶縁膜を形成し、側壁絶縁膜の幅を設定することによりSOI構造の半導体基板厚を自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くSOI構造の半導体基板領域を形成することができ、この結果歩留りの向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【0078】
すなわち、本発明の第6の実施の形態によれば、第4の実施の形態の効果及びび第5の実施の形態の効果を併有することができる。
【0079】
尚、本発明の各実施の形態では、ゲート電極を形成するシリコン溝底面は溝側面と同じ構造として説明したが、これらの各実施の形態は、溝底面の部分にゲート酸化膜よりも膜厚の厚い絶縁膜を形成した後にゲート電極の形成を行うという方法を取ることもできる。
【0080】
またNチャネルMOSトランジスタ及びPチャネルMOSトランジスタの両方を形成するCMOS構造も、公知のウエル形成技術を用いることにより、当然のことながら形成可能である。
【0081】
更に各実施の形態において、酸化により酸化膜を形成した溝部に、更にCVD法等を用いて絶縁膜を埋め込み、平坦性を向上させる方法を用いることもできる。
【0082】
【発明の効果】
【0083】
請求項1に記載の半導体装置の製造方法によれば、SOI構造を形成する半導体層との界面部分の絶縁膜である酸化膜を形成する際に選択的に半導体基板表面を熱酸化するようにしたので、熱酸化後に行う半導体基板のエッチングを半導体基板のみのエッチングで済ますことができ、基板エッチング時の負荷を低減することができる。
【0084】
また請求項2に記載の半導体装置の製造方法によれば、半導体基板のエッチング工程を1回で済ますことができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【0085】
また請求項3に記載の半導体装置の製造方法によれば、請求項1に記載の発明により得られる効果に加えて、ホトリソグラフィ工程を1回で済ませることができるので、半導体装置の製造工程の削減が図れ、その結果、コストの低減及び製造時間の短縮化が図れる。
【0086】
更にSOI構造の半導体基板厚を側壁絶縁膜の幅を設定することにより自己整合的に決定することができるので、ホトリソグラフィ工程でのマスクパターンの位置合わせずれが生じても、精度良くSOI構造の半導体基板領域を形成することができ、この結果歩留の向上が図れ、コストの低減、半導体装置の性能の向上が図れる。
【0087】
また請求項4に記載の半導体装置の製造方法によれば、請求項1に記載の発明により得られる効果に加えて、熱酸化によりSOI構造の絶縁膜となる酸化膜が形成された第1の溝内部に更にエッチング用のマスクパターンとなる絶縁膜マスクパターンを埋め込むように形成したので、酸化膜が形成された第1の溝上部及びその周辺の平坦度が向上し、この領域におけるゲート配線、メタル配線のパターニング精度の向上が図れる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図2】図1に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図3】本発明の第2の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図4】図3に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図5】本発明の第3の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図6】図5に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図7】本発明の第4の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図8】図7に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図9】本発明の第5の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図10】図9に示す製造方法により作成された半導体装置の要部を示す斜視図。
【図11】本発明の第6の実施の形態に係る半導体装置の製造方法の内容を示す工程図。
【図12】図11に示す製造方法により作成された半導体装置の要部を示す斜視図。
【符号の説明】
10 シリコン基板
20、22、24、26 マスクパターン
30、32、34 溝(第1の溝)
40 酸化膜
50、52、54 マスクパターン
60、62 溝(第2の溝)
70 ゲート酸化膜
72 ゲート電極
74、76 拡散層
Claims (4)
- 半導体基板上に所定間隔で複数の第1の溝を形成する第1の工程と、
前記複数の各第1の溝の縁端部からそれぞれ所定長だけ延在した位置間の前記複数の第1の溝以外の半導体基板表面に耐酸化性マスクパターンを形成し、その後に熱酸化することにより該耐酸化性マスクパターンで覆われていない前記第1の溝を含む前記半導体基板表面に酸化膜を形成する第2の工程と、
その後前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングし第2の溝を形成する第3の工程と、
前記第2の溝側面に半導体素子を形成する第4の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で複数の溝を形成する第1の工程と、
前記複数の溝のうちの特定の溝の内部及び該特定の溝の縁端部から所定長だけ延在した位置に至る領域における前記半導体基板表面に耐酸化性マスクパターンを形成し、その後に前記半導体基板表面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記複数の溝のうちの前記特定の溝以外の溝を含む前記半導体基板表面に酸化膜を形成する第2の工程と、
その後前記耐酸化マスクパターンを除去し、該耐酸化マスクパターンが除去された前記特定の溝側面に半導体素子を形成する第3の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、その後該耐酸化性マスクパターンの側壁に側壁絶縁膜を形成する第1の工程と、
その後に前記耐酸化性マスクパターン及び側壁絶縁膜をマスクにして前記半導体基板をエッチングすることにより第1の溝を形成する第2の工程と、
その後前記側壁絶縁膜を除去し、前記耐酸化性マスクパターンをマスクにして熱酸化することにより該耐酸化性マスクパターンで覆われていない前記溝を含む基板表面に酸化膜を形成する第3の工程と、
その後、前記耐酸化性マスクパターンを除去し、前記酸化膜をマスクとして前記半導体基板を所定の深さまでエッチングすることにより第2の溝を形成する第4の工程と、
前記第2の溝側面に半導体素子を形成する第5の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に所定間隔で耐酸化性のマスクパターンを形成し、該耐酸化性マスクパターンで覆われていない部分の半導体基板表面をエッチングして第1の溝を形成する第1の工程と、
その後、前記半導体基板全面を熱酸化することにより前記耐酸化性マスクパターンで覆われていない前記第1の溝内の基板表面に酸化膜を形成する第2の工程と、
その後、前記耐酸化性マスクパターンを除去し、前記第1の溝内及び該第1の溝の縁端部から所定長だけ延在した位置に至る前記半導体基板上の領域に絶縁膜マスクパターンを形成する第3の工程と、
前記絶縁膜マスクパターンに覆われていない前記半導体基板上の領域を所定の深さまでエッチングすることにより第2の溝を形成する第4の工程と、
前記第2の溝側面に半導体素子を形成する第5の工程と、
を有することを特徴とする半導体装置の製造方法。
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