JP2006135075A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 活性領域と不活性領域との間にくぼみを生じることがなく、簡易な工程で形成できるゲート絶縁膜を有する半導体装置及びその製造方法を提供すること。
【解決手段】 シリコン基板1に熱酸化法により表面酸化膜4を形成する。次に、窒化シリコン膜51をマスクとして不活性領域3に凹部16を形成し、内壁酸化膜7を形成した後、酸化シリコンからなる埋め込み絶縁層8を形成し、STI素子分離構造9を形成する。次に、MOSトランジスタ10Aと10Bを形成する活性領域2以外を被覆する窒化シリコン膜54を形成し、表面酸化膜4の上部から酸化剤を作用させて活性領域2に再酸化膜5を形成し、表面酸化膜4と再酸化膜5とからなるゲート絶縁膜6を形成する。窒化シリコン膜54は、上部に生じた酸化窒化シリコン層をCMP法によって除去した後、熱燐酸溶液を用いて除去する。このようにして特性のよく揃ったMOSトランジスタ10Aと10Bを得る。
【選択図】 図3
【解決手段】 シリコン基板1に熱酸化法により表面酸化膜4を形成する。次に、窒化シリコン膜51をマスクとして不活性領域3に凹部16を形成し、内壁酸化膜7を形成した後、酸化シリコンからなる埋め込み絶縁層8を形成し、STI素子分離構造9を形成する。次に、MOSトランジスタ10Aと10Bを形成する活性領域2以外を被覆する窒化シリコン膜54を形成し、表面酸化膜4の上部から酸化剤を作用させて活性領域2に再酸化膜5を形成し、表面酸化膜4と再酸化膜5とからなるゲート絶縁膜6を形成する。窒化シリコン膜54は、上部に生じた酸化窒化シリコン層をCMP法によって除去した後、熱燐酸溶液を用いて除去する。このようにして特性のよく揃ったMOSトランジスタ10Aと10Bを得る。
【選択図】 図3
Description
本発明は、MOSトランジスタなどの半導体装置及びその製造方法に関するものであり、より詳しくはゲート絶縁膜及びその製造方法に関するものである。
近年、半導体基板上で半導体素子間を電気的に絶縁分離するための素子分離構造として、従来一般的に用いられてきたLOCOS(Local Oxidation of Silicon)素子分離構造に代わって、STI(Shallow Trench Isolation)素子分離構造が用いられるようになってきた。
STI素子分離構造は、半導体基板上の不活性領域に凹部(トレンチ、溝)が形成された後、この凹部(トレンチ)に絶縁体材料が埋め込まれて形成される。STI素子分離構造では、絶縁分離膜が半導体基板中に深く形成されるので、絶縁分離のための距離を基板の深さ方向にとることができる。一方、絶縁分離膜が基板表面に形成されるLOCOS素子分離構造では、絶縁分離のための有効な距離を基板の深さ方向にとることができない。この結果、STI素子分離構造の絶縁分離膜の幅は、LOCOS素子分離構造の絶縁分離膜の幅に比べて小さくてよい。これは、素子を小型化して集積度を向上させる上で有利である。また、絶縁分離膜がシリコン基板の熱酸化によって形成されるLOCOS素子分離構造と異なり、バーズビークなどが生じることが少ない利点もある。
さて、例えば、従来のSTI素子分離構造を有するMOSトランジスタの製造方法では、STI素子分離構造の形成後に、シリコン基板の活性領域を熱酸化してゲート絶縁膜を形成する酸化工程が行われる。
後述の特許文献1には、ゲート絶縁膜を形成する際に、シリコン基板の表面に形成されていた表面酸化膜(パッド酸化膜)を除去することで生じる問題点が指摘されている。
図11は、上記の問題点を説明するために、従来のSTI素子分離構造を有するMOSトランジスタの集合体をモデル的に示す平面図(a)および断面図(b)であり、図12と図13はその作製工程のフローを示す断面図である。なお、これらの断面図は、図11(a)に11b−11b線で示した位置における断面図である。
このトランジスタ集合体では、図11に示すように、シリコン基板101の隣接する活性領域102にペアトランジスタとしてMOSトランジスタ100Aおよび100Bが形成され、それらの周囲の不活性領域103にSTI素子分離構造109が形成されている。
MOSトランジスタ100Aおよび100Bの作製工程では、まず、図12(a)に示すように、シリコン基板101の表面に熱酸化法により酸化シリコンからなる表面酸化膜104を厚さ10nmほど形成した後、その上にCVD法(化学的気相成長法)により窒化シリコン膜121を厚さ150nmほど形成する。
次に、図12(b)に示すように、フォトリソグラフィとエッチングとによってパターニングして、MOSトランジスタ100Aおよび100Bの活性領域102の上部を被覆するフォトレジスト層122を形成する。そして、フォトレジスト層122をマスクとして用いた反応性イオンエッチング(RIE)によって窒化シリコン膜121および表面酸化膜104を選択的に除去して、シリコン基板101の不活性領域103を露出させる。この後、フォトレジスト層122を除去する。
次に、図12(c)に示すように、パターニングされた窒化膜121をマスクとしたRIEによってシリコン基板101を選択的にエッチングして、シリコン基板101の不活性領域103に深さ300nmほどの凹部(トレンチ)116を形成する。その後、露出した凹部(トレンチ)116の内壁面のシリコンを10nmほどの深さまで熱酸化して、凹部(トレンチ)116の側面および底面を被覆する内壁酸化膜107を形成する。
次に、図12(d)に示すように、シリコン基板101の上部全面に高密度プラズマCVD法によって厚い酸化シリコン層123を堆積させ、凹部(トレンチ)116に酸化シリコンを埋め込む。
次に、図13(e)に示すように、窒化シリコン膜121が所定の厚みになるまでCMP法(化学的機械研磨法)によって研磨して、表面を平坦化するとともに、酸化シリコン層123を凹部(トレンチ)116内に埋め込まれた埋め込み絶縁層108に成形し、STI素子分離構造109を形成する。
次に、図13(f)に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜121を除去する。
次に、図13(g)に示すように、フッ酸などを用いたエッチングによって、表面酸化膜104を除去して、活性領域102を露出させる。このとき、内壁酸化膜107や埋め込み絶縁層108の一部がエッチングされ、埋め込み絶縁層108の端部上面がシリコン基板101の上面より下方に後退(リセス)して、活性領域102と不活性領域103との境界領域にくぼみ117が形成され、シリコン基板101の活性領域102の端部側面(活性領域102の肩部)が露出する。
次に、図13(h)に示すように、熱酸化法により活性領域102にゲート絶縁膜106を形成する。この工程は、図13(g)に示した工程に続いて連続的に行う。これは、できるだけすみやかにシリコン基板101内部を保護するためである。ゲート絶縁膜106の厚さは薄いので、この工程で活性領域102と不活性領域103との境界領域に形成されたくぼみ117が消失することはない。
次に、図13(i)に示すように、基板101の上部全面にポリシリコン膜を成膜した後、フォトレジストを用いたRIEによってパターニングして、ゲート電極111を形成する。この際、ゲート電極111はくぼみ117に入り込み、シリコン基板101の活性領域102の端部側面に回り込んだ形状に形成される(図11(b)の一部拡大図参照。)。
この後は、イオン注入法によってソース領域112およびドレイン領域113を形成し、更にこれらの領域およびゲート電極を層間絶縁膜を通して取り出し、配線に接続するなど、通常の工程によってMOSトランジスタ100Aおよび100Bを完成させる。
このようにして作製されたMOSトランジスタ100Aおよび100B(以下、まとめて100と記す。)には、下記の問題点がある。
図11(b)およびその一部拡大図に示すように、MOSトランジスタ100のゲート電極111はくぼみ117に入り込み、活性領域102の端部側面に回り込んだ形状に形成される。
MOSトランジスタ100の動作時には、ゲート電極111にゲート電圧VGSが印加され、ゲート電極111から活性領域102に向かうゲート電界118が形成されるが、上記の結果、活性領域102の端部では、くぼみ117に入り込んだゲート電極111によって側方からもゲート電界119を受けることになる。すなわち、活性領域102の端部では通常のゲート電界118と側方からのゲート電界119とが集中し、活性領域102の主要部より強いゲート電界が作用する。この結果、活性領域102の端部では反転層(チャネル)ができやすくなり、しきい値電圧Vthが低下する。
この結果、MOSトランジスタ100では、活性領域102の主要部によって構成され、半導体材料本来の電気特性を有する主トランジスタと、活性領域102の端部によって構成され、本来の電気特性よりしきい値電圧Vthの低い副トランジスタとが、並列に接続されたような状態になる。
図14は、MOSトランジスタ100におけるゲート電圧VGSとドレイン電流IDSとの関係を示すグラフである。図14(a)には、主トランジスタと副トランジスタのIDS−VGS特性をそれぞれ別々に示している。図14(b)は、MOSトランジスタ100のIDS−VGS特性を示しているが、これは、図14(a)に示した主トランジスタと副トランジスタのIDS−VGS特性を足し合わせたものである(ドレイン電流IDSは対数目盛で示されていることに注意。)。
この結果、図14(b)に示されているように、MOSトランジスタ100のIDS−VGS特性には、サブスレッショールド領域にハンプ(hump)が現れる。これは、ゲート電圧VGSを十分小さい大きさから増加させていくと、初めにしきい値電圧Vthの小さい副トランジスタのみがONしてそのドレイン電流IDSが観測され、さらにゲート電圧VGSを増加させていくと、やがてしきい値電圧Vthの大きい主トランジスタもONして、両者のドレイン電流IDSを足し合わせたドレイン電流が観測されるからである。
主トランジスタの電気特性は半導体材料本来の電気特性に基づいて定まるので、製造工程の均一化などにより、MOSトランジスタ100Aと100Bとの電気特性を一致させることができる。しかし、くぼみ117の大きさや形状や位置などは再現性が乏しく、制御することは不可能であるから、副トランジスタの電気特性は、例えば、図14(a)に点線で示すように変化する。この結果、MOSトランジスタ100の特性も、例えば、図14(b)に点線で示すように変化する。
デジタル回路ではしきい値電圧が変化しても比較的影響は小さい。それに対し、アナログ回路では、しきい値電圧が変化すると、バイアス動作点が変化するので影響が大きい。従って、ハンプが現れるような状態では、ペアトランジスタ100Aと100Bとのマッチング特性が劣化し、例えば、図15に示すMOSトランジスタを用いた差動増幅回路に応用すると、差動増幅の誤差を生じる。このように、MOSトランジスタ100Aと100Bを用いた高精度なMOSアナログ回路を設計することができなくなる。
特許文献1では、上記の問題点を解決する手段として、基板101の上部に窒化シリコン膜を堆積させ、くぼみ117を埋めるとともに、この窒化シリコン膜を異方性エッチングして、埋め込み絶縁層108の周囲に窒化シリコンからなる保護用側壁を形成した半導体装置が提案されている。
従来、半導体基板の不活性領域に絶縁分離層を形成した後、活性領域の表面酸化膜を除去し、あらためて活性領域の半導体基板を表面酸化してゲート絶縁膜を形成していた。このため、表面酸化膜を除去する際に絶縁分離層の端部がエッチングされ、活性領域と不活性領域との境界領域にくぼみが形成される。このくぼみは、ゲート絶縁膜形成後も表面に残り、望ましくない側方からのゲート電界が発生する原因になる。
しかも、全面にゲート電極材料層を形成し、これをパターニングしてゲート電極を形成すると、上記のくぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれや、付着物による短絡などの悪影響が生じることがある。
特許文献1の半導体装置によれば、上記のくぼみによって生じる問題点は解決されるが、そのために必要になる製造工程数が多く、生産性が低下する。
本発明は、このような状況に鑑みてなされたものであって、その目的は、活性領域と不活性領域との境界領域にくぼみを生じることがなく、簡易な工程で形成できるゲート絶縁膜を有する半導体装置及びその製造方法を提供することにある。
即ち、本発明は、前記半導体基体の不活性領域に絶縁分離層が形成され、活性領域間が絶縁分離されている半導体装置において、
前記半導体基体の前記活性領域の表面酸化によって形成されたゲート絶縁膜と、前記 絶縁分離層とが、前記活性領域と前記不活性領域との境界領域において、前記半導体基 体側へのくぼみを形成することなく連設されている
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、前記半導体基体の前記活性領域の表面酸化によって表面酸化膜を形成した後、前記半導体基体の前記不活性領域表面に前記絶縁分離層を形成し、しかる後に、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記ゲート絶縁膜上にゲート電極を形成する、半導体装置の製造方法に係わるものである。
前記半導体基体の前記活性領域の表面酸化によって形成されたゲート絶縁膜と、前記 絶縁分離層とが、前記活性領域と前記不活性領域との境界領域において、前記半導体基 体側へのくぼみを形成することなく連設されている
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、前記半導体基体の前記活性領域の表面酸化によって表面酸化膜を形成した後、前記半導体基体の前記不活性領域表面に前記絶縁分離層を形成し、しかる後に、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記ゲート絶縁膜上にゲート電極を形成する、半導体装置の製造方法に係わるものである。
本発明の半導体装置の製造方法によれば、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記表面酸化膜を除去しないので、前記くぼみが生じることがない。
また、前記絶縁分離層に先だって形成されていた前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として用いるので、前記絶縁分離層の形成後に行われる前記活性領域の酸化量は従来に比べ少なくなる。従って、前記絶縁分離層を形成した前記不活性領域表面が酸化雰囲気中におかれる時間が短くなり、格子欠陥の発生など、前記不活性領域表面の望まぬ酸化によって生じる不都合が抑えられる。
また、前記表面酸化膜を除去する工程を行わず、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として活用するので、最小限の工程数によって前記ゲート絶縁膜を形成することができる。また、前記表面酸化膜に追加して前記活性領域に形成される再酸化膜の有無とその膜厚によって前記ゲート絶縁膜の膜厚を制御するので、精度良く、広範囲の膜厚を有する前記ゲート絶縁膜を形成することができる。
本発明の半導体装置は、本発明の半導体装置の製造方法と表裏一体の関係にあり、前記くぼみが存在せず、前記表面酸化膜が前記ゲート絶縁膜の少なくとも一部として残されているという、前記製造方法に起因する構造的特徴を有している。また、前記半導体基体の前記活性領域の表面が常に前記表面酸化膜によって被覆され、内部が保護されているので、当初設定された半導体特性がよく維持されている。
以上の結果として、本発明の半導体装置は、半導体材料の特性がそのまま乱されることなく電気特性に反映される半導体装置であり、電気特性を再現性よく制御することが可能な半導体装置である。
本発明において、前記不活性領域に凹部が形成され、この凹部に埋め込まれた絶縁層によって前記絶縁分離層が形成されているのがよい。更に前記凹部の内壁が酸化されているのが望ましい。これは、いわゆるSTI素子分離構造である。STI素子分離構造では、前記絶縁分離膜が前記半導体基板中に深く形成されるので、絶縁分離のための距離を前記半導体基板の深さ方向にとることができ、前記絶縁分離膜の幅を、LOCOS素子分離構造の絶縁分離膜の幅に比べ、はるかに小さくすることができる。これは、素子を小型化して集積度を向上させる上で有利である。また、前記絶縁分離膜がシリコン基板の熱酸化によって形成されるLOCOS素子分離構造と異なり、バーズビークなどが生じることが少ない利点もある。
また、前記基体の再酸化によって、前記表面酸化膜に生じた欠陥を修復するのがよい。前記表面酸化膜は、STI素子分離構造を形成するために用いた窒化シリコン膜などのマスクを除去する際に熱燐酸溶液などに曝され、ピンホールなどのウイークポイントが発生していることがある。従って、前記基体の再酸化によって、前記表面酸化膜に生じたピンホールなどの欠陥を修復するのが望ましい。このように、前記表面酸化膜を除去するのではなく、必要なら修復して前記ゲート絶縁膜の少なくとも一部として用いるのが、本発明の大きな特徴の1つである。
また、前記基体の再酸化によって、前記ゲート絶縁膜の厚さを増加させるのがよい。再酸化によって所望の膜厚の前記ゲート絶縁膜を形成することができる。
例えば、目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行うことにより、前記複数の前記活性領域に互いに同じ厚さの前記ゲート絶縁膜を形成することができる。このようにしてしきい値電圧Vthなどの電気特性のよく揃った半導体装置を得ることができる。
或いは、目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行った後、別のマスクを形成して更に再酸化を行い、前記複数の前記活性領域に互いに異なる厚さの前記ゲート絶縁膜を形成するのがよい。このようにすると、1枚の前記半導体基板基板の上に、しきい値電圧Vthなどの電気特性の異なる複数の半導体装置を形成することができる。
前記基体を再酸化する具体的な工程は、前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する、一連の4工程からなるのがよい。この際、前記酸化窒化シリコン膜を化学的機械研磨法によって除去した後、窒化シリコン膜を熱リン酸溶液によって溶解除去するのがよい。
そして、形成するゲート絶縁膜の厚さが単一種類であれば、上記の再酸化工程を1回行い、形成するゲート絶縁膜の厚さが複数であれば、上記の工程を少なくとも2回行うのがよい。
また、本発明の半導体装置は、前記活性領域に形成されたソース及びドレイン領域と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極と、前記ゲート絶縁膜に接して形成されたゲート電極とによって、絶縁ゲート型電界効果トランジスタとして構成されているのがよく、さらに、前記絶縁ゲート型電界効果トランジスタがアナログ回路を構成するトランジスタであるのがよい。トランジスタ以外の例としては、センサなどであってもよい。
また、その製造工程において、前記ゲート電極をマスクとするイオン注入法によって前記ソース領域及び前記ドレイン領域をセルフアラインによって形成するのがよい。このようにして、前記ゲート電極に対して自己整合的に位置決めして前記ソース領域及び前記ドレイン領域を形成することができる。
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
実施の形態1
実施の形態1は、主として請求項1〜3に記載した半導体装置、及び請求項7〜11に記載した半導体装置の製造方法に関わる例として、ゲート絶縁膜の厚さが等しく電気特性がそろった2つのMOS(金属酸化物半導体)型電界効果トランジスタが同一基板に形成されたトランジスタ集合体及びその製造方法について説明する。
実施の形態1は、主として請求項1〜3に記載した半導体装置、及び請求項7〜11に記載した半導体装置の製造方法に関わる例として、ゲート絶縁膜の厚さが等しく電気特性がそろった2つのMOS(金属酸化物半導体)型電界効果トランジスタが同一基板に形成されたトランジスタ集合体及びその製造方法について説明する。
図1は、実施の形態1に基づくMOSトランジスタ10Aおよび10Bの集合体の構造を示す平面図(a)と、断面図(b)および(c)である。断面図(b)および(c)は、それぞれ、図1(a)に1b−1b線および1c−1c線で示した位置における断面図である。
このトランジスタ集合体では、図1に示すように、シリコン基板1の隣接する活性領域2に特性が同じMOSトランジスタ10Aおよび10Bが形成され、それらの周囲の不活性領域3にSTI素子分離構造9が形成されている。
図2〜図4は、MOSトランジスタ10Aおよび10Bの作製工程のフローを示す断面図である。なお、これらの断面図は、図1(a)に1b−1b線で示した位置における断面図である。
初めに、図2(a)〜図3(f)の工程で表面酸化膜4とSTI素子分離構造9を形成する。
まず、図2(a)に示すように、シリコン基板1の表面に熱酸化法により酸化シリコンからなる表面酸化膜4を厚さ10nmほど形成した後、その上にCVD法(化学的気相成長法)により窒化シリコン膜51を厚さ150nmほど形成する。
次に、図2(b)に示すように、フォトリソグラフィとエッチングによってパターニングして、MOSトランジスタ10Aおよび10Bの活性領域2の上部を被覆するフォトレジスト層52を形成する。そして、フォトレジスト層52をマスクとして用いた反応性イオンエッチング(RIE)によって窒化シリコン膜51および表面酸化膜4を選択的に除去して、シリコン基板1の不活性領域3を露出させる。この後、フォトレジスト層52を除去する。
次に、図2(c)に示すように、パターニングされた窒化膜51をマスクとしたRIEによってシリコン基板1を選択的にエッチングして、シリコン基板1の不活性領域3に深さ300nmほどの凹部(トレンチ)16を形成する。その後、露出した凹部(トレンチ)16の内壁面のシリコンを10nmほどの深さまで熱酸化して、凹部(トレンチ)16の側面および底面を被覆する内壁酸化膜7を形成する。
次に、図2(d)に示すように、シリコン基板1の上部全面に高密度プラズマCVD法によって厚い酸化シリコン層53を堆積させ、凹部(トレンチ)16に酸化シリコンを埋め込む。
次に、図3(e)に示すように、窒化シリコン膜51が所定の厚みになるまでCMP法(化学的機械研磨法)によって研磨して、表面を平坦化するとともに、酸化シリコン層53を凹部(トレンチ)16内に埋め込まれた埋め込み絶縁層8に成形し、STI素子分離構造9を形成する。
次に、図3(f)に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜51を除去する。
続いて、図3(g)〜図4(j)に示す工程で再酸化膜5を形成し、ゲート絶縁膜6の形成を終了する。
まず、図3(g)に示すように、CVD法により窒化シリコン膜54を厚さ100nmほど形成する。続いて、フォトリソグラフィとエッチングにより、MOSトランジスタ10Aおよび10Bを形成する領域以外を被覆するフォトレジスト層55をパターニングして形成する。この後、フォトレジスト層55をマスクとして用いて熱燐酸溶液によるエッチングによって窒化シリコン膜54を選択的に除去して、シリコン基板1のうち、MOSトランジスタ10Aおよび10Bを形成する活性領域2を露出させる。
ここで、次の再酸化を行う前に、表面酸化膜4の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜54などを完全に除去した後、十分な洗浄を行う。
次に、図3(h)に示すように、表面酸化膜4の上部から酸化剤を作用させて熱酸化法により活性領域2のシリコン基板1を再酸化して再酸化膜5を形成し、ゲート絶縁膜6を形成する。
次に、図4(i)に示すように、CVD法により全面に窒化シリコン膜56を厚さ100nmほど形成する。
次に、図4(j)に示すように、再酸化の際にマスクとして用いた窒化シリコン膜54の上部に生じた酸化窒化シリコン層をCMP法によって除去する。
以上の図3(g)〜図4(j)に示した一連の4工程が、活性領域2のシリコン基板1を再酸化する基本工程である。
次に、図4(k)に示すように、熱燐酸溶液を用いたエッチングによって、窒化シリコン膜54および窒化シリコン膜56をすべて除去して、シリコン基板1の全面を露出させる。
続いて、図4(l)に示すように、基板全面にポリシリコン膜を成膜した後、フォトレジストを用いたRIEによってパターニングして、ゲート電極11を形成する。
この後は、ゲート電極11およびゲート絶縁膜6をマスクとするセルフアラインによるイオン注入法によってソース領域12およびドレイン領域13を形成するなど、通常の工程によってMOSトランジスタ10Aおよび10Bを完成する。
図1(b)およびその一部拡大図に示すように、上記のようにして作製されたMOSトランジスタ10Aおよび10Bでは、先述した従来のSTI素子分離構造を有するMOSトランジスタ100Aおよび100Bと異なり、フッ酸などを用いたエッチングによって表面酸化膜4を除去する工程を行わないので、内壁酸化膜7や埋め込み絶縁層8がエッチングされることはない。従って、活性領域2と不活性領域3との境界領域にくぼみが形成され、ゲート電極11が、シリコン基板1の活性領域2の端部側面に回り込むようなこともこともない。
このため、MOSトランジスタ10Aおよび10Bの動作時にゲート電極11に印加されるゲート電圧VGSからは、ゲート電極11から活性領域2に向かう通常のゲート電界18が形成されるのみである。
また、基板全面にゲート電極材料としてポリシリコン膜を成膜した後、パターニングしてゲート電極11を形成する際、くぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれ及び付着物による短絡などの悪影響が生じるというようなことも起こらない。
図5は、MOSトランジスタ10Aおよび10Bにおけるゲート電圧VGSとドレイン電流IDSとの関係を示すグラフである。図5に示されているIDS−VGS特性は、異常を示すハンプなどがなく、半導体材料本来の電気特性に基づいて定まるものであることを示している。従って、本実施の形態で行ったように、ゲート絶縁膜6を同一工程で形成するなど、製造工程を均一化することなどにより、電気特性のよく揃ったペアトランジスタを製造歩留まり良く製造することができる。従って、MOSトランジスタ10Aおよび10Bを用いれば、高精度なアナログ回路を形成することができる。
表面酸化膜4だけで所望の厚さになるようにして再酸化膜5の形成を省略することも理論的には可能である。但し、表面酸化膜4は熱燐酸溶液に曝され、ピンホールなどのウイークポイントが発生することがあるので、再酸化膜5を形成してゲート絶縁膜6の耐電圧性を回復させるのが望ましい。
実施の形態2
実施の形態2は、主として請求項1、2および4に記載した半導体装置、及び請求項7〜9、および12〜14に記載した半導体装置の製造方法に関わる例として、同一基板にゲート絶縁膜の厚さが異なる3種類のMOS(金属酸化物半導体)型電界効果トランジスタが形成されたトランジスタ集合体及びその製造方法について説明する。
実施の形態2は、主として請求項1、2および4に記載した半導体装置、及び請求項7〜9、および12〜14に記載した半導体装置の製造方法に関わる例として、同一基板にゲート絶縁膜の厚さが異なる3種類のMOS(金属酸化物半導体)型電界効果トランジスタが形成されたトランジスタ集合体及びその製造方法について説明する。
図6は、実施の形態2に基づくMOSトランジスタ20A〜20Cの集合体の構造を示す平面図(a)と断面図(b)であり、図7〜図10は、その作製工程のフローを示す断面図である。なお、これらの断面図は、図6(a)に6b−6b線で示した位置における断面図である。
このトランジスタ集合体では、図6に示すように、シリコン基板1の隣接する活性領域2A〜2Cにゲート絶縁膜6A〜6Cの厚さが異なり、しきい値電圧Vthが異なる3種類のMOSトランジスタ20A〜20Cが形成され、それらの周囲の不活性領域3にSTI素子分離構造9が形成されている。
その作製工程では、実施の形態1と同様、初めに図7(a)〜図8(f)の工程で表面酸化膜4とSTI素子分離構造9を形成する。
まず、図7(a)に示すように、シリコン基板1の表面に熱酸化法により酸化シリコンからなる表面酸化膜4を厚さ10nmほど形成した後、その上にCVD法により窒化シリコン膜51を厚さ150nmほど形成する。
次に、図7(b)に示すように、フォトリソグラフィとエッチングにより、MOSトランジスタ20A〜20Cの活性領域2A〜2Cの上部を被覆するフォトレジスト層52をパターニングして形成する。そして、フォトレジスト層52をマスクとして用いたRIEによって窒化シリコン膜51および表面酸化膜4を選択的に除去して、シリコン基板1の不活性領域3を露出させる。この後、フォトレジスト層52を除去する。
次に、図7(c)に示すように、パターニングされた窒化膜51をマスクとしたRIEによってシリコン基板1を選択的にエッチングして、シリコン基板1の不活性領域3に深さ300nmほどの凹部(トレンチ)16を形成する。その後、露出した凹部(トレンチ)16の内壁面のシリコンを10nmほどの深さまで熱酸化して、凹部(トレンチ)16の側面及び底面を被覆する内壁酸化膜7を形成する。
次に、図7(d)に示すように、シリコン基板1の上部全面に高密度プラズマCVD法によって厚い酸化シリコン層53を堆積させ、凹部(トレンチ)16に酸化シリコンを埋め込む。
次に、図8(e)に示すように、窒化シリコン膜51が所定の厚みになるまでCMP法によって研磨して、表面を平坦化するとともに、酸化シリコン層53を凹部(トレンチ)16内に埋め込まれた埋め込み絶縁層8に成形し、STI素子分離構造9を形成する。
次に、図8(f)に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜51を除去する。
続いて、実施の形態1とほぼ同様にして、図8(g)〜図9(j)に示す工程で活性領域2Aに再酸化膜25を形成する。但し、窒化シリコン膜61は、窒化シリコン膜54よりやや厚く形成する。
まず、図8(g)に示すように、CVD法により窒化シリコン膜61を厚さ150nmほど形成する。続いて、フォトリソグラフィとエッチングにより、MOSトランジスタ20Aを形成する領域以外を被覆するフォトレジスト層62をパターニングして形成する。この後、フォトレジスト層62をマスクとして用いて熱燐酸溶液によるエッチングによって窒化シリコン膜61を選択的に除去して、シリコン基板1のうち、MOSトランジスタ20Aを形成しようとする活性領域2Aを露出させる。
ここで、次の再酸化を行う前に、表面酸化膜4の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜61などを完全に除去した後、十分な洗浄を行う。
次に、図8(h)に示すように、表面酸化膜4の上部から酸化剤を作用させて熱酸化法により活性領域2Aのシリコン基板1を再酸化して再酸化膜25を形成する。
次に、図9(i)に示すように、全面にCVD法により窒化シリコン膜63を厚さ100nmほど形成する。
次に、図9(j)に示すように、図8(h)に示した再酸化の際にマスクとして用いた窒化シリコン膜31の上部に生じた酸化窒化シリコン層をCMP法によって除去する。
以上の図8(g)〜図9(j)に示した一連の4工程が、活性領域2Aのシリコン基板1を選択的に再酸化する工程である。続いて、図9(k)〜図10(n)に示す工程で別のマスクを形成して上記と同様の再酸化膜形成工程を繰り返し行い、活性領域2Aおよび2Bに再酸化膜26を形成する
まず、図9(k)に示すように、フォトリソグラフィとエッチングにより、MOSトランジスタ20Aおよび20Bを形成する領域以外を被覆するフォトレジスト層64をパターニングして形成する。この後、フォトレジスト層64をマスクとして熱燐酸溶液を用いたエッチングによって、窒化シリコン膜61および窒化シリコン膜63を選択的に除去して、シリコン基板1のうち、MOSトランジスタ20Aおよび20Bを形成しようとする活性領域2Aおよび2Bを露出させる。
ここでも、次の再酸化を行う前に、表面酸化膜4の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜61などを完全に除去した後、十分な洗浄を行う。
次に、図9(l)に示すように、上部から酸化剤を作用させて熱酸化法により活性領域2Aおよび2Bのシリコン基板1を再酸化して再酸化膜26を形成する。
次に、図10(m)に示すように、全面にCVD法により窒化シリコン膜65を厚さ100nmほど形成する。
次に、図10(n)に示すように、図9(l)に示した再酸化の際にマスクとして用いた窒化シリコン膜31の上部に生じた酸化窒化シリコン層をCMP法によって除去する。
以上の図9(k)〜図10(n)に示した一連の4工程が、活性領域2Aおよび2Bのシリコン基板1を選択的に再酸化する工程である。続いて、図10(o)と図10(p)に示す工程で活性領域2A〜2Cに再酸化膜27を形成する。
図10(o)に示すように、熱燐酸溶液を用いたエッチングによって、窒化シリコン膜61および窒化シリコン膜65を除去して、シリコン基板1全面を露出させる。
ここでも、次の再酸化を行う前に、表面酸化膜4の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜61などを完全に除去した後、十分な洗浄を行う。
次に、図10(p)に示すように、上部から酸化剤を作用させて熱酸化法により活性領域2A〜2Cのシリコン基板1を再酸化して再酸化膜27を形成し、ゲート絶縁膜6A〜6Cの形成を完了する。
続いて、図10(q)に示すように、ポリシリコン膜をパターニングしてゲート電極21A〜21Cを形成し、ゲート電極21A〜21Cおよびゲート絶縁膜6A〜6Cをマスクとするイオン注入法によってソース領域22A〜22Cおよびドレイン領域23A〜23Cを形成する。この後、通常の工程によってソース電極およびドレイン電極を形成するなどして、MOSトランジスタ20A〜20Cを完成する。
MOSトランジスタ20Cのゲート絶縁膜6Cの厚さは、表面酸化膜4と再酸化膜27との膜厚の合計になる。この厚さが所望の厚さになるように、表面酸化膜4と再酸化膜27の厚さを設定する。
表面酸化膜4だけで所望の厚さになるようにして再酸化膜27の形成を省略することも理論的には可能である。但し、表面酸化膜4は熱燐酸溶液に曝され、ピンホールなどのウイークポイントが発生することがあるので、再酸化膜27を形成して耐電圧性を回復させるのが望ましい。
MOSトランジスタ20Bのゲート絶縁膜6Bの厚さは、表面酸化膜4と再酸化膜26と再酸化膜27との膜厚の合計になる。この厚さが所望の厚さになるように、再酸化膜26の厚さを設定する。
MOSトランジスタ20Aのゲート絶縁膜6Aの厚さは、表面酸化膜4と再酸化膜25〜27の膜厚の合計になる。この厚さが所望の厚さになるように、再酸化膜25の厚さを設定する。
例えば、各ゲート絶縁膜の厚さを、ゲート絶縁膜6Aが8nm、ゲート絶縁膜6Bが3nm、そしてゲート絶縁膜6Cが1.8nmというように適切に設定することによって、MOSトランジスタ20A〜20Cのしきい値電圧Vthが、それぞれ3.3V、1.8Vそして1.2Vになるように、MOSトランジスタを作り分けることができる。
なお、各再酸化膜の形成において、窒化シリコン61の各パターニングの際に用いたマスク位置合わせ用のアライメントマークは、そのまま基板上に残されるので、デバイス製造後も各再酸化工程に対応する各ゲート絶縁膜の位置を判別することができる。
本実施の形態では膜厚の異なる3種類のゲート絶縁膜を形成する例を示したが、膜厚の種類はこれに限定されるものではなく、別のマスクを形成して再酸化工程を必要な回数だけ繰り返すことにより、膜厚の異なるゲート絶縁膜を所望の種類だけ1枚の基板上に作り分けることができる。
従来、膜厚の異なる複数種のゲート絶縁膜を形成する際に、ゲート酸化膜形成の度にウェットエッチングを行っていたのを止め、窒化シリコン膜をマスクにして所望の部分にだけ再酸化膜を形成して所望の厚さまで積み上げるようにするので、内壁酸化膜7や埋め込み絶縁層8がエッチングされることはない。従って、この点に関して実施の形態1と同様の作用効果を得られるのは言うまでもない。
すなわち、活性領域2A〜2Cと不活性領域3との境界領域にくぼみが形成され、ゲート電極11が、シリコン基板1の活性領域2の端部側面に回り込むことがない。このため、MOSトランジスタ20A〜20Cの動作時にゲート電極21A〜21Cに印加されるゲート電圧VGSからは、通常のゲート電界が形成されるのみである。この結果、MOSトランジスタ20A〜20Cにおけるゲート電圧VGSとドレイン電流IDSとの関係には異常を示すハンプなどがなく、半導体材料本来の電気特性に基づいて定まるものである。従って、所定の電気特性を有するトランジスタを製造歩留まり良く製造することができる。従って、MOSトランジスタ20A〜20Cを用いれば、高精度なアナログ回路を形成することができる。
また、基板全面にゲート電極材料としてポリシリコン膜を成膜した後、パターニングしてゲート電極21A〜21Cを形成する際、くぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれ及び付着物による短絡などの悪影響が生じるというようなことも起こらない。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、STI素子分離構造において、凹部形成後、絶縁層を埋め込む前に、凹部から凹部の周囲の半導体基板中に不純物を拡散させ、pn接合による分離構造を併設するのもよい。例えば、半導体基板がn型である場合には、凹部の周囲の半導体基板中にp型又はp+型の拡散領域を形成する。
上記の変形例として、STI素子分離構造を省略して、n型半導体基板に対してはp+型、p型半導体基板に対してはn+型の拡散領域を深く形成して、pn接合によるバイアスによって素子分離構造を形成してもよい。
本発明の半導体装置及びその製造方法は、MOSトランジスタを初めとする絶縁ゲート型トランジスタ、特に高精度アナログ回路用のMOSトランジスタなどの半導体装置及びその製造方法として用いられ、その高精度化などに貢献することができる。
1…シリコン基板、2、2A、2B、2C…活性領域、3…不活性領域、
4…表面酸化膜、5…再酸化膜、6、6A、6B、6C…ゲート絶縁膜、
7…内壁酸化膜、8…埋め込み絶縁層、9…STI素子分離構造、
10A、10B…MOS型ペアトランジスタ、11…ゲート電極、12…ソース領域、
13…ドレイン領域、16…凹部(トレンチ)、17…くぼみ、
18…通常のゲート電界、20A、20B、20C…MOSトランジスタ、
21A〜21C…ゲート電極、22A〜22C…ソース領域、
23A〜23C…ドレイン領域、25、26、27…再酸化膜、
51、54、56…窒化シリコン層、52、55…フォトレジスト層、
53…酸化シリコン層、61、63、65…窒化シリコン層、
62、64…フォトレジスト層、100A、100B…MOS型ペアトランジスタ、
101…シリコン基板、102…活性領域、103…不活性領域、104…表面酸化膜、
107…内壁酸化膜、108…埋め込み絶縁層、109…STI素子分離構造、
111…ゲート電極、112…ソース領域、113…ドレイン領域、
116…凹部(トレンチ)、117…くぼみ、118…通常のゲート電界、
119…側方からのゲート電界、121…窒化シリコン層、122…フォトレジスト層、
123…酸化シリコン層、200A、200B…他のMOS型ペアトランジスタ
4…表面酸化膜、5…再酸化膜、6、6A、6B、6C…ゲート絶縁膜、
7…内壁酸化膜、8…埋め込み絶縁層、9…STI素子分離構造、
10A、10B…MOS型ペアトランジスタ、11…ゲート電極、12…ソース領域、
13…ドレイン領域、16…凹部(トレンチ)、17…くぼみ、
18…通常のゲート電界、20A、20B、20C…MOSトランジスタ、
21A〜21C…ゲート電極、22A〜22C…ソース領域、
23A〜23C…ドレイン領域、25、26、27…再酸化膜、
51、54、56…窒化シリコン層、52、55…フォトレジスト層、
53…酸化シリコン層、61、63、65…窒化シリコン層、
62、64…フォトレジスト層、100A、100B…MOS型ペアトランジスタ、
101…シリコン基板、102…活性領域、103…不活性領域、104…表面酸化膜、
107…内壁酸化膜、108…埋め込み絶縁層、109…STI素子分離構造、
111…ゲート電極、112…ソース領域、113…ドレイン領域、
116…凹部(トレンチ)、117…くぼみ、118…通常のゲート電界、
119…側方からのゲート電界、121…窒化シリコン層、122…フォトレジスト層、
123…酸化シリコン層、200A、200B…他のMOS型ペアトランジスタ
Claims (17)
- 前記半導体基体の不活性領域に絶縁分離層が形成され、活性領域間が絶縁分離されている半導体装置において、
前記半導体基体の前記活性領域の表面酸化によって形成されたゲート絶縁膜と、前記 絶縁層とが、前記活性領域と前記不活性領域との境界領域において、前記半導体基体側 へのくぼみを形成することなく連設されている
ことを特徴とする、半導体装置。 - 前記不活性領域に凹部が形成され、この凹部に埋め込まれた絶縁層によって前記絶縁分離層が形成されている、請求項1に記載した半導体装置。
- 複数の前記活性領域における前記ゲート絶縁膜の厚さが互いに同じである、請求項1に記載した半導体装置。
- 複数の前記活性領域における前記ゲート絶縁膜の厚さが互いに異なっている、請求項1に記載した半導体装置。
- 前記活性領域に形成されたソース及びドレイン領域と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極と、前記ゲート絶縁膜に接して形成されたゲート電極とによって、絶縁ゲート型電界効果トランジスタとして構成されている、請求項1に記載した半導体装置。
- 前記絶縁ゲート型電界効果トランジスタがアナログ回路を構成するトランジスタである、請求項5に記載した半導体装置。
- 請求項1に記載した半導体装置の製造方法であって、前記半導体基体の前記活性領域の表面酸化によって表面酸化膜を形成した後、前記半導体基体の前記不活性領域表面に前記絶縁分離層を形成し、しかる後に、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記ゲート絶縁膜上にゲート電極を形成する、半導体装置の製造方法。
- 前記不活性領域に凹部を形成し、更に前記凹部を内壁酸化した後に、前記凹部に前記絶縁層を埋め込み、前記絶縁分離層を形成する、請求項7に記載した半導体装置の製造方法。
- 前記基体の再酸化によって、前記表面酸化膜に生じた欠陥を修復する、請求項7に記載した半導体装置の製造方法。
- 前記基体の再酸化によって、前記ゲート絶縁膜の厚さを増加させる、請求項7に記載した半導体装置の製造方法。
- 目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行うことにより、前記複数の前記活性領域に互いに同じ厚さの前記ゲート絶縁膜を形成する、請求項10に記載した半導体装置の製造方法。
- 前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する、請求項11に記載した半導体装置の製造方法。
- 目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行った後、別のマスクを形成して更に再酸化を行い、前記複数の前記活性領域に互いに異なる厚さの前記ゲート絶縁膜を形成する、請求項10に記載した半導体装置の製造方法。
- 前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する工程を有し、この工程を少なくとも2回行う、請求項13に記載した半導体装置の製造方法。
- 前記酸化窒化シリコン膜を化学的機械研磨法によって除去した後、熱リン酸溶液によって溶解除去する、請求項12又は14に記載した半導体装置の製造方法。
- 前記活性領域にソース及びドレイン領域を形成する工程と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極を形成する工程と、前記ゲート絶縁膜に接するゲート電極を形成する工程とを有し、絶縁ゲート型電界効果トランジスタを製造する、請求項7に記載した半導体装置の製造方法。
- 前記ゲート電極をマスクとするイオン注入法によって前記ソース領域及び前記ドレイン領域を形成する、請求項16に記載した半導体装置の製造方法。
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-
2004
- 2004-11-05 JP JP2004322482A patent/JP2006135075A/ja active Pending
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