KR100214766B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘 기판의 이면에 불순물을 첨가한 실리콘 산화막을 퇴적하여, 저온에서 게더링층을 형성하며, 또한 공정수의 증가를 억제하여 제조 비용이 높아지는 것을 방지한 반도체 장치의 제조 방법을 제공한다.
소자 분리 영역의 형성시에 있어서, 게더링층이 되는 실리콘 박막의 퇴적 공정을 에칭 스토퍼로서 사용하고 있는 실리콘 박막의 퇴적 공정과 겸용하여, 전용의 형성공정을 실시하지 않고서 게더링층을 형성한다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 금속 불순물 오염에 의한 전기 특성의 열화를 방지하는 게더링층(gattering layer)의 형성 방법에 관한 것이다.
반도체 장치의 제조 공정에 있어서, 실리콘 기판 내로 들어가는 크롬, 철, 동, 니켈, 텅스텐 등의 금속은 확산로를 비롯한 제조 장치의 재료나 세척용 약품 등으로부터 결정 결함을 유발하여, 접합 누설 전류 등의 원인이 되며, 반도체 장치의 특성을 열화 시킨다 라고 공지되어 있다. 이들 오염 금속을 반도체 장치의 활성 영역 밖에서 제거하는 것을 게더링이라 부르고 있다. 이 게더링 기술의 하나로서 종래에는 인 게더법이라 불리는 방법을 채용하여 왔다. 이것은 MOSFET 등의 능동 소자를 실리콘 기판 상에 형성한 후, 실리콘 기판의 이면을 노출시키어, 고온(예컨대 850℃이상)의 인을 확산시킴으로써 고농도의 인 확산층을 실리콘 기판의 이면에 형성하여, 이 고농도 인 확산층에 실리콘 기판 중의 금속을 포획하는 방법이다.
이 방법은 실리콘 기판의 표면에 형성한 층 사이의 막에 고농도의 인을 고온에서 확산하여,층간막 표면을 매끄럽게 하여 평탄화하는 인 금속 공정과 동시에 실시할 수 있기 때문에, 종래의 반도체 장치의 제조에는 매우 유효했었다.
한편, 반도체 장치가 미세화됨에 따라서, MOSFET 쇼트 채널 효과를 억제하기 위해서 소스·드레인 확산층을 매우 얇게 형성할 필요가 있었다. 예컨대, 0.25㎛ 세대에서는 확산층 깊이를 0.08㎛ 정도까지 얕게 형성할 필요가 있다. 이것을 실현하기 위해서는 소스·드레인 확산층을 형성한 후, 고온의 열 공정을 실시하지 않는 것이 중요하다.
따라서, 종래의 인 게더법에서는 인 확산에 고온의 열 공정을 필요로 하기 때문에, 반도체 장치의 미세화에는 대응할 수 없게 되었다. 이것을 해결하는 수단으로서, 저온에서 고농도의 게더링층을 형성할 수 있는 방법이 제안되고 있다. 이것을 실리콘 기판의 이면에 불순물을 첨가한 실리콘 박막을 퇴적하는 공정에 의해 게더링을 행하는 방법이다.
종래에 이용되고 있었던 실리콘 기판의 이면에 불순물을 첨가한 실리콘 박막을 퇴적하는 공정을 MOSFET의 제조 방법을 예로 들어 도면을 이용하여 설명한다.
제15도에 도시된 바와 같이, 실리콘 기판(301) 상에 실리콘 산화막(302)을 약 50㎚, 상기 실리콘 산화막(302) 상에 실리콘 박막(303)을 약 100㎚, 상기 실리콘 박막(303) 상에 실리콘 질화막(304)을 약 150nm 순으로 퇴적한다. 또한, 상기 실리콘 질화막(304) 상에 포토리소그라피법에 의해서 레지스트를 도포하고, 소자 분리 영역이 되는 부분의 레지스트를 제거하여, 소자 분리 영역 형성용 레지스트 패턴(305)을 형성한다. 통상, 실리콘 산화막(302)은 열산화법 혹은 강압CVD법으로 형성하고 실리콘 박막(303) 및 실리콘 질화막(304)을 강압 CVD법으로 통상 형성하기 때문에, 이들 막은 실리콘 기판(301)의 이면에도 같은 식으로 퇴적한다.
또한, 제1도6에 도시된 바와 같이, RIE법을 이용하여 실리콘 박막(303)을 에칭스토퍼로 하여 실리콘 질화막(304)을 에칭한 후 소자 분리 영역 형성용 레지스트 패턴(305)을 박리한다.
다음에, 제1도7에 도시된 바와 같이 열산화법에 의해 소자 분리 영역에 선택적으로 실리콘 산화막(306)을 약 700㎚ 형성한다. 이것은 LOCOS법이라 불리는 소자 분리 형성 방법이다.
또한, 실리콘 기판(301) 표면의 실리콘 질화막(304), 실리콘 박막(303), 실리콘 산화막(302)과 실리콘 기판(301)이면의 실리콘 산화막(302), 실리콘 박막(303), 실리콘 질화막(304)을 제거한 후, 제18도에 도시된 바와 같이, 게이트 산화막(307)의 형성, 게이트 전극(308)의 형성, 소스·드레인 확산층(309)의 형성이라는 통상의 MOSFET를 제조하는 공정을 실시하여, 실리콘 기판(301) 상에 MOSFET를 형성한다. 이때 실리콘 기판 (301)의 이면에는 실리콘 산화막(310), 실리콘 박막(311)이 형성된다.
다음에, 제19도에 도시된 바와 같이, 실리콘 산화막을 주성분으로 한 층간 절연막(312)을 실리콘 기판 상에 약 900㎚ 퇴적하여, 예컨대 CMP법에 의해서 평탄화한다.
또한, 제20도에 도시된 바와 같이, 실리콘 기판(301)의 이면에 퇴적되어 있던 실리콘 산화막(310), 실리콘 박막(311)을 선택적으로 제거하여, 실리콘 기판(301)의 이면을 노출시킨다.
이어서, 제21도에 도시된 바와 같이, 감압 CVD법에 의해서 불순물을 첨가한 실리콘 박막(313)을 상기 실리콘 기판 상에 약 900㎚ 퇴적한다. 또한, 제22도에 도시된 바와 같이, 실리콘 기판(301)의 표면에 퇴적한 실리콘 박막(313)만을 선택적으로 제거하고, 실리콘 기판(301)의 이면에 퇴적한 실리콘 박막(313)은 그대로 남긴다. 이 불순물을 첨가한 실리콘 박막(313)이 게더링층이 된다. 또, 첨가 불순물은 통상적으로 붕소 또는 인이다.
그런 다음, 콘택트 홀(314)의 형성, 메탈(315)의 형성 공정을 거쳐서, 제23도에 도시된 바와 같이 반도체 장치를 완성시킨다.
상술한 종래의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치에서는 실리콘 산화막을 주성분으로 한 층간 절연막(312)을 퇴적하여 평탄화한 후, 실리콘 기판(301)의 이면에 퇴적되어 있던 실리콘 산화막(310), 실리콘 박막(311)을 선택적으로 제거하여, 실리콘 기판(301)의 이면을 노출시키는 공정과, 감압 CVD법에 의해서 불순물을 첨가한 실리콘 박막(313)을 실리콘 기판(301)의 양면에 퇴적하는 공정과, 실리콘 기판(301)의 표면에 퇴적한 불순물을 첨가한 실리콘 박막(313)만을 선택적으로 제거하는 공정이 필요하게 된다. 이들은 본래 MOSFET를 형성하는 데는 필요 없는 공정이며, 이 때문에 공정수가 증가하여 제조 비용이 높아지는 문제가 있다.
이러한 게더링을 위한 전용 공정을 필요로 하지 않는 제조 방법으로서, 특허, 공개소 61-159741, 특허 공개 평2-218136, 특허 공개 평5 - 109736등이 제안되고 있다. 이들 방법에 의하면, 통상의 MOSFET를 형성하는 공정에 있어서, 실리콘 기판의 표면에 절연막을 형성하는 공정에서 실리콘 기판의 이면에도 형성된 절연막을 제거하여, 실리콘 기판의 이면을 노출시키어, 실리콘 기판의 양면에 다결정 반도체막을 형성하고, 이것에 고온으로 불순물 확산을 행하며, 이어서 실리콘 기판 표면의 다결정 반도체막을 선택 에칭하여 게이트 전극을 형성한다고 하는 것이다. 즉, 실리콘 기판 표면의 다결정 반도체막은 선택 에칭되어 게이트 전극으로 되고, 실리콘 기판 이면의 다 결정 반도체막은 실리콘 기판과 직접 접촉하여, 게더링 효과를 발휘한다. 이 방법을 이용함으로써, 실리콘 기판 상에 게이트 전극을 형성하는 단계에 있어서, 실리콘 기판 이면의 절연막을 제거하는 공정을 추가한 것만으로 게더링 전용 공정이 불필요하게 된다. 그러나, 이들 제조 방법에서는 다결정 반도체막에 고온으로 불순물 확산을 행하는 공정을 필요로 하기 때문에, 전술한 바와 같이 반도체 장치의 미세화에는 대응할 수 없다. 또 반도체 장치의 미세화에 따른 MOSFET의 쇼트 채널 효과를 억제하기 위해서, N채널 MOS에는 N형 게이트 전극, P 채널 MOS에는 P형 게이트 전극을 이용하는 것이 효과적이지만, 게이트 전극은 불순물 확산 공정에 의해 1종류에 한정되어 버리기 때문에, N형, P형 2종류의 게이트 전극을 형성하기 위해서는 공정수의 증가를 초래하게 된다.
본 발명은 상기와 같은 문제점에 비추어 이루어진 것으로, 실리콘 기판의 이면에 불순물을 첨가한 실리콘 산화막을 퇴적하여, 저온에서 게더링층을 형성하며, 또한 공정수를 증가를 억제하여 제조 비용이 높아지는 것을 방지한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은 소자 분리 영역 형성시에 있어서, 실리콘 기판 상에 있는 실리콘 산화막을 형성하는 공정과, 상기 실리콘 기판 이면의 실리콘 산화막만을 선택적으로 제거하여 상기 실리콘 기판의 이면을 노출시키는 공정과, 상기 실리콘 기판 전(前)·양면에 CVD법에 의해서 실리콘 박막을 형성하는 공정과, 상기 실리콘 박막 상에 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막 상에 소자 분리용 레지스트를 도포하여 소자 분리의 패턴을 형성하는 공정과, 상기 패터닝된 실리콘 질화막을 마스크로 소자 분리용 산화막을 형성하는 공정을 구비하며, 상기 실리콘 기판의 이면에 형성된 실리콘 박막을 반도체 장치가 완성될 때까지 남기는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하고, 상기 실리콘 기판의 이면에 직접 접하는 상기 실리콘 박막을 게더링층으로서 작용시키는 것이다.
제1도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제2도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제3도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나나낸 단면도.
제4도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제5도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제6도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제7도는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제8도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제9도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제10도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제11도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제12도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법은 나타낸 단면도.
제13도은 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
제14도는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법은 나타낸 단면도.
제15도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제16도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제17도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제18도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제19도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제20도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제21도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제22도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
제23도는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 실리콘 산화막
103 : 불순물을 첨가한 실리콘 박막 104 : 실리콘 질화막
105 : 소자 분리 영역 형성용 레지스트 패턴 106 : 실리콘 산화막
107 : 게이트 산화막 108 : 게이트 전극
109 : 소스·드레인 영역 110 : 층간 절연막
111 : 콘택트 홀 112 : 메탈 배선
201 : 실리콘 기판 202 : 실리콘 산화막
203 : 불순물을 첨가한 실리콘 박막 204 : 실리콘 산화막
205 : 소자 분리 영역 형성용 레지스트 패턴 206 : 트렌치
207 : 실리콘 산화막 208 : 게이트 산화막
209 : 게이트 전극 210 : 소스·드레인 영역
211 : 층간 절연막 212 : 콘택트 홀
213 : 메탈 배선층 301 : 실리콘 기관
302 : 실리콘 산화막 303 : 실리콘 박막
304 : 실리콘 질화막
305 : 소자 분리 영역 형성용 레지스트 패턴
306 : 실리콘 산화막 307 : 게이트 산화막
308 : 게이트 전극 309 : 소스·드레인 영역
310 : 실리콘 산화막 311 : 실리콘 박막
312 : 층간 절연막
313 : 불순물을 첨가한 실리콘 박막
314 : 콘택트 홀 315 : 메탈 배선층
본 발명의 제1실시예를 도면을 참조하여 설명한다.
제1도에 도시된 바와 같이, 실리콘 기판(101)상에 열산화법 혹은 CVD법에 의해서 실리콘 산화막(102)을 약 50㎚ 형성한다. 이 때, 실리콘 기판(101)의 이면에도 실리콘 산화막(102)이 존재하는 경우는 실리콘 기판 (101)의 이면에 퇴적되어 있는 실리콘 산화막(102)만을 선택적으로 제거하여, 실리콘 기판(101)의 이면을 노출시킨다.
또한 제2도에 도시된 바와 같이, 실리콘 기판(101) 상에 불순물을 첨가한 실리콘 기판(103)을 약 100㎚, 실리콘 질화막(104)을 약 150㎚ 순으로 퇴적한다. 또한, 상기 실리콘 질화막(104) 상에 포토리소그라피법에 의해서 레지스트를 도포하고, 소자 분리 영역이 되는 부분의 레지스트를 제거하여, 소자 분리 영역 형성용의 레지스트 패턴(105)을 형성한다. 통상, 불순물을 첨가한 실리콘 박막(103) 및 실리콘 질화막(104)은 감압 CVD법에 의해서 형성하는 것이 일반적이기 때문에, 이들 막은 실리콘 기판(101)의 이면에도 같은 식으로 퇴적한다. 게다가, 불순물을 첨가한 실리콘 박막(103)은 직접 실리콘 기판(101)의 이면에 접하기 때문에, 이 불순물을 첨가한 실리콘 박막(103)은 게더링층으로서 효과를 발휘한다.
다음에, 제3도에 도시된 바와 같이, RIE법을 이용하여 불순물을 첨가한 실리콘 박막(103)을 에칭 스토퍼로 하여 실리콘 질화막(104)을 에칭한 후, 소자 분리 영역 형성용의 레지스트 패턴(105)을 박리한다.
또한 제4도에 도시된 바와 같이, 열산화법에 의해 소자 분리 영역에 선택적으로 실리콘 산화막(106)을 약 700㎚ 형성된다. 이것은 LOCOS법이라 부리는 소자 분리 형성 방법이다.
또한 도5에 도시된 바와 같이, 실리콘 기판(101)표면의 실리콘 질화막(104), 실리콘 박막(103), 실리콘 산화막(102)을 제거한 후, 게이트 산화막(107)의 형성, 게이트 전극(108)의 형성, 소스·드레인 확산층(109)의 형성이라는 통상의 MOSFET를 제조하는 공정을 실시하여 실리콘 기판(101) 상에 MOSFET를 형성한다. 여기서, 실리콘 기판(101) 이면의 실리콘 질화막(104)은 제거되지 않는 것이 바람직하다.
그 이유는 불순물을 첨가한 실리콘 박막(103)을 게더링층으로서 반도체 장치의 제조가 종료될 때까지 남겨 두기 위한 커버로서 도움이 되기 때문이다.
또한 도6에 도시된 바와 같이, 실리콘 산화막을 주성분으로 한 층간 절연막(110)을 실리콘 기판 상에 약 900㎚ 퇴적하여, 예컨대 CMP법에 의해서 평탄화한다.
그런 다음, 콘택트 홀(111)의 형성, 메탈(112)의 형성 공정을 거쳐서 도 7과 같이 반도체 장치를 완성시킨다.
이상, 제1실시예의 제조 방법에 의해서 형성된 반도체 장치에서는 게더링층이 되는 불순물을 첨가한 실리콘 박막의 퇴적 공정을 LOCOS법이라 불리는 소자 분리 영역 형성시에 에칭 스토퍼로서 사용하고 있는 실리콘 박막의 퇴적 공정과 겸용하고 있다. 이 때문에 종래예에서 설명한 바와 같은 실리콘 산화막을 주성분으로 한 층간 절연막을 퇴적하여 평탄화한 후 실리콘 기판의 이면에 퇴적되어 있던 실리콘 산화막, 실리콘 박막, 층간 절연막을 선택적으로 제거하여 실리콘 기판의 이면을 노출시키는 공정과, 감압 CVD법에 의해서 불순물을 첨가한 실리콘 박막을 퇴적하는 공정과, 실리콘 기판의 표면에 퇴적한 실리콘 박막만을 선택적으로 제거하는 공정이 불필요하게 된다. 또 실리콘 기판의 이면에 불순물을 첨가한 실리콘 박막을 형성하기 때문에, 고온에서 불순물을 확산하는 공정도 불필요하게 된다. 따라서, 실리콘 기판의 이면에 불순물을 첨가한 실리콘 박막을 퇴적하여, 저온에서 게더링층을 형성할 수 있으며, 또한 공정수의 증가를 억제하여 제조 비용을 저감시킬 수 있게 된다.
상기한 제1실시예에 있어서는 소자 분리 영역 형성의 형성법으로서 LOCOS법을 예로 들어 설명했지만, 소자 분리 공정에서 실리콘 박막을 사용하는 공정이라면, 소자 분리 영역의 형성 방법은 문제 삼지 않는다. 이하, STI법을 이용하여 소자 분리 영역을 형성하는 MOSFET의 제조 방법에 있어서의 본 발명의 제2실시예로서 설명한다.
도8에 도시된 바와 같이, 실리콘 기판(201) 상에 열산화막 혹은 CVD법에 의해서 실리콘 산화막(202)을 약 50㎚ 형성한다. 이 때, 실리콘 기판(201)의 이면에도 실리콘 산화막(202)이 존재하는 경우는 실리콘 기판(201)의 이면에 퇴적되어 있는 실리콘 산화막(202)만을 선택적으로 제거하여, 실리콘 기판(201)의 이면을 노출시킨다.
또한, 도9도에 도시된 바와 같이, 불순물을 첨가한 실리콘 박막(203)을 약 300㎚, 실리콘 산화막(204)을 약 200㎚ 순으로 퇴적한다. 또한, 상기 실리콘 산화막(204) 상에 포토리소그라피법에 의해서 레지스트를 도포하고, 소자 분리 영역이 되는 부분의 레지스트를 제거하여, 소자 분리 영역 형성용 레지스트를 패턴(205)을 형성한다. 통상, 불순물을 첨가한 실리콘 박막(203) 및 실리콘 산화막(204)은 감압 CVD법에 의해서 형성하는 것이 일반적이기 때문에, 이들 막은 실리콘 기판(201)의 이면에도 같은 식으로 퇴적한다. 더욱이, 불순물을 첨가한 실리콘 박막(203)은 실리콘 기판(201)의 이면에 접하기 때문에 이 실리콘 박막(203)은 게더링층으로서 효과를 발휘한다.
다음에, 도 10에 도시된 바와 같이, RIE법을 이용하여 실리콘 산화막(204), 불순물을 첨가한 실리콘 박막(203), 실리콘 산화막(202)을 에칭한다. 또한, 소자 분리 영역 형성용의 레지스트 패턴(205)을 박리한 후, 실리콘 산화막(204)을 마스크로 하여 실리콘 기판(201)을 에칭하고, 소자 분리 영역이 되는 트렌치(206)를 약 700㎚의 깊이로 형성한다.
또한, 제1도1에 도시된 바와 같이 실리콘 기판(201)의 표면에 플라즈마 CVD법에 의해서 실리콘 산화막(207)을 약 1000㎚ 퇴적한다. 또한, 예컨대 CMP법을 이용하여 불순물을 첨가한 실리콘 박막(203)을 에칭 스토퍼로서 평탄화하고, 소자 분리 영역이 되는 트렌치(206)에 실리콘 산화막(207)을 매립한다. 이것은 STI법이라 불리는 소자 분리 형성 방법이다.
또한, 제11도에 도시된 바와 같이, 실리콘 기판(201) 표면의 불순물을 첨가한 실리콘 박막(203), 실리콘 산화막(202)을 제거한 후, 게이트 산화막(208), 게이트 전극(209), 소스·드레인 확산충(201)의 형성이라는 통상 MOSFET 제조 공정을 실시하여, 실리콘 기판(201)상에 MOSFET를 형성한다.
또한, 제13도에 도시된 바와 같이, 실리콘 산화막을 주성분으로 한 층간 절연막(211)을 실리콘 기판 상에 약 900㎚ 퇴적하여, 예컨대 CMP법에 의해서 평탄화한다.
그런 다음, 콘택트 홀(212)의 형성, 메탈(213)의 형성 공정을 거쳐서, 제14도에 도시된 바와 같이 반도체 장치를 완성시킨다.
상기, 제2실시예의 제조 방법에 의해서 형성된 반도체 장치에서는 게더링층이 되는 실리콘 박막의 퇴적 공정을 STI법이라 불리는 소자 분리 영역 형성시에 에칭 스토퍼로서 사용하고 있는 실리콘 박막의 퇴적 공정과 겸용하고 있다. 따라서, 제1실시예와 마찬가지로, STI법을 이용한 경우라도 게더링층의 형성을 위한 전용 공정이 필요하지 않게 되므로, 공정수의 증가를 억제하여 제조 비용을 저감시킬 수 있게 된다.
또한. 반도체 장치의 미세화에 따른 MOSFET의 쇼트 채널 효과를 억제하기 위해서, N 채널 MOS에는 N형의 게이트 전극, P 채널 MOS에는 P형의 게이트 전극을 사용하는 경우도 본 발명의 반도체 장치의 제조 방법에 의하면, 소자 분리 영역 형성시에 게더링층이 형성되며, 이 게더링층에 불순물의 확산 공정은 필요없기 때문에, 동일기판 상에 P형, N형이라는 2종류의 게이트 전극을 형성할 수 있게 된다.
상기한 제1 및 제2실시예에 있어서, 본 발명을 MOSFET의 제조 공정을 예로 들어 설명했지만, 특히 이것에 한정되는 것은 아니며, 본 발명은 소자 분리 영역을 형성하는 공정을 가지는 것이라면, 모든 반도체 소자에 적용할 수 있다.
추가로, 상술한 실시예1, 실시예2에서는 게더링층으로서 불순물을 첨가한 실리콘 박막을 이용하였는데, 불순물을 첨가하지 않은 실리콘 박막이라도 불순물을 첨가한 실리콘 박막을 이용한 경우에 비하여 게더링 능력은 저하되지만, 저온에서 게더링하는 효과를 얻을 수 있다.
실리콘 박막에 첨가하는 불순물로는 붕소 또는 인이 일반적인데, 이들 첨가물은 게더링의 효과를 얻을 수 있는 것이라면 종류는 상관없다.
본 발명을 이용함으로써, 실리콘 기판의 이면에 실리콘 산화막을 퇴적하여, 저온에서 게더링층을 형성할 수 있으며, 또한 공정수의 증가를 억제하여 제조 비용을 저감시킬 수 있게 된다.

Claims (6)

  1. 반도체 기판 상에 소자 분리 영역을 형성할 때, 실리콘 기판의 표면 및 이면에 실리모콘 산화막을 형성하는 과정과, 상기 실리콘 기판의 이면의 실리콘 산화막만을 선택적으로 제거하여 상기 실리콘 기판의 이면을 노출시키는 공정과, 상기 실리콘 산화막 및 상기 노출된 실리콘 기판의 이면에 CVD법에 의해서 실리콘 박막을 형성하는 공정과, 상기 실리콘 박막 상에 제1박막을 형성하는 공정과, 상기 실리콘 기판 표면의 상기 제1박막 상에 소자 분리용 레지스트를 패터닝하는 공정과, 상기 패터닝된 레지스트를 마스크 물질로 에칭하여 상기 실리콘 기판 표면의 제1박막을 패터닝하는 공정과, 상기 패터닝된 제1박막을 마스크로 소자 분리 영역용 산화막을 형성하는 공정을 구비하며, 상기 실리콘 기판 이면에 형성된 실리콘 박막을 사용하여 게더링을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 실리콘 기판의 표면 및 이면예 실리콘 산화막을 형성하는 공정과, 상기 실리콘 기판의 이면의 실리콘 산화막만을 선택적으로 제거하여, 상기 실리콘 기판의 이면을 노출시키는 공정과, 상기 실리콘 산화막 및 상기 노출된 실리콘 기판의 이면에 CVD법에 의해서 실리콘 박막을 형성하는 공정과, 상기 실리콘 박막을 형성하는 공정과, 상기 실리콘 기판 표면의 상기 제1박막 상에 소자 분리용 레지스트를 패터닝하는 공정과, 상기 패터닝된 레지스트를 마스크 물질로 에칭하여 상기 실리콘 기판 표면의 제1박막을 패터닝하는 공정과, 상기 패터닝된 제1박막을 마스크로 소자 분리 영역용 산화막을 형성하는 공정과, 상기 실리콘 기판 표면의 제1박막, 실리콘 박막, 실리콘 산화막을 박리하여, 상기 실리콘 기판 표면의 상기 소자 분리 영역 이외의 부분을 노출시키는 공정과, 상기 실리콘 기판 표면의 노출된 부분에 새로이 게이트 산화막, 게이트 전극을 형성하여 MOSFET를 형성하는 공정과, 상기 MOSFET 상에 층간 절연막을 형성하는 공정을 구비하며, 상기 실리콘 기판의 이면에 형성된 실리콘 박막을 사용하여 게더링을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법
  3. 제1항에 있어서, 상기 실리콘 박막에 불순물이 첨가되어 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 제1박막이 실리콘 산화막 혹은 실리콘 질화막 혹은 실리콘인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제2항에 있어서, 상기 실리콘 박막에 불순물이 첨가되어 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제2항에 있어서, 상기 제1박막이 실리콘 산화막 혹은 실리콘 질화막 혹은 실리콘인 것을 특징으로 하는 반도체 장치 제조 방법.
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