JP3751469B2 - Ｓｏｉ構造の半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 150000004767 nitrides Chemical class 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 35
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 description 15
- 229910052760 oxygen Inorganic materials 0.000 description 15
- 238000002513 implantation Methods 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- -1 oxygen ions Chemical class 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 7
- 238000004088 simulation Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
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Description
【０００１】
【発明の属する技術分野】
この発明は、SOI(Silicon On Insulator)基板を用いた半導体装置に関するもので、特に半導体素子のシリコン層部分に特長を有する素子構造を有した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
SOI基板ではBOX酸化膜と呼ばれる絶縁性の層の上にシリコン層が形成されている。このシリコン層は素子分離のためにトレンチ構造もしくはLOCOS（Local Oxidation of Silicon）法によって分離される。シリコン層をエッチングして溝を作り、その溝に酸化膜を埋め込むトレンチ構造は例えばIEEE ELECTRON DEVICE LETTERS, VOL. 6, JUNE 1995などに開示されている。このトレンチ構造による分離は、LOCOS法に比べて工程数が多いため、製造コストが高い。
一方、LOCOS法によるSOIにおける素子分離は、Proceedings IEEE Intr. SOI conf., 116 (1995)に開示されている。このLOCOS法ではBOX酸化膜とLOCOS酸化膜との間に断面が三角形状の薄いシリコン層が形成され、この層が寄生MOSFETを形成する。
【０００３】
【発明が解決しようとする課題】
この寄生MOSFETは本来の（寄生MOSFETがないと仮定した）MOSFETの電流特性に悪い影響を与えてしまう。この悪い影響は電流特性に瘤ができたようにみえるところからハンプ特性と呼ばれている。寄生MOSFETがある場合の閾値電圧は本来のMOSFETよりも低くなってしまう。
【０００４】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、シリコン基板上に絶縁用酸化膜及びシリコン層が順次形成された半導体基板を準備する工程と、シリコン膜上にゲート酸化膜及び窒化膜を順次形成する工程と、 LOCOS 酸化膜形成予定領域の窒化膜、ゲート酸化膜及びシリコン層の３／４以上の膜厚を除去する工程と、除去工程で残存したシリコン層を酸化して LOCOS 酸化膜に変換する工程と、この後窒化膜を除去して、ゲート酸化膜上にゲート電極を形成する工程とを有する。
【０００５】
【発明の実施の形態】
図１はこの発明の第１の実施例のSOI素子構造の一部断面図である。シリコン基板１上に形成された約１０００〜１５００オングストロームの厚さのBOX酸化膜２の上にはシリコン層であるSOI層３が約４００〜５００オングストロームの厚さで形成されている。このSOI層３は、その一部がLOCOS法によって酸化され、膜厚約４００オングストローム程度のLOCOS酸化膜４になっている。SOI層３の上には比較的薄い膜厚約７０オングストロームのゲート酸化膜５が形成される。ゲート酸化膜５上にはゲートとして機能するポリシリコン６が膜厚約２５００〜３０００オングストロームで設けられている。
ここで、SOI層３とLOCOS酸化膜４との境界１０は、従来の境界１１よりもより垂直に近い形になっている。具体的に第1の実施例のSOI素子構造では、 SOI層３とLOCOS酸化膜４との境界１０、SOI層３の厚さ方向の垂線１３及びBOX酸化膜２と SOI層３との境界１２とで形成される三角部分の底辺（境界１２）と高さ（垂線13）の比を１：４もしくは底辺の比をそれより小さくしている。
このような構成により寄生トランジスタによる影響を抑制する効果が期待できる。図2は第1の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。縦軸にはトランジスタのドレイン電流-Idが、横軸にはゲートバイアス電圧-Vgがとられている。なお、1e-05と示されているのは、１Ｘ１０-5をあらわしている。寄生トランジスタが形成されない理想的電流特性Aに比較して、第1の実施例の電流特性Bはオフリーク電流が一桁以内に抑えられている。これはSOI素子構造で三角部分の底辺と高さの比が１：１のものの電流特性Cと比較すると大きく改善され、理想的な電流特性Aに近づいていることが図2からも理解できる。
【０００６】
図３（A）〜（C）は第1の実施例のSOI素子構造の製造方法を示す断面図である。これらの図を参照しつつ第1の実施例のSOI素子構造の製造方法を説明する。
まず、シリコン基板１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜２及び膜厚約５００オングストロームのSOI層３が積層形成されたSIMOX（Separation by Implantation of Oxygen）基板を準備する。このSIMOX基板のSOI層３上に膜厚約７０オングストロームのゲート酸化膜５及び膜厚約５００オングストロームの窒化膜７を順次形成する（図３（A））。このゲート酸化膜５の形成や、その後の処理などによってSOI層３は約４００オングストロームぐらいの膜厚に減少している。
次にLOCOS酸化膜を形成する領域の窒化膜７、ゲート酸化膜５及びSOI層３の一部を除去する（図３（B））。ここで、SOI層２の除去する量は元の膜厚約４００オングストロームの３／４である約３００オングストロームである。したがって、除去された後のSOI層３Aの膜厚はもとのSOI層３の膜厚の１／４である約１００オングストロームになっている。
この後LOCOS酸化を行うことでSOI層３AをLOCOS酸化膜４に変換する（図３（Ｃ））。ここで、変換されたLOCOS酸化膜３とSOI層２との境界部分に形成されるSOI層２の三角部分は小さくなり、その底辺と高さの比は１：４もしくは底辺の比がそれより小さくなる。
図４（A）および（B）は第１の実施例の対比を示す製造工程を示す断面図である。図４（A）は図３（B）に対応する工程で、SOI層３の除去する量を元の膜厚約４００オングストロームの１／５である約８０オングストロームにしている。したがって、除去された後のSOI層３Bの膜厚はもとのSOI層３の膜厚の４／５である約３２０オングストロームになっている。
この後LOCOS酸化を行うことでSOI層３BをLOCOS酸化膜３ｂに変換する（図４（Ｂ））。ここで、変換されたLOCOS酸化膜４ＢとSOI層３との境界部分に形成されるSOI層３の三角部分はLOCOS酸化膜４B 側への食い込みが大きくなり、その底辺と高さの比は１：１程度になってしまう。
シリコンが酸化膜に侵食される量と上に伸びて行く量との比は０．４４：０．５６であると一般的にいわれている。このため、LOCOS酸化膜４に変換するSOI層３Aの膜厚を薄くすると境界部の三角部分の底辺の長さ（LOCOS酸化膜４側への食い込み量）が小さく抑えられるのである。
【０００７】
図５（A）〜（C）は第１の実施例のSOI素子構造の他の製造方法を示す断面図である。これらの図を参照しつつ第1の実施例のSOI素子構造の他の製造方法を説明する。
まず、シリコン基板１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜２及び膜厚約５００オングストロームのSOI層３が積層形成されたSIMOX基板を準備する。このSIMOX基板のSOI層３上に膜厚約７０オングストロームのゲート酸化膜５及び膜厚約５００オングストロームの窒化膜７を順次形成する（図５（A））。このゲート酸化膜５の形成や、その後の処理などによってSOI層３は約４００オングストロームぐらいの膜厚に減少している。
次にLOCOS酸化膜を形成する領域の窒化膜７、ゲート酸化膜５及びSOI層３の一部を除去する。ここで、窒化膜７、ゲート酸化膜５及びSOI層３の除去は斜めエッチングによって行われている（図５（B））。この斜めエッチングはリアクティブイオンエッチングなどの方法で実現できる。この斜めエッチングによって除去するSOI層３の除去量は、図３で説明した製造方法のように元の膜厚の３／４までエッチングする必要はない。 SOI層３の除去量は斜めエッチングの条件に依存するが、元の膜厚の１／２程度である約２００オングストローム程度除去するぐらいが適当である。
この後LOCOS酸化を行うことでSOI層の一部３ＣをLOCOS酸化膜４Ｃに変換する。ここで、変換されたLOCOS酸化膜４ＣとSOI層３との境界部分に形成されるSOI層３の三角部分は斜めエッチングによってあらかじめオーバーエッチングされているため小さくなり、その底辺と高さの比は１：４もしくは底辺の比がそれより小さくなる。
【０００８】
図６（A）及び（B）はこの発明の第２の実施例のSOI素子構造の一部断面図である。図6（A）に示すように、この実施例で用いるSOI基板６０はシリコン基板６１上に形成された約１０００〜１５００オングストロームの膜厚のBOX酸化膜６２上に、さらに約１１５０オングストロームの窒化膜６３が形成されている。この窒化膜６３上には約５００オングストロームの膜厚のSOI層６４が形成される。このSOI基板６０はその一部がLOCOS法によって酸化され、SOI層６４の一部が約４００オングストロームの膜厚のLOCOS酸化膜６５になる。SOI層６４の上には比較的薄いゲート酸化膜６６が形成され、ゲート酸化膜６６上にはゲートとして機能するポリシリコン６７が設けられる（図6（B））。
SOI層３が酸化されてLOCOS酸化膜４に変換されるとき、従来はLOCOS酸化膜が成長してBOX酸化膜２と接続された後、BOX酸化膜２から上方向に素子部分（チャネル部分）のSOI層３を酸化していた。この現象によってSOI層３はいわゆる浮き上がった状態になり、図7（A）及びその要部断面図である図７（Ｂ）のシュミレーション結果が示すように、特にLOCOS酸化膜４とSOI層３との境界部分では薄いSOI層が形成されてしまう。
しかしながら、第2の実施例で用いるSOI基板では、BOX酸化膜６２上に窒化膜６３が形成されている。窒化膜は酸化膜と異なりシリコン層の酸化を促進させないため、窒化膜６３から上方向に素子部分（チャネル部分）のSOI層６４を酸化する現象は起こらない。したがって、図７（Ｃ）及びその要部断面図である図７（Ｄ）のシュミレーション結果が示すように、LOCOS酸化膜６５とSOI層６４との境界部分でも下からの酸化が行われていないため、SOI層６４は比較的厚く形成される。
以上説明したように、BOX酸化膜６２とSOI層６４との間に窒化膜６３を形成したので、SOI層６４の下方向からの酸化を抑えることができ、SOI層６４とフィールド酸化膜６５との境界部分のSOI層６４の膜厚を確保できる。また、窒化膜６３の下にBOX酸化膜６２があるため、窒化膜の剛性によるリーク電流の問題などが、酸化膜による応力緩和によって減少させる効果も期待できる。
【０００９】
図８（A）〜（D）は第２の実施例で用いられるSOI基板の製造方法を示す断面図である。これらの図を参照しつつ第２の実施例で用いられるSOI基板の製造方法を説明する。
まず、準備したシリコン基板６１（図８（A））に酸素イオンを注入する。このイオン注入により、シリコン基板６１の所定の深さの場所に酸素含有層６２Aが形成され、表面にはシリコン層６４Aが残る（図８（B））。酸素イオンの注入は、シリコン基板６１の表面から約１６５０オングストロームから３１５０オングストロームあたりに酸素含有層６２Aが形成されるよう制御される。
次に酸素含有層６２Aが形成されたシリコン基板６１に窒素イオンを注入する。このイオン注入により、 酸素含有層６２A上に窒素含有層６３Aが形成される（図８（C））。ここで、窒化膜６３は熱処理によって反る性質を有しているため、窒素含有層６３Aは表面から５００オングストロームから１６５０オングストロームまでの膜厚約１１５０オングストロームぐらいになるよう窒素イオンの注入が制御される。
その後熱処理を施してやることにより、 酸素含有層６２AはBOX酸化膜６２に、窒素含有層６３Aは窒化膜６３に変換され、図６（Ａ）の前提となるSOI基板が形成される（図８（D））。
【００１０】
図９（A）及び（B）はこの発明の第３の実施例のSOI素子構造の一部断面図である。図９（A）に示すように、この実施例で用いるSOI基板９０はシリコン基板９１上に厚さ約１１５０オングストロームの窒化膜９３が形成されている。この窒化膜９３上には膜厚約５００オングストロームのSOI層９４が形成されている。第３の実施例で用いるSOI基板９０はその一部がLOCOS法によって酸化され、SOI層９４の一部が膜厚約４００オングストロームのLOCOS酸化膜９５になる。SOI層９４の上には膜厚約７０オングストロームと比較的薄いゲート酸化膜９６が形成され、ゲート酸化膜９６上にはゲートとして機能する膜厚約２５００〜３０００オングストロームのポリシリコン９７が設けられる（図９（B））。
図７（A）及び（Ｂ）の説明で述べたように、LOCOS酸化膜４とSOI層３との境界部分では薄いSOI層３が形成されてしまう。
しかしながら、第３の実施例で用いるSOI基板では、BOX酸化膜２の代わりに窒化膜９３が形成されている。窒化膜は酸化膜と異なりシリコン層の酸化を促進させないため、窒化膜９３から上方向に素子部分（チャネル部分）のSOI層９４を酸化する現象は起こらない。したがって、図１０（Ａ）及びその拡大図の図１０（B）のシュミレーション結果が示すように、LOCOS酸化膜９５とSOI層９４との境界部分でも下からの酸化が行われていないため、SOI層９４は比較的厚く形成される。
以上説明したように、第3の実施例ではBOX酸化膜の代わりに窒化膜９３を形成したので、SOI層９４の下方向からの酸化を抑えることができ、SOI層９４とフィールド酸化膜９５との境界部分のSOI層９４の膜厚を確保できる。また、従来のＢＯＸ酸化膜を窒化膜に置換えるだけなので製造工程数なども増えず、容易に実施が可能である。
【００１１】
図１１（A）〜（Ｃ）は第３の実施例で用いられるSOI基板の製造方法を示す断面図である。これらの図を参照しつつ第３の実施例で用いられるSOI基板の製造方法を説明する。
まず、準備したシリコン基板９１（図１１（A））に窒素イオンを注入する。このイオン注入により、シリコン基板６１の所定の深さの場所に窒素含有層９３Aが形成され、表面にはシリコン層９４Aが残る（図１１（B））。窒素イオンの注入は、シリコン基板６１の表面から約５００オングストロームから１６５０オングストロームあたりに窒素含有層９３Aが形成されるよう制御される。窒化膜９３は熱処理によって反る性質を有しているため、窒素含有層９３Aは膜厚約１１５０オングストロームぐらいになるよう窒素イオンの注入が制御されているのである。
その後熱処理を施してやることにより、窒素含有層９３Aは窒化膜９３に変換され、図９（Ａ）の前提となるSOI基板９０が形成される（図１１（C））。
第３の実施例で用いるSOI基板の製造方法は、第２の実施例で用いるSOI基板の製造方法に比べ予期しない酸素と窒素の化学反応などが避けられると言う利点がある。さらに、イオン注入工程が１回のみであるため、工程が簡単で安価に製造できるという利点もある。
【００１２】
図１２（A）〜（D）は第４の実施例のSOI素子の製造方法を示す断面図である。これらの図を参照しつつ第４の実施例のSOI素子の製造方法を説明する。
まず、準備したシリコン基板１２１（図１２（A））のフィールド酸化膜形成予定領域１２２より若干広い領域の上にマスク層１２３を形成する。このマスク層１２３は、酸素イオンを通さないものなら特に限定されない。
このマスク層１２３が形成されたシリコン基板１２１に酸素イオンを注入する。このイオン注入により、マスク層１２３が形成された領域以外のシリコン基板１２１の所定の深さの場所に酸素含有層１２４Aが形成され、表面にはシリコン層１２５Aが残る（図１２（B））。酸素イオンの注入は、シリコン基板１２１の表面から約１６５０オングストロームから３１５０オングストロームあたりに酸素含有層１２４Aが形成されるよう制御される。
その後熱処理を施してやることにより、 酸素含有層１２４AはBOX酸化膜１２４に変換される（図１２（C））。この熱処理によって酸素含有層１２４Aが酸化膜１２４に変換されるとき、酸化膜１２４が横方向に成長する。したがって、酸化膜１２４はフィールド酸化膜形成予定領域１２２の下のみが形成されていない状態になる。
この後LOCOS酸化を行うと最終的にフィールド酸化膜１２６はシリコン基板１２１の下方向に成長し、シリコン基板に設けられた酸化膜１２４をつなぐような形になる（図１２（D））。このため、第４の実施例のSOI素子の最終形状は基、通常のBOX酸化膜を有したSIMOX基板でSOI素子を形成した場合とほぼ同じような形状になる。ただし細部に着目すると、図１２（D）に示すようにフィールド酸化膜１２６の端部、即ちシリコン基板１２１に形成された酸化膜１２４との境界部分では切れ目のような部分１２９形成されている。これは、フィールド酸化膜１２６が下方向に成長したことを示すものである。フィールド酸化膜が下方向に成長するため、横方向への成長は従来のSIMOX基板を用いた時と比べ少なくなる。このため、SOI層１２７とフィールド酸化膜１２６の境界部分においても、下方向からの酸化は緩和され、比較的厚い膜厚が維持された構造になる。
【００１３】
図１３（A）及び（B）は第５の実施例のSOI素子の製造方法を示す断面図である。これらの図を参照しつつ第５の実施例のSOI素子の製造方法を説明する。
まず、シリコン基板１３１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜１３２及び膜厚約５００オングストロームのSOI層１３３が積層形成されたSIMOX 基板を準備する。このSIMOX基板のSOI層１３１上に膜厚約７０オングストロームのゲート酸化膜１３５及び膜厚約５００オングストロームの窒化膜１３６を順次形成する。このゲート酸化膜１３５の形成や、その後の処理などによってSOI層１３３は約４００オングストロームぐらいの膜厚に減少している。次にLOCOS酸化膜１３７を形成する領域の窒化膜１３６、ゲート酸化膜１３５及びSOI層１３３の一部を除去する。ここで、SOI層１３３の除去する量は第１の実施例の製造方法と同様に元の膜厚約４００オングストロームの３／４である約３００オングストロームである。したがって、除去された後のSOI層１３４の膜厚はもとのSOI層１３３の膜厚の１／４である約１００オングストロームになっている。
この後、窒化膜１３６をマスクとして、基板全面に不純物をインプラする（図１３（A））。このインプラにより、フィールド酸化膜形成予定領域のSOI層１３４には不純物が導入され、高濃度領域になる。
この後LOCOS酸化を行うことでSOI層１３４をLOCOS酸化膜１３７に変換する。さらに窒化膜１３６を除去後にゲートポリシリコン１３８を形成して最終的なSOI素子構造が得られる（図１３（B））。ここで、変換されたLOCOS酸化膜１３７とSOI層１３３との境界部分に形成されるSOI層１３３の三角部分の下側部分には高濃度領域１３９が形成されている。これは、SOI層１３４の高濃度領域の一部が残ったものである。高濃度領域の部分では、たとえ寄生MOS構造ができたとしてもチャネル部分が高濃度領域となるためMOSとしては動作しない。
このように、高濃度領域がSOI層１３５の膜厚が薄くなった部分に存在するため、寄生MOSによる電気特性への影響がなくなり、ハンプ特性を改善できる。なお、第４の実施例では、第１の実施例の製造方法と同様にフィールド酸化膜形成予定領域のSOI層を元のSOI層の３／４除去したが、高濃度領域が形成されるためこの除去量は３／４より少なくてもかまわない。
【００１４】
図１４（A）及び（B）は第５の実施例のSOI素子の製造方法の変形例を示す断面図である。これらの図を参照しつつ第５の実施例の製造方法の変形例を説明する。
SIMOX基板にゲート酸化膜１４５及び窒化膜１４７を順次形成後、LOCOS酸化膜形成予定領域の窒化膜１４７、ゲート酸化膜１４５及びSOI層１４３の一部を除去するまでは図１３（Ａ）と全く同じである。この後、窒化膜１４７をマスクとして、基板全面に不純物を斜めインプラする（図１４（A））。この斜めインプラにより、フィールド酸化膜形成予定領域のSOI層１３４及びチャネル部分のSOI層１３５の端部には不純物が導入され、高濃度領域１４６になる。
この後LOCOS酸化を行うことでSOI層１４６をLOCOS酸化膜１４４に変換する。さらに窒化膜１４７を除去後にゲートポリシリコン１４８を形成して最終的なSOI素子構造が得られる（図１４（B））。ここで、変換されたLOCOS酸化膜１３７とSOI層１４３との境界部分に形成されるSOI層１４３の三角部分の下側部分には図１３（Ｂ）で示した高濃度領域１３９よりも大きな高濃度領域１４９が形成されている。これは、チャネル部分のSOI層１４３の端部にも斜めインプラによって高濃度領域が形成されたためである。高濃度領域の部分では、たとえ寄生MOS構造ができたとしてもチャネル部分が高濃度領域となるためMOSとしては動作しないのは図１３（Ｂ）の場合と同様である。
このように、高濃度領域がSOI層１３５の膜厚が薄くなった部分に図１３（Ｂ）に示した場合より拡大された領域で存在するため、寄生MOSによる電気特性への影響がより少なくなくなり、ハンプ特性を改善できる。なお、この変形例では、図１３（Ａ）及び（Ｂ）に示した第５の実施例よりSOI層１４３の除去量を少なくてもかまわない。
【００１５】
図１５は第６の実施例のSOI素子の製造方法を示す断面図である。この図を参照しつつ第６の実施例のSOI素子の製造方法を説明する。
第2の実施例で用いたSOI基板上に第2の実施例と同様にSOI素子を形成する。したがって、図１５のSOI素子の構造は、図６（Ｂ）とポリシリコン６７の形成を除いて同じである。第６の実施例の製造方法では、図１５に示すように図６（Ｂ）の構造のSOI素子にしきい値制御インプラを施す。このしきい値制御インプラは図１５の右側のグラフに示すように不純物濃度のピーク値がSOI層６４の下側にくるようそのエネルギーが制御されている。具体的には、SOI層６４のチャネルとして使われる部分では所定のしきい値電圧が得られ、かつSOI層６４とフィールド酸化膜の境界部分の特に下側の部分で不純物濃度が濃くなるように不純物のドーズ量とインプラのエネルギーとを組み合わせてインプラを行う。
第６の実施例では、上述のようなインプラ工程を導入することによりしきい値電圧制御とハンプ特性の改善が同時に行える利点がある。なお、SOI層６４の下部全体が高濃度不純物層になってしまうが、しきい値制御のために必要なSOI層６４の膜厚自体は保たれているため、素子特性上問題はない。
なお、第６の実施例ではSOI基板として第２の実施例で用いたものを使ったが、第３の実施例で用いたSOI基板もしくは従来からあるSIMOX基板を用いることも可能である。
【００１６】
図１６は第６の実施例のSOI素子の製造方法の変形例を示す断面図である。この図を参照しつつ第６の実施例の製造方法の変形例を説明する。
この変形例においては、第６の実施例のしきい値制御インプラを施すまでは第６の実施例と同様にSOI素子を形成する。この後しきい値制御インプラを行うが、この変形例ではまず図１６のグラフ１６０に示すように不純物濃度プロファイルのしきい値制御インプラを行う。その後、このしきい値制御インプラで用いたイオン種とは電気的に逆の極性を有するイオンを注入する、いわゆるカウンタードープを図１６のグラフ１６１に示すような不純物濃度プロファイルで行う。この２回の不純物のインプラにより、最終的にSOI層６４は図１６のグラフ１６２に示すような不純物濃度プロファイルを有するようになる。
【００１７】
【発明の効果】
以上詳細に説明したように、この発明によればSOI層とLOCOS酸化膜との境界部に形成される寄生MOSトランジスタによる電流特性の悪影響、いわゆるハンプ特性を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例のSOI素子構造の一部断面図である。
【図２】第1の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図３】第1の実施例のSOI素子構造の製造方法を示す断面図である。
【図４】第１の実施例の対比を示す製造工程を示す断面図である。
【図５】第１の実施例のSOI素子構造の他の製造方法を示す断面図である。
【図６】第２の実施例のSOI素子構造の一部断面図である。
【図７】第２の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図８】第２の実施例で用いられるSOI基板の製造方法を示す断面図である。
【図９】第３の実施例のSOI素子構造の一部断面図である。
【図１０】第３の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図１１】第３の実施例で用いられるSOI基板の製造方法を示す断面図である。
【図１２】第４の実施例のSOI素子の製造方法を示す断面図である。
【図１３】第５の実施例のSOI素子の製造方法を示す断面図である。
【図１４】第５の実施例のSOI素子の製造方法の変形例を示す断面図である。
【図１５】第６の実施例のSOI素子の製造方法を示す断面図である。
【図１６】第６の実施例のSOI素子の製造方法の変形例を示す断面図である。
【符号の説明】
１、６１、９１、１２１、１３１ シリコン基板
２、６２、１２４ 、１３２ BOX酸化膜
３、６４、９４，１２４、１３３ SOI層
５、６６、１２７、１３５ ゲート酸化膜
６、６７、９７、１２８、１３８ ゲートポリシリコン
【発明の属する技術分野】
この発明は、SOI(Silicon On Insulator)基板を用いた半導体装置に関するもので、特に半導体素子のシリコン層部分に特長を有する素子構造を有した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
SOI基板ではBOX酸化膜と呼ばれる絶縁性の層の上にシリコン層が形成されている。このシリコン層は素子分離のためにトレンチ構造もしくはLOCOS（Local Oxidation of Silicon）法によって分離される。シリコン層をエッチングして溝を作り、その溝に酸化膜を埋め込むトレンチ構造は例えばIEEE ELECTRON DEVICE LETTERS, VOL. 6, JUNE 1995などに開示されている。このトレンチ構造による分離は、LOCOS法に比べて工程数が多いため、製造コストが高い。
一方、LOCOS法によるSOIにおける素子分離は、Proceedings IEEE Intr. SOI conf., 116 (1995)に開示されている。このLOCOS法ではBOX酸化膜とLOCOS酸化膜との間に断面が三角形状の薄いシリコン層が形成され、この層が寄生MOSFETを形成する。
【０００３】
【発明が解決しようとする課題】
この寄生MOSFETは本来の（寄生MOSFETがないと仮定した）MOSFETの電流特性に悪い影響を与えてしまう。この悪い影響は電流特性に瘤ができたようにみえるところからハンプ特性と呼ばれている。寄生MOSFETがある場合の閾値電圧は本来のMOSFETよりも低くなってしまう。
【０００４】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、シリコン基板上に絶縁用酸化膜及びシリコン層が順次形成された半導体基板を準備する工程と、シリコン膜上にゲート酸化膜及び窒化膜を順次形成する工程と、 LOCOS 酸化膜形成予定領域の窒化膜、ゲート酸化膜及びシリコン層の３／４以上の膜厚を除去する工程と、除去工程で残存したシリコン層を酸化して LOCOS 酸化膜に変換する工程と、この後窒化膜を除去して、ゲート酸化膜上にゲート電極を形成する工程とを有する。
【０００５】
【発明の実施の形態】
図１はこの発明の第１の実施例のSOI素子構造の一部断面図である。シリコン基板１上に形成された約１０００〜１５００オングストロームの厚さのBOX酸化膜２の上にはシリコン層であるSOI層３が約４００〜５００オングストロームの厚さで形成されている。このSOI層３は、その一部がLOCOS法によって酸化され、膜厚約４００オングストローム程度のLOCOS酸化膜４になっている。SOI層３の上には比較的薄い膜厚約７０オングストロームのゲート酸化膜５が形成される。ゲート酸化膜５上にはゲートとして機能するポリシリコン６が膜厚約２５００〜３０００オングストロームで設けられている。
ここで、SOI層３とLOCOS酸化膜４との境界１０は、従来の境界１１よりもより垂直に近い形になっている。具体的に第1の実施例のSOI素子構造では、 SOI層３とLOCOS酸化膜４との境界１０、SOI層３の厚さ方向の垂線１３及びBOX酸化膜２と SOI層３との境界１２とで形成される三角部分の底辺（境界１２）と高さ（垂線13）の比を１：４もしくは底辺の比をそれより小さくしている。
このような構成により寄生トランジスタによる影響を抑制する効果が期待できる。図2は第1の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。縦軸にはトランジスタのドレイン電流-Idが、横軸にはゲートバイアス電圧-Vgがとられている。なお、1e-05と示されているのは、１Ｘ１０-5をあらわしている。寄生トランジスタが形成されない理想的電流特性Aに比較して、第1の実施例の電流特性Bはオフリーク電流が一桁以内に抑えられている。これはSOI素子構造で三角部分の底辺と高さの比が１：１のものの電流特性Cと比較すると大きく改善され、理想的な電流特性Aに近づいていることが図2からも理解できる。
【０００６】
図３（A）〜（C）は第1の実施例のSOI素子構造の製造方法を示す断面図である。これらの図を参照しつつ第1の実施例のSOI素子構造の製造方法を説明する。
まず、シリコン基板１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜２及び膜厚約５００オングストロームのSOI層３が積層形成されたSIMOX（Separation by Implantation of Oxygen）基板を準備する。このSIMOX基板のSOI層３上に膜厚約７０オングストロームのゲート酸化膜５及び膜厚約５００オングストロームの窒化膜７を順次形成する（図３（A））。このゲート酸化膜５の形成や、その後の処理などによってSOI層３は約４００オングストロームぐらいの膜厚に減少している。
次にLOCOS酸化膜を形成する領域の窒化膜７、ゲート酸化膜５及びSOI層３の一部を除去する（図３（B））。ここで、SOI層２の除去する量は元の膜厚約４００オングストロームの３／４である約３００オングストロームである。したがって、除去された後のSOI層３Aの膜厚はもとのSOI層３の膜厚の１／４である約１００オングストロームになっている。
この後LOCOS酸化を行うことでSOI層３AをLOCOS酸化膜４に変換する（図３（Ｃ））。ここで、変換されたLOCOS酸化膜３とSOI層２との境界部分に形成されるSOI層２の三角部分は小さくなり、その底辺と高さの比は１：４もしくは底辺の比がそれより小さくなる。
図４（A）および（B）は第１の実施例の対比を示す製造工程を示す断面図である。図４（A）は図３（B）に対応する工程で、SOI層３の除去する量を元の膜厚約４００オングストロームの１／５である約８０オングストロームにしている。したがって、除去された後のSOI層３Bの膜厚はもとのSOI層３の膜厚の４／５である約３２０オングストロームになっている。
この後LOCOS酸化を行うことでSOI層３BをLOCOS酸化膜３ｂに変換する（図４（Ｂ））。ここで、変換されたLOCOS酸化膜４ＢとSOI層３との境界部分に形成されるSOI層３の三角部分はLOCOS酸化膜４B 側への食い込みが大きくなり、その底辺と高さの比は１：１程度になってしまう。
シリコンが酸化膜に侵食される量と上に伸びて行く量との比は０．４４：０．５６であると一般的にいわれている。このため、LOCOS酸化膜４に変換するSOI層３Aの膜厚を薄くすると境界部の三角部分の底辺の長さ（LOCOS酸化膜４側への食い込み量）が小さく抑えられるのである。
【０００７】
図５（A）〜（C）は第１の実施例のSOI素子構造の他の製造方法を示す断面図である。これらの図を参照しつつ第1の実施例のSOI素子構造の他の製造方法を説明する。
まず、シリコン基板１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜２及び膜厚約５００オングストロームのSOI層３が積層形成されたSIMOX基板を準備する。このSIMOX基板のSOI層３上に膜厚約７０オングストロームのゲート酸化膜５及び膜厚約５００オングストロームの窒化膜７を順次形成する（図５（A））。このゲート酸化膜５の形成や、その後の処理などによってSOI層３は約４００オングストロームぐらいの膜厚に減少している。
次にLOCOS酸化膜を形成する領域の窒化膜７、ゲート酸化膜５及びSOI層３の一部を除去する。ここで、窒化膜７、ゲート酸化膜５及びSOI層３の除去は斜めエッチングによって行われている（図５（B））。この斜めエッチングはリアクティブイオンエッチングなどの方法で実現できる。この斜めエッチングによって除去するSOI層３の除去量は、図３で説明した製造方法のように元の膜厚の３／４までエッチングする必要はない。 SOI層３の除去量は斜めエッチングの条件に依存するが、元の膜厚の１／２程度である約２００オングストローム程度除去するぐらいが適当である。
この後LOCOS酸化を行うことでSOI層の一部３ＣをLOCOS酸化膜４Ｃに変換する。ここで、変換されたLOCOS酸化膜４ＣとSOI層３との境界部分に形成されるSOI層３の三角部分は斜めエッチングによってあらかじめオーバーエッチングされているため小さくなり、その底辺と高さの比は１：４もしくは底辺の比がそれより小さくなる。
【０００８】
図６（A）及び（B）はこの発明の第２の実施例のSOI素子構造の一部断面図である。図6（A）に示すように、この実施例で用いるSOI基板６０はシリコン基板６１上に形成された約１０００〜１５００オングストロームの膜厚のBOX酸化膜６２上に、さらに約１１５０オングストロームの窒化膜６３が形成されている。この窒化膜６３上には約５００オングストロームの膜厚のSOI層６４が形成される。このSOI基板６０はその一部がLOCOS法によって酸化され、SOI層６４の一部が約４００オングストロームの膜厚のLOCOS酸化膜６５になる。SOI層６４の上には比較的薄いゲート酸化膜６６が形成され、ゲート酸化膜６６上にはゲートとして機能するポリシリコン６７が設けられる（図6（B））。
SOI層３が酸化されてLOCOS酸化膜４に変換されるとき、従来はLOCOS酸化膜が成長してBOX酸化膜２と接続された後、BOX酸化膜２から上方向に素子部分（チャネル部分）のSOI層３を酸化していた。この現象によってSOI層３はいわゆる浮き上がった状態になり、図7（A）及びその要部断面図である図７（Ｂ）のシュミレーション結果が示すように、特にLOCOS酸化膜４とSOI層３との境界部分では薄いSOI層が形成されてしまう。
しかしながら、第2の実施例で用いるSOI基板では、BOX酸化膜６２上に窒化膜６３が形成されている。窒化膜は酸化膜と異なりシリコン層の酸化を促進させないため、窒化膜６３から上方向に素子部分（チャネル部分）のSOI層６４を酸化する現象は起こらない。したがって、図７（Ｃ）及びその要部断面図である図７（Ｄ）のシュミレーション結果が示すように、LOCOS酸化膜６５とSOI層６４との境界部分でも下からの酸化が行われていないため、SOI層６４は比較的厚く形成される。
以上説明したように、BOX酸化膜６２とSOI層６４との間に窒化膜６３を形成したので、SOI層６４の下方向からの酸化を抑えることができ、SOI層６４とフィールド酸化膜６５との境界部分のSOI層６４の膜厚を確保できる。また、窒化膜６３の下にBOX酸化膜６２があるため、窒化膜の剛性によるリーク電流の問題などが、酸化膜による応力緩和によって減少させる効果も期待できる。
【０００９】
図８（A）〜（D）は第２の実施例で用いられるSOI基板の製造方法を示す断面図である。これらの図を参照しつつ第２の実施例で用いられるSOI基板の製造方法を説明する。
まず、準備したシリコン基板６１（図８（A））に酸素イオンを注入する。このイオン注入により、シリコン基板６１の所定の深さの場所に酸素含有層６２Aが形成され、表面にはシリコン層６４Aが残る（図８（B））。酸素イオンの注入は、シリコン基板６１の表面から約１６５０オングストロームから３１５０オングストロームあたりに酸素含有層６２Aが形成されるよう制御される。
次に酸素含有層６２Aが形成されたシリコン基板６１に窒素イオンを注入する。このイオン注入により、 酸素含有層６２A上に窒素含有層６３Aが形成される（図８（C））。ここで、窒化膜６３は熱処理によって反る性質を有しているため、窒素含有層６３Aは表面から５００オングストロームから１６５０オングストロームまでの膜厚約１１５０オングストロームぐらいになるよう窒素イオンの注入が制御される。
その後熱処理を施してやることにより、 酸素含有層６２AはBOX酸化膜６２に、窒素含有層６３Aは窒化膜６３に変換され、図６（Ａ）の前提となるSOI基板が形成される（図８（D））。
【００１０】
図９（A）及び（B）はこの発明の第３の実施例のSOI素子構造の一部断面図である。図９（A）に示すように、この実施例で用いるSOI基板９０はシリコン基板９１上に厚さ約１１５０オングストロームの窒化膜９３が形成されている。この窒化膜９３上には膜厚約５００オングストロームのSOI層９４が形成されている。第３の実施例で用いるSOI基板９０はその一部がLOCOS法によって酸化され、SOI層９４の一部が膜厚約４００オングストロームのLOCOS酸化膜９５になる。SOI層９４の上には膜厚約７０オングストロームと比較的薄いゲート酸化膜９６が形成され、ゲート酸化膜９６上にはゲートとして機能する膜厚約２５００〜３０００オングストロームのポリシリコン９７が設けられる（図９（B））。
図７（A）及び（Ｂ）の説明で述べたように、LOCOS酸化膜４とSOI層３との境界部分では薄いSOI層３が形成されてしまう。
しかしながら、第３の実施例で用いるSOI基板では、BOX酸化膜２の代わりに窒化膜９３が形成されている。窒化膜は酸化膜と異なりシリコン層の酸化を促進させないため、窒化膜９３から上方向に素子部分（チャネル部分）のSOI層９４を酸化する現象は起こらない。したがって、図１０（Ａ）及びその拡大図の図１０（B）のシュミレーション結果が示すように、LOCOS酸化膜９５とSOI層９４との境界部分でも下からの酸化が行われていないため、SOI層９４は比較的厚く形成される。
以上説明したように、第3の実施例ではBOX酸化膜の代わりに窒化膜９３を形成したので、SOI層９４の下方向からの酸化を抑えることができ、SOI層９４とフィールド酸化膜９５との境界部分のSOI層９４の膜厚を確保できる。また、従来のＢＯＸ酸化膜を窒化膜に置換えるだけなので製造工程数なども増えず、容易に実施が可能である。
【００１１】
図１１（A）〜（Ｃ）は第３の実施例で用いられるSOI基板の製造方法を示す断面図である。これらの図を参照しつつ第３の実施例で用いられるSOI基板の製造方法を説明する。
まず、準備したシリコン基板９１（図１１（A））に窒素イオンを注入する。このイオン注入により、シリコン基板６１の所定の深さの場所に窒素含有層９３Aが形成され、表面にはシリコン層９４Aが残る（図１１（B））。窒素イオンの注入は、シリコン基板６１の表面から約５００オングストロームから１６５０オングストロームあたりに窒素含有層９３Aが形成されるよう制御される。窒化膜９３は熱処理によって反る性質を有しているため、窒素含有層９３Aは膜厚約１１５０オングストロームぐらいになるよう窒素イオンの注入が制御されているのである。
その後熱処理を施してやることにより、窒素含有層９３Aは窒化膜９３に変換され、図９（Ａ）の前提となるSOI基板９０が形成される（図１１（C））。
第３の実施例で用いるSOI基板の製造方法は、第２の実施例で用いるSOI基板の製造方法に比べ予期しない酸素と窒素の化学反応などが避けられると言う利点がある。さらに、イオン注入工程が１回のみであるため、工程が簡単で安価に製造できるという利点もある。
【００１２】
図１２（A）〜（D）は第４の実施例のSOI素子の製造方法を示す断面図である。これらの図を参照しつつ第４の実施例のSOI素子の製造方法を説明する。
まず、準備したシリコン基板１２１（図１２（A））のフィールド酸化膜形成予定領域１２２より若干広い領域の上にマスク層１２３を形成する。このマスク層１２３は、酸素イオンを通さないものなら特に限定されない。
このマスク層１２３が形成されたシリコン基板１２１に酸素イオンを注入する。このイオン注入により、マスク層１２３が形成された領域以外のシリコン基板１２１の所定の深さの場所に酸素含有層１２４Aが形成され、表面にはシリコン層１２５Aが残る（図１２（B））。酸素イオンの注入は、シリコン基板１２１の表面から約１６５０オングストロームから３１５０オングストロームあたりに酸素含有層１２４Aが形成されるよう制御される。
その後熱処理を施してやることにより、 酸素含有層１２４AはBOX酸化膜１２４に変換される（図１２（C））。この熱処理によって酸素含有層１２４Aが酸化膜１２４に変換されるとき、酸化膜１２４が横方向に成長する。したがって、酸化膜１２４はフィールド酸化膜形成予定領域１２２の下のみが形成されていない状態になる。
この後LOCOS酸化を行うと最終的にフィールド酸化膜１２６はシリコン基板１２１の下方向に成長し、シリコン基板に設けられた酸化膜１２４をつなぐような形になる（図１２（D））。このため、第４の実施例のSOI素子の最終形状は基、通常のBOX酸化膜を有したSIMOX基板でSOI素子を形成した場合とほぼ同じような形状になる。ただし細部に着目すると、図１２（D）に示すようにフィールド酸化膜１２６の端部、即ちシリコン基板１２１に形成された酸化膜１２４との境界部分では切れ目のような部分１２９形成されている。これは、フィールド酸化膜１２６が下方向に成長したことを示すものである。フィールド酸化膜が下方向に成長するため、横方向への成長は従来のSIMOX基板を用いた時と比べ少なくなる。このため、SOI層１２７とフィールド酸化膜１２６の境界部分においても、下方向からの酸化は緩和され、比較的厚い膜厚が維持された構造になる。
【００１３】
図１３（A）及び（B）は第５の実施例のSOI素子の製造方法を示す断面図である。これらの図を参照しつつ第５の実施例のSOI素子の製造方法を説明する。
まず、シリコン基板１３１上に膜厚約１０００〜１５００オングストロームのBOX酸化膜１３２及び膜厚約５００オングストロームのSOI層１３３が積層形成されたSIMOX 基板を準備する。このSIMOX基板のSOI層１３１上に膜厚約７０オングストロームのゲート酸化膜１３５及び膜厚約５００オングストロームの窒化膜１３６を順次形成する。このゲート酸化膜１３５の形成や、その後の処理などによってSOI層１３３は約４００オングストロームぐらいの膜厚に減少している。次にLOCOS酸化膜１３７を形成する領域の窒化膜１３６、ゲート酸化膜１３５及びSOI層１３３の一部を除去する。ここで、SOI層１３３の除去する量は第１の実施例の製造方法と同様に元の膜厚約４００オングストロームの３／４である約３００オングストロームである。したがって、除去された後のSOI層１３４の膜厚はもとのSOI層１３３の膜厚の１／４である約１００オングストロームになっている。
この後、窒化膜１３６をマスクとして、基板全面に不純物をインプラする（図１３（A））。このインプラにより、フィールド酸化膜形成予定領域のSOI層１３４には不純物が導入され、高濃度領域になる。
この後LOCOS酸化を行うことでSOI層１３４をLOCOS酸化膜１３７に変換する。さらに窒化膜１３６を除去後にゲートポリシリコン１３８を形成して最終的なSOI素子構造が得られる（図１３（B））。ここで、変換されたLOCOS酸化膜１３７とSOI層１３３との境界部分に形成されるSOI層１３３の三角部分の下側部分には高濃度領域１３９が形成されている。これは、SOI層１３４の高濃度領域の一部が残ったものである。高濃度領域の部分では、たとえ寄生MOS構造ができたとしてもチャネル部分が高濃度領域となるためMOSとしては動作しない。
このように、高濃度領域がSOI層１３５の膜厚が薄くなった部分に存在するため、寄生MOSによる電気特性への影響がなくなり、ハンプ特性を改善できる。なお、第４の実施例では、第１の実施例の製造方法と同様にフィールド酸化膜形成予定領域のSOI層を元のSOI層の３／４除去したが、高濃度領域が形成されるためこの除去量は３／４より少なくてもかまわない。
【００１４】
図１４（A）及び（B）は第５の実施例のSOI素子の製造方法の変形例を示す断面図である。これらの図を参照しつつ第５の実施例の製造方法の変形例を説明する。
SIMOX基板にゲート酸化膜１４５及び窒化膜１４７を順次形成後、LOCOS酸化膜形成予定領域の窒化膜１４７、ゲート酸化膜１４５及びSOI層１４３の一部を除去するまでは図１３（Ａ）と全く同じである。この後、窒化膜１４７をマスクとして、基板全面に不純物を斜めインプラする（図１４（A））。この斜めインプラにより、フィールド酸化膜形成予定領域のSOI層１３４及びチャネル部分のSOI層１３５の端部には不純物が導入され、高濃度領域１４６になる。
この後LOCOS酸化を行うことでSOI層１４６をLOCOS酸化膜１４４に変換する。さらに窒化膜１４７を除去後にゲートポリシリコン１４８を形成して最終的なSOI素子構造が得られる（図１４（B））。ここで、変換されたLOCOS酸化膜１３７とSOI層１４３との境界部分に形成されるSOI層１４３の三角部分の下側部分には図１３（Ｂ）で示した高濃度領域１３９よりも大きな高濃度領域１４９が形成されている。これは、チャネル部分のSOI層１４３の端部にも斜めインプラによって高濃度領域が形成されたためである。高濃度領域の部分では、たとえ寄生MOS構造ができたとしてもチャネル部分が高濃度領域となるためMOSとしては動作しないのは図１３（Ｂ）の場合と同様である。
このように、高濃度領域がSOI層１３５の膜厚が薄くなった部分に図１３（Ｂ）に示した場合より拡大された領域で存在するため、寄生MOSによる電気特性への影響がより少なくなくなり、ハンプ特性を改善できる。なお、この変形例では、図１３（Ａ）及び（Ｂ）に示した第５の実施例よりSOI層１４３の除去量を少なくてもかまわない。
【００１５】
図１５は第６の実施例のSOI素子の製造方法を示す断面図である。この図を参照しつつ第６の実施例のSOI素子の製造方法を説明する。
第2の実施例で用いたSOI基板上に第2の実施例と同様にSOI素子を形成する。したがって、図１５のSOI素子の構造は、図６（Ｂ）とポリシリコン６７の形成を除いて同じである。第６の実施例の製造方法では、図１５に示すように図６（Ｂ）の構造のSOI素子にしきい値制御インプラを施す。このしきい値制御インプラは図１５の右側のグラフに示すように不純物濃度のピーク値がSOI層６４の下側にくるようそのエネルギーが制御されている。具体的には、SOI層６４のチャネルとして使われる部分では所定のしきい値電圧が得られ、かつSOI層６４とフィールド酸化膜の境界部分の特に下側の部分で不純物濃度が濃くなるように不純物のドーズ量とインプラのエネルギーとを組み合わせてインプラを行う。
第６の実施例では、上述のようなインプラ工程を導入することによりしきい値電圧制御とハンプ特性の改善が同時に行える利点がある。なお、SOI層６４の下部全体が高濃度不純物層になってしまうが、しきい値制御のために必要なSOI層６４の膜厚自体は保たれているため、素子特性上問題はない。
なお、第６の実施例ではSOI基板として第２の実施例で用いたものを使ったが、第３の実施例で用いたSOI基板もしくは従来からあるSIMOX基板を用いることも可能である。
【００１６】
図１６は第６の実施例のSOI素子の製造方法の変形例を示す断面図である。この図を参照しつつ第６の実施例の製造方法の変形例を説明する。
この変形例においては、第６の実施例のしきい値制御インプラを施すまでは第６の実施例と同様にSOI素子を形成する。この後しきい値制御インプラを行うが、この変形例ではまず図１６のグラフ１６０に示すように不純物濃度プロファイルのしきい値制御インプラを行う。その後、このしきい値制御インプラで用いたイオン種とは電気的に逆の極性を有するイオンを注入する、いわゆるカウンタードープを図１６のグラフ１６１に示すような不純物濃度プロファイルで行う。この２回の不純物のインプラにより、最終的にSOI層６４は図１６のグラフ１６２に示すような不純物濃度プロファイルを有するようになる。
【００１７】
【発明の効果】
以上詳細に説明したように、この発明によればSOI層とLOCOS酸化膜との境界部に形成される寄生MOSトランジスタによる電流特性の悪影響、いわゆるハンプ特性を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例のSOI素子構造の一部断面図である。
【図２】第1の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図３】第1の実施例のSOI素子構造の製造方法を示す断面図である。
【図４】第１の実施例の対比を示す製造工程を示す断面図である。
【図５】第１の実施例のSOI素子構造の他の製造方法を示す断面図である。
【図６】第２の実施例のSOI素子構造の一部断面図である。
【図７】第２の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図８】第２の実施例で用いられるSOI基板の製造方法を示す断面図である。
【図９】第３の実施例のSOI素子構造の一部断面図である。
【図１０】第３の実施例のSOI素子構造の電流電圧特性のシュミレーション結果を示す図である。
【図１１】第３の実施例で用いられるSOI基板の製造方法を示す断面図である。
【図１２】第４の実施例のSOI素子の製造方法を示す断面図である。
【図１３】第５の実施例のSOI素子の製造方法を示す断面図である。
【図１４】第５の実施例のSOI素子の製造方法の変形例を示す断面図である。
【図１５】第６の実施例のSOI素子の製造方法を示す断面図である。
【図１６】第６の実施例のSOI素子の製造方法の変形例を示す断面図である。
【符号の説明】
１、６１、９１、１２１、１３１ シリコン基板
２、６２、１２４ 、１３２ BOX酸化膜
３、６４、９４，１２４、１３３ SOI層
５、６６、１２７、１３５ ゲート酸化膜
６、６７、９７、１２８、１３８ ゲートポリシリコン
Claims (1)
- シリコン基板上に絶縁用酸化膜及びシリコン層が順次形成された半導体基板を準備する工程と、前記シリコン膜上にゲート酸化膜及び窒化膜を順次形成する工程と、LOCOS酸化膜形成予定領域の上記窒化膜、ゲート酸化膜及びシリコン層の３／４以上の膜厚を除去する工程と、前記除去工程で残存したシリコン層を酸化してLOCOS酸化膜に変換する工程と、この後前記窒化膜を除去して、前記ゲート酸化膜上にゲート電極を形成する工程とを有するSOI構造の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11744799A JP3751469B2 (ja) | 1999-04-26 | 1999-04-26 | Ｓｏｉ構造の半導体装置の製造方法 |
| DE60034265T DE60034265T2 (de) | 1999-04-26 | 2000-02-29 | Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren |
| EP00104155A EP1049172B1 (en) | 1999-04-26 | 2000-02-29 | A SOI structure semiconductor device and a fabrication method thereof |
| US09/519,856 US6277684B1 (en) | 1999-04-26 | 2000-03-06 | Method of fabricating a SOI structure semiconductor device |
| KR1020000011584A KR100740815B1 (ko) | 1999-04-26 | 2000-03-08 | Ｓｏｉ 구조 반도체장치 및 그 제조방법 |
| US09/891,400 US6566712B2 (en) | 1999-04-26 | 2001-06-27 | SOI structure semiconductor device and a fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11744799A JP3751469B2 (ja) | 1999-04-26 | 1999-04-26 | Ｓｏｉ構造の半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005198823A Division JP2005328078A (ja) | 2005-07-07 | 2005-07-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000306994A JP2000306994A (ja) | 2000-11-02 |
| JP3751469B2 true JP3751469B2 (ja) | 2006-03-01 |
Family
ID=14711888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11744799A Expired - Fee Related JP3751469B2 (ja) | 1999-04-26 | 1999-04-26 | Ｓｏｉ構造の半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6277684B1 (ja) |
| EP (1) | EP1049172B1 (ja) |
| JP (1) | JP3751469B2 (ja) |
| KR (1) | KR100740815B1 (ja) |
| DE (1) | DE60034265T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3751469B2 (ja) * | 1999-04-26 | 2006-03-01 | 沖電気工業株式会社 | Ｓｏｉ構造の半導体装置の製造方法 |
| US6465324B2 (en) * | 2001-03-23 | 2002-10-15 | Honeywell International Inc. | Recessed silicon oxidation for devices such as a CMOS SOI ICs |
| JP4054557B2 (ja) | 2001-10-10 | 2008-02-27 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JP2003298059A (ja) * | 2002-03-29 | 2003-10-17 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ |
| JP2004152962A (ja) * | 2002-10-30 | 2004-05-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7510927B2 (en) * | 2002-12-26 | 2009-03-31 | Intel Corporation | LOCOS isolation for fully-depleted SOI devices |
| JP4540320B2 (ja) | 2003-09-19 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US6949420B1 (en) * | 2004-03-12 | 2005-09-27 | Sony Corporation | Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same |
| TW200601566A (en) * | 2004-06-28 | 2006-01-01 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor apparatus and manufacturing method thereof |
| WO2006075444A1 (ja) * | 2005-01-12 | 2006-07-20 | Sharp Kabushiki Kaisha | 半導体装置の製造方法、及び半導体装置 |
| EP1696485A1 (en) * | 2005-02-24 | 2006-08-30 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor devices in a SOI substrate with alignment marks |
| JP5567247B2 (ja) | 2006-02-07 | 2014-08-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US7981759B2 (en) * | 2007-07-11 | 2011-07-19 | Paratek Microwave, Inc. | Local oxidation of silicon planarization for polysilicon layers under thin film structures |
| US7737498B2 (en) * | 2008-05-07 | 2010-06-15 | International Business Machines Corporation | Enhanced stress-retention silicon-on-insulator devices and methods of fabricating enhanced stress retention silicon-on-insulator devices |
| US8084822B2 (en) * | 2009-09-30 | 2011-12-27 | International Business Machines Corporation | Enhanced stress-retention fin-FET devices and methods of fabricating enhanced stress retention fin-FET devices |
| CN112736025B (zh) * | 2020-12-25 | 2024-04-30 | 上海华力集成电路制造有限公司 | Soi hyb边缘硅外延制造方法和终端设备 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275989A (en) * | 1975-12-22 | 1977-06-25 | Hitachi Ltd | Production of semiconductor device |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| JPH01235276A (ja) * | 1988-03-15 | 1989-09-20 | Sony Corp | 薄膜半導体装置 |
| US5047356A (en) * | 1990-02-16 | 1991-09-10 | Hughes Aircraft Company | High speed silicon-on-insulator device and process of fabricating same |
| JPH05152427A (ja) * | 1991-11-13 | 1993-06-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0589124B1 (en) * | 1992-09-23 | 1999-01-07 | Co.Ri.M.Me. | Method for eliminating the bird's beak from selective oxidations of semiconductor electronic devices |
| JPH06177233A (ja) * | 1992-12-02 | 1994-06-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH06295921A (ja) * | 1993-04-09 | 1994-10-21 | Canon Inc | バイポーラトランジスタ、半導体装置、及びその製造方法 |
| US5698885A (en) * | 1994-03-17 | 1997-12-16 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| JP3249892B2 (ja) * | 1994-11-28 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置の製造方法 |
| JPH08181316A (ja) * | 1994-12-22 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| FR2734403B1 (fr) * | 1995-05-19 | 1997-08-01 | Sgs Thomson Microelectronics | Isolement plan dans des circuits integres |
| US5837378A (en) * | 1995-09-12 | 1998-11-17 | Micron Technology, Inc. | Method of reducing stress-induced defects in silicon |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| JPH09120965A (ja) * | 1995-10-25 | 1997-05-06 | Toshiba Corp | 半導体装置の製造方法 |
| KR100189992B1 (ko) * | 1995-12-15 | 1999-06-01 | 윤종용 | 반도체 장치의 소자 분리 방법 |
| JP3485718B2 (ja) * | 1996-03-28 | 2004-01-13 | 旭化成マイクロシステム株式会社 | Ｓｏｉ構造の電界効果型トランジスタの製造方法 |
| KR100268930B1 (ko) * | 1996-11-12 | 2000-10-16 | 김영환 | 박막트랜지스터의 구조 및 그 제조방법 |
| JP3382840B2 (ja) * | 1997-05-23 | 2003-03-04 | シャープ株式会社 | 半導体装置の製造方法 |
| US6337500B1 (en) * | 1997-06-19 | 2002-01-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3838753B2 (ja) * | 1997-08-28 | 2006-10-25 | 沖電気工業株式会社 | 素子分離領域構造および素子分離方法 |
| US6087241A (en) * | 1997-09-05 | 2000-07-11 | Microchip Technology Incorporated | Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method |
| JP3751469B2 (ja) * | 1999-04-26 | 2006-03-01 | 沖電気工業株式会社 | Ｓｏｉ構造の半導体装置の製造方法 |
-
1999
- 1999-04-26 JP JP11744799A patent/JP3751469B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-29 EP EP00104155A patent/EP1049172B1/en not_active Expired - Lifetime
- 2000-02-29 DE DE60034265T patent/DE60034265T2/de not_active Expired - Lifetime
- 2000-03-06 US US09/519,856 patent/US6277684B1/en not_active Expired - Lifetime
- 2000-03-08 KR KR1020000011584A patent/KR100740815B1/ko not_active IP Right Cessation
-
2001
- 2001-06-27 US US09/891,400 patent/US6566712B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1049172A3 (en) | 2003-05-07 |
| KR100740815B1 (ko) | 2007-07-19 |
| US20010036710A1 (en) | 2001-11-01 |
| JP2000306994A (ja) | 2000-11-02 |
| KR20000076791A (ko) | 2000-12-26 |
| DE60034265T2 (de) | 2008-01-10 |
| EP1049172B1 (en) | 2007-04-11 |
| US6277684B1 (en) | 2001-08-21 |
| EP1049172A2 (en) | 2000-11-02 |
| DE60034265D1 (de) | 2007-05-24 |
| US6566712B2 (en) | 2003-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050707 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050913 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081216 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091216 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091216 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111216 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111216 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121216 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121216 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121216 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131216 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |