JP3450547B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ集積回路等、
微細パターンおよび高集積密度が要求される集積回路に
好適な半導体装置およびその製造方法に係り、特にＳＯ
Ｉ構造を有したＭＯＳＦＥＴおよびＭＩＳＦＥＴ等の特
性改善に適した製造方法に関する。
微細パターンおよび高集積密度が要求される集積回路に
好適な半導体装置およびその製造方法に係り、特にＳＯ
Ｉ構造を有したＭＯＳＦＥＴおよびＭＩＳＦＥＴ等の特
性改善に適した製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）技術における高
集積化には著しいものがある。しかし、集積度の進展に
ともない、ＤＲＡＭのメモリセル面積は益々減少する傾
向にあり、自然界に存在するアルファ線により引き起こ
される記憶内容の消失、すなわち、いわゆるソフトエラ
ーを防ぐためのセル容量の確保が難しくなっている。そ
こで、絶縁膜上の単結晶シリコン膜上に半導体素子を作
ることが行われている。いわゆるＳＯＩ（Silicon-On-I
nsulator）素子は、微細かつ高速であり、高性能素子と
して有望である。ＳＯＩ素子はその構造ゆえに、酸化膜
等の絶縁膜の上に形成されたＳｉ層を素子分離領域で分
離し、この素子分離領域で囲まれたＳｉ層を活性領域と
して作成されているため、この活性領域中のトランジス
タ等の素子を完全に分離することが可能となる。さらに
は集積回路等を作成した場合に、基板との結合容量が少
ないため高速、高周波動作が可能となる等の利点が期待
されている。また同時にＳＯＩ素子はアルファ線により
発生する電子・正孔対を、絶縁膜上の単結晶シリコン膜
（以下、ＳＯＩ膜とする）内に制限することができるた
めＤＲＡＭセル等の半導体記憶装置におけるソフトエラ
ー耐性は飛躍的に向上する。
クランダムアクセスメモリ（ＤＲＡＭ）技術における高
集積化には著しいものがある。しかし、集積度の進展に
ともない、ＤＲＡＭのメモリセル面積は益々減少する傾
向にあり、自然界に存在するアルファ線により引き起こ
される記憶内容の消失、すなわち、いわゆるソフトエラ
ーを防ぐためのセル容量の確保が難しくなっている。そ
こで、絶縁膜上の単結晶シリコン膜上に半導体素子を作
ることが行われている。いわゆるＳＯＩ（Silicon-On-I
nsulator）素子は、微細かつ高速であり、高性能素子と
して有望である。ＳＯＩ素子はその構造ゆえに、酸化膜
等の絶縁膜の上に形成されたＳｉ層を素子分離領域で分
離し、この素子分離領域で囲まれたＳｉ層を活性領域と
して作成されているため、この活性領域中のトランジス
タ等の素子を完全に分離することが可能となる。さらに
は集積回路等を作成した場合に、基板との結合容量が少
ないため高速、高周波動作が可能となる等の利点が期待
されている。また同時にＳＯＩ素子はアルファ線により
発生する電子・正孔対を、絶縁膜上の単結晶シリコン膜
（以下、ＳＯＩ膜とする）内に制限することができるた
めＤＲＡＭセル等の半導体記憶装置におけるソフトエラ
ー耐性は飛躍的に向上する。
【０００３】図１１はシリコン基板２０１の上に絶縁層
２０２を介して形成された単結晶シリコン膜（ＳＯＩ
膜）２０３からなるいわゆるＳＯＩ基板の上にＤＲＡＭ
が形成された場合の断面構造を示す。ＳＯＩ膜２０３中
に形成されたｎ+ ソース領域２０６の上部にはコンタク
ト電極４０８を介してデータ線（ビット線）４０９が形
成されている。又、ｎ+ ドレイン領域２０６の上部には
コンタクト電極４１０を介して蓄積電極４０５、容量絶
縁膜４０６、対向電極４０７が形成されている。又、ｎ
+ ソース領域２０６とｎ+ ドレイン領域２０６との間の
チャンネル領域となるＳＯＩ膜２０３の上部にはゲート
酸化膜２０４を介してポリシリコン等のゲート電極２０
５が形成され、このゲート電極２０５は同時にＤＲＡＭ
のワード線として機能する。
２０２を介して形成された単結晶シリコン膜（ＳＯＩ
膜）２０３からなるいわゆるＳＯＩ基板の上にＤＲＡＭ
が形成された場合の断面構造を示す。ＳＯＩ膜２０３中
に形成されたｎ+ ソース領域２０６の上部にはコンタク
ト電極４０８を介してデータ線（ビット線）４０９が形
成されている。又、ｎ+ ドレイン領域２０６の上部には
コンタクト電極４１０を介して蓄積電極４０５、容量絶
縁膜４０６、対向電極４０７が形成されている。又、ｎ
+ ソース領域２０６とｎ+ ドレイン領域２０６との間の
チャンネル領域となるＳＯＩ膜２０３の上部にはゲート
酸化膜２０４を介してポリシリコン等のゲート電極２０
５が形成され、このゲート電極２０５は同時にＤＲＡＭ
のワード線として機能する。
【０００４】しかし図１２に示すように、基板浮遊効果
に起因し、破線で示したバルク素子に比して、実線で示
したＳＯＩ素子はドレイン破壊電圧が低下するという問
題がある。図１２ではＳＯＩ素子の代表としてＳＯＩ・
ＭＯＳＦＥＴを取り上げ、このＳＯＩ・ＭＯＳＦＥＴと
バルクＭＯＳＦＥＴのドレイン耐圧を各ＭＯＳＦＥＴの
ゲート長Ｌに対してプロットしたものである。さらに、
ＳＯＩ素子（ＳＯＩ・ＭＯＳＦＥＴ）には、図１３に示
すようにスイッチング動作時における電流オーバーシュ
ートなどの不安定性の問題があり、実用上の大きな問題
になっている。図１３は入力ゲート電圧の波形に対する
出力ドレイン電流の波形を示すものであるが、出力ドレ
イン電流にオーバーシュートが示されている。
に起因し、破線で示したバルク素子に比して、実線で示
したＳＯＩ素子はドレイン破壊電圧が低下するという問
題がある。図１２ではＳＯＩ素子の代表としてＳＯＩ・
ＭＯＳＦＥＴを取り上げ、このＳＯＩ・ＭＯＳＦＥＴと
バルクＭＯＳＦＥＴのドレイン耐圧を各ＭＯＳＦＥＴの
ゲート長Ｌに対してプロットしたものである。さらに、
ＳＯＩ素子（ＳＯＩ・ＭＯＳＦＥＴ）には、図１３に示
すようにスイッチング動作時における電流オーバーシュ
ートなどの不安定性の問題があり、実用上の大きな問題
になっている。図１３は入力ゲート電圧の波形に対する
出力ドレイン電流の波形を示すものであるが、出力ドレ
イン電流にオーバーシュートが示されている。
【０００５】このような、ＳＯＩ素子における基板浮遊
効果対策として、例えばＭＯＳＦＥＴのチャンネル領域
に対してバンドギャップ（禁制帯幅）の狭い材料をソー
ス領域に用いた構造が提案されている（特開平０１−２
５５２５２号公報）。この装置では、ＭＯＳＦＥＴのソ
ース領域を構成する半導体のバンドギャップをチャンネ
ル領域を構成する半導体のバンドギャップよりも狭める
ことにより、基板浮遊効果による、正孔のチャンネル内
の蓄積が効果的に防止可能である。
効果対策として、例えばＭＯＳＦＥＴのチャンネル領域
に対してバンドギャップ（禁制帯幅）の狭い材料をソー
ス領域に用いた構造が提案されている（特開平０１−２
５５２５２号公報）。この装置では、ＭＯＳＦＥＴのソ
ース領域を構成する半導体のバンドギャップをチャンネ
ル領域を構成する半導体のバンドギャップよりも狭める
ことにより、基板浮遊効果による、正孔のチャンネル内
の蓄積が効果的に防止可能である。
【０００６】チャンネル領域を形成している半導体であ
るＳｉよりもバンドギャップの狭い半導体材料として、
最も代表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、
これを用いたものの一つに、図１４（ａ）に示すような
断面を有するＳＯＩ・ＭＯＳＦＥＴがある。図１４
（ａ）のＳＯＩ・ＭＯＳＦＥＴはＳｉ基板２０１の上に
酸化膜等の絶縁層２０２が形成されその上に活性層とな
るＳＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ
+ ソース／ドレイン領域２０６が形成されている。図１
４（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０
６の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点
である。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０
６との間のチャンネル領域２０３の上部にはゲート酸化
膜２０４が形成され、その上にたとえばポリシリコン等
のゲート電極３０５が形成されている点は通常のＭＯＳ
ＦＥＴと同様である。
るＳｉよりもバンドギャップの狭い半導体材料として、
最も代表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、
これを用いたものの一つに、図１４（ａ）に示すような
断面を有するＳＯＩ・ＭＯＳＦＥＴがある。図１４
（ａ）のＳＯＩ・ＭＯＳＦＥＴはＳｉ基板２０１の上に
酸化膜等の絶縁層２０２が形成されその上に活性層とな
るＳＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ
+ ソース／ドレイン領域２０６が形成されている。図１
４（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０
６の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点
である。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０
６との間のチャンネル領域２０３の上部にはゲート酸化
膜２０４が形成され、その上にたとえばポリシリコン等
のゲート電極３０５が形成されている点は通常のＭＯＳ
ＦＥＴと同様である。
【０００７】図１４（ａ）のＳＯＩ・ＭＯＳＦＥＴのポ
テンシャルプロファイルを図１４（ｂ）に示す。このよ
うなＭＯＳＦＥＴでは、図１４（ｂ）に示すように、ソ
ース領域のバンドギャップを破線の位置まで狭くするこ
とができ、チャンネルとｎ+ソース領域間のエネルギー
障壁の減少に伴い、ｎ+ ソース領域内部へ流れる正孔電
流は、指数関数的に増大することが実験的に、あるいは
シミュレーションにより明らかである。
テンシャルプロファイルを図１４（ｂ）に示す。このよ
うなＭＯＳＦＥＴでは、図１４（ｂ）に示すように、ソ
ース領域のバンドギャップを破線の位置まで狭くするこ
とができ、チャンネルとｎ+ソース領域間のエネルギー
障壁の減少に伴い、ｎ+ ソース領域内部へ流れる正孔電
流は、指数関数的に増大することが実験的に、あるいは
シミュレーションにより明らかである。
【０００８】たとえばチャンネル長０．５μｍのＳＯＩ
・ＭＯＳＦＥＴの電流電圧特性を図１５（ａ）に示す。
図１５（ａ）に示す電流電圧特性のうち実線はＧｅイオ
ンを加速電圧Ｖac＝５０ｋＶでドーズ量Φ＝３×１０16
ｃｍ-2でイオン注入したＳＯＩ・ＭＯＳＦＥＴについて
測定したものである。図中、破線で示すＳｉのみをソー
ス／ドレイン領域とするＭＯＳＦＥＴに対し、ＳｉＧｅ
層をソース／ドレイン領域内部に有する実線で示すＭＯ
ＳＦＥＴはドレイン破壊電圧が１Ｖ以上改善しているこ
とがわかる。
・ＭＯＳＦＥＴの電流電圧特性を図１５（ａ）に示す。
図１５（ａ）に示す電流電圧特性のうち実線はＧｅイオ
ンを加速電圧Ｖac＝５０ｋＶでドーズ量Φ＝３×１０16
ｃｍ-2でイオン注入したＳＯＩ・ＭＯＳＦＥＴについて
測定したものである。図中、破線で示すＳｉのみをソー
ス／ドレイン領域とするＭＯＳＦＥＴに対し、ＳｉＧｅ
層をソース／ドレイン領域内部に有する実線で示すＭＯ
ＳＦＥＴはドレイン破壊電圧が１Ｖ以上改善しているこ
とがわかる。
【０００９】図１４（ａ）に断面構造を示したようなＳ
ＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造され
る。まず、ＳＩＭＯＸ（Separation by IMplanted OXyg
en）法を用いてＳＯＩ基板を作成する。すなわち、シリ
コン基板２０１に酸素イオンをイオン注入し、熱処理す
ることにより、上層のシリコン膜（ＳＯＩ膜）２０３と
シリコン基板２０１を分離するように、埋め込み酸化膜
２０２を形成する。そして、隣接する素子間を電気的に
分離するための、素子間分離領域となるフィールド酸化
膜領域をＬＯＣＯＳ（Local Oxidation of Silicon）法
等により形成する（図１４（ａ）においては、素子間分
離領域の図示を省略している）。続いて、フィールド酸
化膜領域に囲まれた素子形成領域（活性領域）のＳＯＩ
膜２０３の表面を露出させ熱酸化法等によりＳＯＩ膜２
０３の表面にゲート酸化膜２０４を形成した後、この上
にＬＰＣＶＤ（Low Pressure Chemical Vapour Deposit
ion)法等によるポリシリコン層２０５の形成を行う。そ
して、リソグラフィー工程により、レジストパターンを
ポリシリコン層上のゲート電極予定領域に形成し、この
レジストパターンをマスクとしてＲＩＥ（Reactive Ion
Etching）法等により、ポリシリコンゲート電極２０
５、及び、ゲート酸化膜２０４を形成する。そして、ｎ
+ ソース／ドレイン領域２０６形成のためのＡｓ等のｎ
型不純物イオンをポリシリコンゲート電極２０５を用い
て自己整合的にイオン注入し、熱処理する。続いて、こ
のソース／ドレイン領域２０６にＧｅをイオン注入し、
熱処理を施し、ソース／ドレイン領域２０６の内部にＳ
ｉＧｅ層２０７を形成すれば、図１４（ａ）に示すよう
な、ＳＯＩ・ＭＯＳＦＥＴが完成する。実際にはこの
後、さらに酸化膜等の層間絶縁膜を表面に堆積し、この
層間絶縁膜中に金属電極コンタクト用の開口（コンタク
トホール）を形成し、ソース／ドレイン金属電極のメタ
ライゼーションを行うのであるが、ここでは図示を省略
する。
ＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造され
る。まず、ＳＩＭＯＸ（Separation by IMplanted OXyg
en）法を用いてＳＯＩ基板を作成する。すなわち、シリ
コン基板２０１に酸素イオンをイオン注入し、熱処理す
ることにより、上層のシリコン膜（ＳＯＩ膜）２０３と
シリコン基板２０１を分離するように、埋め込み酸化膜
２０２を形成する。そして、隣接する素子間を電気的に
分離するための、素子間分離領域となるフィールド酸化
膜領域をＬＯＣＯＳ（Local Oxidation of Silicon）法
等により形成する（図１４（ａ）においては、素子間分
離領域の図示を省略している）。続いて、フィールド酸
化膜領域に囲まれた素子形成領域（活性領域）のＳＯＩ
膜２０３の表面を露出させ熱酸化法等によりＳＯＩ膜２
０３の表面にゲート酸化膜２０４を形成した後、この上
にＬＰＣＶＤ（Low Pressure Chemical Vapour Deposit
ion)法等によるポリシリコン層２０５の形成を行う。そ
して、リソグラフィー工程により、レジストパターンを
ポリシリコン層上のゲート電極予定領域に形成し、この
レジストパターンをマスクとしてＲＩＥ（Reactive Ion
Etching）法等により、ポリシリコンゲート電極２０
５、及び、ゲート酸化膜２０４を形成する。そして、ｎ
+ ソース／ドレイン領域２０６形成のためのＡｓ等のｎ
型不純物イオンをポリシリコンゲート電極２０５を用い
て自己整合的にイオン注入し、熱処理する。続いて、こ
のソース／ドレイン領域２０６にＧｅをイオン注入し、
熱処理を施し、ソース／ドレイン領域２０６の内部にＳ
ｉＧｅ層２０７を形成すれば、図１４（ａ）に示すよう
な、ＳＯＩ・ＭＯＳＦＥＴが完成する。実際にはこの
後、さらに酸化膜等の層間絶縁膜を表面に堆積し、この
層間絶縁膜中に金属電極コンタクト用の開口（コンタク
トホール）を形成し、ソース／ドレイン金属電極のメタ
ライゼーションを行うのであるが、ここでは図示を省略
する。
【００１０】
【発明が解決しようとする課題】しかしながら、本発明
者らが、このＭＯＳＦＥＴを種々の条件で試した結果、
以下に示すような課題が明らかになった。すなわち、第
１の課題として、図１５（ｂ）の実線に示すように、ヘ
テロ接合ＳＯＩ・ＭＯＳＦＥＴにおいては、微少なリー
ク電流が発生することが判明した。このリーク電流は上
記ＭＯＳＦＥＴをＤＲＡＭ、特にそのメモリセル領域に
おける選択トランジスタとして用いる場合は、致命的な
特性の低下と、製造上の歩留まりの低減化をもたらす。
者らが、このＭＯＳＦＥＴを種々の条件で試した結果、
以下に示すような課題が明らかになった。すなわち、第
１の課題として、図１５（ｂ）の実線に示すように、ヘ
テロ接合ＳＯＩ・ＭＯＳＦＥＴにおいては、微少なリー
ク電流が発生することが判明した。このリーク電流は上
記ＭＯＳＦＥＴをＤＲＡＭ、特にそのメモリセル領域に
おける選択トランジスタとして用いる場合は、致命的な
特性の低下と、製造上の歩留まりの低減化をもたらす。
【００１１】次に、第２の課題として、Ｇｅのイオン注
入に伴う記憶素子等のゲート酸化膜２０４の耐圧等の信
頼性劣化がある。図１６に示すようにＳｉＧｅ層を有し
たＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧はＧｅイオンの
イオン注入時のドーズ量Φを大きくすれば、大きくする
ほど大きくなり、改善される。しかし、イオン注入時の
加速電圧にも依存することではあるが、Ｇｅのドーズ量
Φが、１〜３×１０16ｃｍ-2を越える場合等においてゲ
ート酸化膜２０４の信頼性劣化が顕著に生じることが我
々の検討により明らかになった。このゲート酸化膜の信
頼性劣化は、ゲートに高い電圧が印加されるメモリセル
において特に深刻となり、製品の良品率を著しく低下さ
せることが明らかになった。
入に伴う記憶素子等のゲート酸化膜２０４の耐圧等の信
頼性劣化がある。図１６に示すようにＳｉＧｅ層を有し
たＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧はＧｅイオンの
イオン注入時のドーズ量Φを大きくすれば、大きくする
ほど大きくなり、改善される。しかし、イオン注入時の
加速電圧にも依存することではあるが、Ｇｅのドーズ量
Φが、１〜３×１０16ｃｍ-2を越える場合等においてゲ
ート酸化膜２０４の信頼性劣化が顕著に生じることが我
々の検討により明らかになった。このゲート酸化膜の信
頼性劣化は、ゲートに高い電圧が印加されるメモリセル
において特に深刻となり、製品の良品率を著しく低下さ
せることが明らかになった。
【００１２】最後に、第３の課題として製造プロセス上
の問題点がある。すなわち、図１４（ａ）に示すような
ＳｉＧｅ層２０７を形成するためには、たとえば１０16
ｃｍ-2を超えるイオン注入が必要であるが、現実にはこ
のような高ドーズ量のイオン注入は注入時間が長く、Ｌ
ＳＩの製品化のためのスループットが悪いとう問題があ
る。ドーズ量Φ＝３×１０16ｃｍ-2の場合一般的には約
３時間の注入時間がかかり、Φ＝３×１０17ｃｍ-2では
１０時間程度、装置によっては数十時間程度必要とな
る。図１４（ａ）に示すようなＳｉＧｅ層２０７を有す
るＳＯＩ・ＭＯＳＦＥＴは、原理的に、あるいは実験的
にも図１６に示すようにＳｉＧｅ層のＧｅの濃度が高い
程基板浮遊効果を抑制できるが、その際にはさらに多く
の時間がかかることになる。なお、この場合イオン注入
時のスループットが悪い点を改善するためにはＳｉＧｅ
層等のバンドギャップの狭い層をイオン注入でなくＣＶ
Ｄにより形成することも一つの方法ではある。しかし、
スループットが改善されたとしても、特にＧｅの濃度が
２０％以上の高い条件では膜歪により膜中に転移やクラ
ックが生じ、それによりバンドギャップの狭化が阻害さ
れる問題は依然として残っているのである。
の問題点がある。すなわち、図１４（ａ）に示すような
ＳｉＧｅ層２０７を形成するためには、たとえば１０16
ｃｍ-2を超えるイオン注入が必要であるが、現実にはこ
のような高ドーズ量のイオン注入は注入時間が長く、Ｌ
ＳＩの製品化のためのスループットが悪いとう問題があ
る。ドーズ量Φ＝３×１０16ｃｍ-2の場合一般的には約
３時間の注入時間がかかり、Φ＝３×１０17ｃｍ-2では
１０時間程度、装置によっては数十時間程度必要とな
る。図１４（ａ）に示すようなＳｉＧｅ層２０７を有す
るＳＯＩ・ＭＯＳＦＥＴは、原理的に、あるいは実験的
にも図１６に示すようにＳｉＧｅ層のＧｅの濃度が高い
程基板浮遊効果を抑制できるが、その際にはさらに多く
の時間がかかることになる。なお、この場合イオン注入
時のスループットが悪い点を改善するためにはＳｉＧｅ
層等のバンドギャップの狭い層をイオン注入でなくＣＶ
Ｄにより形成することも一つの方法ではある。しかし、
スループットが改善されたとしても、特にＧｅの濃度が
２０％以上の高い条件では膜歪により膜中に転移やクラ
ックが生じ、それによりバンドギャップの狭化が阻害さ
れる問題は依然として残っているのである。
【００１３】前述した課題を鑑み、本発明の主目的は、
ＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳ・ＤＲＡＭ等の
絶縁ゲート型半導体装置のチャンネル領域がフローティ
ングになる効果、すなわち基板浮遊効果を抑制すること
である。より具体的には、チャンネル領域を構成する半
導体よりも禁制帯幅の狭い半導体からなる領域（狭バン
ドギャップ領域）を主電極領域の内部又は主電極領域に
近接したＭＯＳＦＥＴやＭＯＳ・ＤＲＡＭ等の絶縁ゲー
ト型半導体装置の製造方法を提供することにより、ドレ
イン耐圧の向上とリーク電流の低減を同時に実現するこ
とである。
ＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳ・ＤＲＡＭ等の
絶縁ゲート型半導体装置のチャンネル領域がフローティ
ングになる効果、すなわち基板浮遊効果を抑制すること
である。より具体的には、チャンネル領域を構成する半
導体よりも禁制帯幅の狭い半導体からなる領域（狭バン
ドギャップ領域）を主電極領域の内部又は主電極領域に
近接したＭＯＳＦＥＴやＭＯＳ・ＤＲＡＭ等の絶縁ゲー
ト型半導体装置の製造方法を提供することにより、ドレ
イン耐圧の向上とリーク電流の低減を同時に実現するこ
とである。
【００１４】本発明の第２の目的はＧｅのイオン注入の
ドース量を大きくするとＭＯＳＦＥＴ（より一般的には
ＭＩＳＦＥＴ）のドレイン耐圧は向上するが、ドーズ量
の増大と共にリーク電流の発生やゲート酸化膜の耐圧の
低下が生じるというトレードオフ関係（二律背反関係）
を有効に解決できるＭＩＳＦＥＴ等の絶縁ゲート型半導
体装置の製造方法を提供することである。
ドース量を大きくするとＭＯＳＦＥＴ（より一般的には
ＭＩＳＦＥＴ）のドレイン耐圧は向上するが、ドーズ量
の増大と共にリーク電流の発生やゲート酸化膜の耐圧の
低下が生じるというトレードオフ関係（二律背反関係）
を有効に解決できるＭＩＳＦＥＴ等の絶縁ゲート型半導
体装置の製造方法を提供することである。
【００１５】本発明の第３の目的は上述した目的を同時
に達成しながら、この製造に要する時間の短縮、いわゆ
るスループットを向上し、生産性を向上することであ
る。
に達成しながら、この製造に要する時間の短縮、いわゆ
るスループットを向上し、生産性を向上することであ
る。
【００１６】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は狭バンドギャップ領域を第１又は第２の主
電極領域の少なく共一方に（以下「一方の主電極領域」
という。この「一方の主電極領域」とはソース領域、ド
レイン領域の少なく共一方という意味になることはもち
ろんである。）具備したＭＯＳＦＥＴ等の絶縁ゲート型
トランジスタ、およびこの絶縁ゲート型トランジスタを
用いた集積回路等の半導体装置およびその製造方法を提
供することを特徴とする。より具体的には、図１，図
４，図６および図９に示すようにＳｉx Ｇｅ1-x 層又は
Ｓｉx Ｓｎ1-x 層と金属シリサイド層７４あるいは酸化
膜８１との界面の部分のみをＧｅ、又はＳｎの組成を高
くしたＳｉx Ｇｅ1-x 層又はＳｉx Ｓｎ1-x 層とし、他
は結晶欠陥等の発生しない低い組成になるようにするの
である。これは狭バンドギャップ領域の上に高融点金属
を堆積し、熱処理により界面近傍のＧｅを内方拡散さ
せ、図３に示すように相対的にＧｅの組成を高くする方
法、および狭バンドギャップ領域の表面を熱酸化し、熱
酸化膜との界面の狭バンドギャップ領域のＧｅの組成を
図８に示すように相対的に高くする方法がある。その詳
細な製造方法は図２，図５，図７，図１０に示す通りで
ある。
めに本発明は狭バンドギャップ領域を第１又は第２の主
電極領域の少なく共一方に（以下「一方の主電極領域」
という。この「一方の主電極領域」とはソース領域、ド
レイン領域の少なく共一方という意味になることはもち
ろんである。）具備したＭＯＳＦＥＴ等の絶縁ゲート型
トランジスタ、およびこの絶縁ゲート型トランジスタを
用いた集積回路等の半導体装置およびその製造方法を提
供することを特徴とする。より具体的には、図１，図
４，図６および図９に示すようにＳｉx Ｇｅ1-x 層又は
Ｓｉx Ｓｎ1-x 層と金属シリサイド層７４あるいは酸化
膜８１との界面の部分のみをＧｅ、又はＳｎの組成を高
くしたＳｉx Ｇｅ1-x 層又はＳｉx Ｓｎ1-x 層とし、他
は結晶欠陥等の発生しない低い組成になるようにするの
である。これは狭バンドギャップ領域の上に高融点金属
を堆積し、熱処理により界面近傍のＧｅを内方拡散さ
せ、図３に示すように相対的にＧｅの組成を高くする方
法、および狭バンドギャップ領域の表面を熱酸化し、熱
酸化膜との界面の狭バンドギャップ領域のＧｅの組成を
図８に示すように相対的に高くする方法がある。その詳
細な製造方法は図２，図５，図７，図１０に示す通りで
ある。
【００１７】すなわち本発明の第１の特徴は図２（ａ）
に示すように絶縁領域２０２の上に形成された単結晶Ｓ
ｉ２０３を素子分離領域４で分離し素子分離領域４に囲
まれた素子形成用Ｓｉ領域を形成する工程と、素子形成
用Ｓｉ領域の表面に絶縁膜２０４を形成する工程と、絶
縁膜２０４の上にゲート電極２０５を形成する工程と、
このゲート電極をマスクとしてその両側の素子形成用Ｓ
ｉ領域中に不純物を導入し、第１の主電極領域２１６お
よび第２の主電極領域２２６を形成する工程と、図２
（ｂ）に示すように、第１および第２の主電極領域中あ
るいはこれらに隣接する部分に、Ｓｉよりも禁制帯幅の
狭い領域（以下、狭バンドギャップ領域という）２７７
を形成する工程と、図２（ｂ）に示すように狭バンドギ
ャップ領域２７７の上部に高融点金属１１２を堆積する
工程と、熱処理により狭バンドギャップ領域２７７と高
融点金属１１２を反応させ図２（ｃ）に示すように高融
点金属珪化物層（シリサイド層）７４を形成し、高融点
金属珪化物層７９と狭バンドギャップ領域の界面にさら
に禁制帯幅の狭い領域を形成する工程とを少なく共含む
ことである。より好ましくは金属珪化物層をなす金属が
Ｃｏ，Ｎｉ，Ｐｔ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄのい
ずれか又はこれらの２種以上の混合物であることであ
る。
に示すように絶縁領域２０２の上に形成された単結晶Ｓ
ｉ２０３を素子分離領域４で分離し素子分離領域４に囲
まれた素子形成用Ｓｉ領域を形成する工程と、素子形成
用Ｓｉ領域の表面に絶縁膜２０４を形成する工程と、絶
縁膜２０４の上にゲート電極２０５を形成する工程と、
このゲート電極をマスクとしてその両側の素子形成用Ｓ
ｉ領域中に不純物を導入し、第１の主電極領域２１６お
よび第２の主電極領域２２６を形成する工程と、図２
（ｂ）に示すように、第１および第２の主電極領域中あ
るいはこれらに隣接する部分に、Ｓｉよりも禁制帯幅の
狭い領域（以下、狭バンドギャップ領域という）２７７
を形成する工程と、図２（ｂ）に示すように狭バンドギ
ャップ領域２７７の上部に高融点金属１１２を堆積する
工程と、熱処理により狭バンドギャップ領域２７７と高
融点金属１１２を反応させ図２（ｃ）に示すように高融
点金属珪化物層（シリサイド層）７４を形成し、高融点
金属珪化物層７９と狭バンドギャップ領域の界面にさら
に禁制帯幅の狭い領域を形成する工程とを少なく共含む
ことである。より好ましくは金属珪化物層をなす金属が
Ｃｏ，Ｎｉ，Ｐｔ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄのい
ずれか又はこれらの２種以上の混合物であることであ
る。
【００１８】本発明の第２の特徴は図７（ａ）に示すよ
うに絶縁領域２０２の上に形成された単結晶Ｓｉ２０３
を素子分離領域４で分離し素子分離領域に囲まれた素子
形成用Ｓｉ領域を形成する工程と、素子形成用Ｓｉ領域
の表面に絶縁膜（ゲート酸化膜）２０４を形成する工程
と、絶縁膜２０４の上にゲート電極２０５を形成する工
程と、このゲート電極２０５をマスクとしてその両側の
素子形成用Ｓｉ領域中に不純物を導入し、第１の主電極
領域２１６および第２の主電極領域２２６を形成する工
程と、第１および第２の主電極領域中あるいはこれらに
隣接する部分に、Ｓｉよりも禁制帯幅の狭い領域（以
下、狭バンドギャップ領域という）２７７を形成する工
程と、図７（ｂ）に示すように狭バンドギャップ領域２
７７の表面を酸化し、酸化膜８１を形成し、酸化膜８１
と狭バンドギャップ領域の界面にさらに禁制帯幅の狭い
領域を形成する工程を少なく共含むことである。
うに絶縁領域２０２の上に形成された単結晶Ｓｉ２０３
を素子分離領域４で分離し素子分離領域に囲まれた素子
形成用Ｓｉ領域を形成する工程と、素子形成用Ｓｉ領域
の表面に絶縁膜（ゲート酸化膜）２０４を形成する工程
と、絶縁膜２０４の上にゲート電極２０５を形成する工
程と、このゲート電極２０５をマスクとしてその両側の
素子形成用Ｓｉ領域中に不純物を導入し、第１の主電極
領域２１６および第２の主電極領域２２６を形成する工
程と、第１および第２の主電極領域中あるいはこれらに
隣接する部分に、Ｓｉよりも禁制帯幅の狭い領域（以
下、狭バンドギャップ領域という）２７７を形成する工
程と、図７（ｂ）に示すように狭バンドギャップ領域２
７７の表面を酸化し、酸化膜８１を形成し、酸化膜８１
と狭バンドギャップ領域の界面にさらに禁制帯幅の狭い
領域を形成する工程を少なく共含むことである。
【００１９】好ましくは、上記第１〜第２の特徴におい
て狭バンドギャップ領域７４，２７７は、素子形成用Ｓ
ｉ領域２０３にＧｅまたはＳｎのイオン注入を行うこと
により形成することである。
て狭バンドギャップ領域７４，２７７は、素子形成用Ｓ
ｉ領域２０３にＧｅまたはＳｎのイオン注入を行うこと
により形成することである。
【００２０】また好ましくは上記第１〜第２の特徴にお
いて狭バンドギャップ領域７４，２７７は、ＳｉＧｅ
層、またはＳｉＳｎ層をＣＶＤにより堆積することであ
る。
いて狭バンドギャップ領域７４，２７７は、ＳｉＧｅ
層、またはＳｉＳｎ層をＣＶＤにより堆積することであ
る。
【００２１】このように本発明による方法を用いること
によりゲート酸化膜の信頼性を劣化させることなく、高
濃度のＧｅを有する層を形成することができる。しかも
この層は再拡散によりＧｅ濃度がゆっくりした傾きを界
面部に持つために界面部の格子歪によるストレスが分散
され、高濃度でもクラックが生じることがない。
によりゲート酸化膜の信頼性を劣化させることなく、高
濃度のＧｅを有する層を形成することができる。しかも
この層は再拡散によりＧｅ濃度がゆっくりした傾きを界
面部に持つために界面部の格子歪によるストレスが分散
され、高濃度でもクラックが生じることがない。
【００２２】またこの高濃度層はシリサイドの他、配線
材料（例えばＡｌ）とのコンタクト部において特にｐ+
化したときのコンタクト抵抗を低くするのに役立つ。こ
れはＳｉ1-x Ｇｅx においてＧｅの組成ｘが大きい程価
電子帯のバンドエッジＥv が真空のエネルギーレベルに
近づくために一般にシリサイド、又は配線材とのショッ
トキー障壁が小さくなるためである。
材料（例えばＡｌ）とのコンタクト部において特にｐ+
化したときのコンタクト抵抗を低くするのに役立つ。こ
れはＳｉ1-x Ｇｅx においてＧｅの組成ｘが大きい程価
電子帯のバンドエッジＥv が真空のエネルギーレベルに
近づくために一般にシリサイド、又は配線材とのショッ
トキー障壁が小さくなるためである。
【００２３】以上のＭＯＳＦＥＴの構造は単体の素子に
限られるわけではなく、ＤＲＡＭ等の集積回路を適用す
ることにより、より具体的となる。すなわちリーク電流
の小さなＭＯＳＦＥＴはＤＲＡＭの保持特性が向上する
こととなる等の利点がさらに生きるからである。トレン
チ型、スタック型等種々のＤＲＡＭに適用可能である。
限られるわけではなく、ＤＲＡＭ等の集積回路を適用す
ることにより、より具体的となる。すなわちリーク電流
の小さなＭＯＳＦＥＴはＤＲＡＭの保持特性が向上する
こととなる等の利点がさらに生きるからである。トレン
チ型、スタック型等種々のＤＲＡＭに適用可能である。
【００２４】さらに本発明の技術思想はチャンネル領域
が他の領域に対してフローティングになるようなＦＥＴ
やＳＩＴ（Static Induction Transistor)に適用できる
のであり、たとえばＳＧＴ（Surrounding Gate Transis
tor)や縦型の薄膜トランジスタにも適用できるものであ
る。本発明の狭バンドギャップ領域はイオン注入、ＭＢ
Ｅ、ＣＶＤ法等により形成可能で、Ｓｉx Ｇｅ1-x ，Ｓ
ｉx Ｓｎ1-x の他にＳｉx （ＰｂＳ）1-x ，Ｓｉx （Ｐ
ｂＳｅ）1-x ，Ｓｉx （ＰｂＴｅ）1-x ，Ｓｉx （Ｓｎ
Ｔｅ）1-x ，Ｓｉx （ＺｎＳｂ）1-x ，Ｓｉx （ＩｎＳ
ｂ）1-x ，Ｓｉx （ＩｎＡｓ）1-x 等の狭バンドギャッ
プ半導体とＳｉとの混晶を用いることができる。
が他の領域に対してフローティングになるようなＦＥＴ
やＳＩＴ（Static Induction Transistor)に適用できる
のであり、たとえばＳＧＴ（Surrounding Gate Transis
tor)や縦型の薄膜トランジスタにも適用できるものであ
る。本発明の狭バンドギャップ領域はイオン注入、ＭＢ
Ｅ、ＣＶＤ法等により形成可能で、Ｓｉx Ｇｅ1-x ，Ｓ
ｉx Ｓｎ1-x の他にＳｉx （ＰｂＳ）1-x ，Ｓｉx （Ｐ
ｂＳｅ）1-x ，Ｓｉx （ＰｂＴｅ）1-x ，Ｓｉx （Ｓｎ
Ｔｅ）1-x ，Ｓｉx （ＺｎＳｂ）1-x ，Ｓｉx （ＩｎＳ
ｂ）1-x ，Ｓｉx （ＩｎＡｓ）1-x 等の狭バンドギャッ
プ半導体とＳｉとの混晶を用いることができる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１に
おいてｐ型（１００）シリコン基板２０１の上部に埋め
こみ酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成さ
れている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等に
より形成された、素子分離用の酸化膜４等により周辺を
囲まれ、その内部を活性領域（デバイス領域）としてい
る。図１はその活性領域の近傍の断面を示す図である。
この活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレ
イン領域２２６が、その底部を埋め込み酸化膜２０２に
接するように深く形成されている。ｎ+ ソース領域２１
６およびｎ+ ドレイン領域２２６の内部にはＳｉＧｅ領
域２７８が形成され、その上部にＣｏＳｉ2 等のシリサ
イド層７４が形成されている。Ｓｉx Ｇｅ1-x 領域２７
８とＣｏＳｉ2 層７４との界面のＳｉx Ｇｅ1-x 領域の
Ｇｅの組成は、界面より離れた部分より高く、たとえば
Ｓｉ0.8 Ｇｅ0.2 となっている。界面より離れた部分は
Ｓｉ0.9 Ｇｅ0.1 である。すなわち、ＣｏＳｉ2 層７４
とＳｉx Ｇｅ1-x 領域２７８との界面の近傍の禁制帯幅
のみが局所的に、より狭く形成されている。そしてこの
シリサイド層７４の上部にはＳｉＯ2 ／ＰＳＧ膜等から
なる層間絶縁膜８が形成され、この層間絶縁膜８に形成
されたコンタクトホールを介してソース金属電極２１８
およびドレイン金属電極２２８が形成されている。また
ｎ+ ソース領域２１６およびｎ+ ドレイン領域２２６の
間のチャンネル領域２０３の上部にはゲート酸化膜２０
４を介して、ポリシリコン等のゲート電極２０５が形成
されている。
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１に
おいてｐ型（１００）シリコン基板２０１の上部に埋め
こみ酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成さ
れている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等に
より形成された、素子分離用の酸化膜４等により周辺を
囲まれ、その内部を活性領域（デバイス領域）としてい
る。図１はその活性領域の近傍の断面を示す図である。
この活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレ
イン領域２２６が、その底部を埋め込み酸化膜２０２に
接するように深く形成されている。ｎ+ ソース領域２１
６およびｎ+ ドレイン領域２２６の内部にはＳｉＧｅ領
域２７８が形成され、その上部にＣｏＳｉ2 等のシリサ
イド層７４が形成されている。Ｓｉx Ｇｅ1-x 領域２７
８とＣｏＳｉ2 層７４との界面のＳｉx Ｇｅ1-x 領域の
Ｇｅの組成は、界面より離れた部分より高く、たとえば
Ｓｉ0.8 Ｇｅ0.2 となっている。界面より離れた部分は
Ｓｉ0.9 Ｇｅ0.1 である。すなわち、ＣｏＳｉ2 層７４
とＳｉx Ｇｅ1-x 領域２７８との界面の近傍の禁制帯幅
のみが局所的に、より狭く形成されている。そしてこの
シリサイド層７４の上部にはＳｉＯ2 ／ＰＳＧ膜等から
なる層間絶縁膜８が形成され、この層間絶縁膜８に形成
されたコンタクトホールを介してソース金属電極２１８
およびドレイン金属電極２２８が形成されている。また
ｎ+ ソース領域２１６およびｎ+ ドレイン領域２２６の
間のチャンネル領域２０３の上部にはゲート酸化膜２０
４を介して、ポリシリコン等のゲート電極２０５が形成
されている。
【００２６】図１に示した本発明の第１の実施の形態に
おいては、シリサイド層７４との界面近傍のＳｉx Ｇｅ
1-x 領域２７８のＧｅの組成のみが高くなっており、ゲ
ート酸化膜の信頼性を劣化させることなく、局所的に高
濃度のＧｅを有するＳｉx Ｇｅ1-x 領域２７８を形成す
ることができる。しかもこのＳｉx Ｇｅ1-x 領域２７８
は再拡散によるＧｅ濃度のゆっくりした傾きを界面部に
持つために界面部の格子歪によるストレスが分散され、
高濃度でもクラック等の結晶欠陥が生じることがない。
またこの高濃度層はシリサイドの他、配線材料（例えば
Ａｌ）とのコンタクト部において特にｐ+ 化したときの
コンタクト抵抗を低くするのに役立つ。これはＳｉx Ｇ
ｅ1-x においてＳｉの組成ｘが小さい程、すなわちＧｅ
の組成が大きい程価電子帯のバンドエッジ（端）Ｅv が
真空のエネルギーレベルに近づくので、シリサイド、又
は配線材とのショットキー障壁が小さくなるためであ
る。
おいては、シリサイド層７４との界面近傍のＳｉx Ｇｅ
1-x 領域２７８のＧｅの組成のみが高くなっており、ゲ
ート酸化膜の信頼性を劣化させることなく、局所的に高
濃度のＧｅを有するＳｉx Ｇｅ1-x 領域２７８を形成す
ることができる。しかもこのＳｉx Ｇｅ1-x 領域２７８
は再拡散によるＧｅ濃度のゆっくりした傾きを界面部に
持つために界面部の格子歪によるストレスが分散され、
高濃度でもクラック等の結晶欠陥が生じることがない。
またこの高濃度層はシリサイドの他、配線材料（例えば
Ａｌ）とのコンタクト部において特にｐ+ 化したときの
コンタクト抵抗を低くするのに役立つ。これはＳｉx Ｇ
ｅ1-x においてＳｉの組成ｘが小さい程、すなわちＧｅ
の組成が大きい程価電子帯のバンドエッジ（端）Ｅv が
真空のエネルギーレベルに近づくので、シリサイド、又
は配線材とのショットキー障壁が小さくなるためであ
る。
【００２７】本発明の第１の実施の形態のヘテロＳＯＩ
・ＭＯＳＦＥＴは図２（ａ）〜図２（ｃ）に示すような
製造工程で製造できる。
・ＭＯＳＦＥＴは図２（ａ）〜図２（ｃ）に示すような
製造工程で製造できる。
【００２８】（ａ）まず、ｐ型（１００）面のシリコン
基板２０１に、酸素を加速電圧Ｖac＝１８０ｋＶ、ドー
ズ量Φ＝２×１０18ｃｍ-2で注入する。その後１３００
℃で５時間熱処理することにより、シリコン表面から深
さ２００ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜２
０２を形成する。このとき、表面には単結晶シリコン膜
（ＳＯＩ膜）２０３が形成される。すなわち、いわゆる
ＳＩＭＯＸ法によりＳＯＩ構造を形成するのである。さ
らにＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜を
ＮＨ4 Ｆ溶液等を用いたウェットエッチングすることに
より、ＳＯＩ膜２０３を所定の厚さ、例えば１００ｎｍ
まで薄くする。
基板２０１に、酸素を加速電圧Ｖac＝１８０ｋＶ、ドー
ズ量Φ＝２×１０18ｃｍ-2で注入する。その後１３００
℃で５時間熱処理することにより、シリコン表面から深
さ２００ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜２
０２を形成する。このとき、表面には単結晶シリコン膜
（ＳＯＩ膜）２０３が形成される。すなわち、いわゆる
ＳＩＭＯＸ法によりＳＯＩ構造を形成するのである。さ
らにＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜を
ＮＨ4 Ｆ溶液等を用いたウェットエッチングすることに
より、ＳＯＩ膜２０３を所定の厚さ、例えば１００ｎｍ
まで薄くする。
【００２９】（ｂ）次に、ＬＯＣＯＳ法等の選択酸化技
術により、図２（ａ）に示すように素子分離用の酸化膜
４を埋め込み酸化膜２０２に達するまで深く形成し、隣
接する素子間を電気的に分離する。集積密度の高い場合
はＢＯＸ法（Buried OXide法）等他の素子分離技術を用
いてもよい。その後、ゲート酸化膜２０４を１０ｎｍの
厚さで形成し、リンドープのポリシリコン２０５を３０
０ｎｍの厚さでＣＶＤ法により堆積して、フォトリソグ
ラフィーおよびＲＩＥを用いた工程により図２（ａ）に
示すような、ゲート長０．５μｍのゲート電極２０５を
形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリ
シリコンゲート電極２０５の上部に形成する。
術により、図２（ａ）に示すように素子分離用の酸化膜
４を埋め込み酸化膜２０２に達するまで深く形成し、隣
接する素子間を電気的に分離する。集積密度の高い場合
はＢＯＸ法（Buried OXide法）等他の素子分離技術を用
いてもよい。その後、ゲート酸化膜２０４を１０ｎｍの
厚さで形成し、リンドープのポリシリコン２０５を３０
０ｎｍの厚さでＣＶＤ法により堆積して、フォトリソグ
ラフィーおよびＲＩＥを用いた工程により図２（ａ）に
示すような、ゲート長０．５μｍのゲート電極２０５を
形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリ
シリコンゲート電極２０５の上部に形成する。
【００３０】（ｃ）次にＰをＶac＝２０ｋＶ、ドーズ量
Φ＝３×１０15ｃｍ-2でイオン注入し、その後熱処理し
てｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形
成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、Ｒ
ＩＥ法等により全面エッチバックを行うことにより側壁
窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒
化膜７３、ポリシリコンゲート電極２０５の上の後酸化
膜７をマスクとして、図２（ａ）に示すようにｎ+ ソー
ス領域２１６、ｎ+ ドレイン領域２２６の上部に浅いＵ
溝を形成する。このＵ溝のエッチングはＳＦ6 ，ＣＣｌ
4 あるいはＳｉＣｌ4 等を用いたＲＩＥや光励起エッチ
ング等により行えばよく、たとえば５０ｎｍ程度堀り込
む。なお、工程の簡略化のためには、このＵ溝のエッチ
ング工程は省略することも可能である。
Φ＝３×１０15ｃｍ-2でイオン注入し、その後熱処理し
てｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形
成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、Ｒ
ＩＥ法等により全面エッチバックを行うことにより側壁
窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒
化膜７３、ポリシリコンゲート電極２０５の上の後酸化
膜７をマスクとして、図２（ａ）に示すようにｎ+ ソー
ス領域２１６、ｎ+ ドレイン領域２２６の上部に浅いＵ
溝を形成する。このＵ溝のエッチングはＳＦ6 ，ＣＣｌ
4 あるいはＳｉＣｌ4 等を用いたＲＩＥや光励起エッチ
ング等により行えばよく、たとえば５０ｎｍ程度堀り込
む。なお、工程の簡略化のためには、このＵ溝のエッチ
ング工程は省略することも可能である。
【００３１】（ｄ）次に図２（ｂ）に示すように５５０
℃でＳｉＨ4 とＧｅＨ4 の混合雰囲気からのＣＶＤ堆積
を行うことにより、ｎ+ ソース領域２１６、ドレイン領
域２２６の上部に形成されたＵ溝のみにＳｉ0.9 Ｇｅ
0.1 膜２７７を５０ｎｍ選択的に堆積する。ＳｉＨ4 の
かわりにＳｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 を用いてもよく、
ＧｅＨ4 のかわりにＧｅＨ2 Ｃｌ2 等を用いてもよい。
そして全面にＣｏ膜１１２をスパッタリング法、ＥＢ蒸
着法等を用いて図２（ｂ）に示すように堆積する。
℃でＳｉＨ4 とＧｅＨ4 の混合雰囲気からのＣＶＤ堆積
を行うことにより、ｎ+ ソース領域２１６、ドレイン領
域２２６の上部に形成されたＵ溝のみにＳｉ0.9 Ｇｅ
0.1 膜２７７を５０ｎｍ選択的に堆積する。ＳｉＨ4 の
かわりにＳｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 を用いてもよく、
ＧｅＨ4 のかわりにＧｅＨ2 Ｃｌ2 等を用いてもよい。
そして全面にＣｏ膜１１２をスパッタリング法、ＥＢ蒸
着法等を用いて図２（ｂ）に示すように堆積する。
【００３２】（ｅ）次に窒素雰囲気中で８５０℃、３０
秒の熱処理を行うことによりこのＳｉ0.9 Ｇｅ0.1 層２
７７の一部をＣｏと反応させＧｅを含有するＣｏＳｉ2
膜７４を形成する。その際、図３に示すようにＳｉ0.9
Ｇｅ0.1 ２２７中のＧｅはＣｏＳｉ2 膜の外方（基板に
対し内方）に拡散し、その珪化物膜との界面において約
Ｓｉ0.8 Ｇｅ0.2 となるようなＳｉＧｅ層２７８が形成
される。その後過酸化水素水を含む溶液中で熱処理する
ことにより未反応のＣｏを除去すれば図２（ｃ）のよう
な構造を得る。
秒の熱処理を行うことによりこのＳｉ0.9 Ｇｅ0.1 層２
７７の一部をＣｏと反応させＧｅを含有するＣｏＳｉ2
膜７４を形成する。その際、図３に示すようにＳｉ0.9
Ｇｅ0.1 ２２７中のＧｅはＣｏＳｉ2 膜の外方（基板に
対し内方）に拡散し、その珪化物膜との界面において約
Ｓｉ0.8 Ｇｅ0.2 となるようなＳｉＧｅ層２７８が形成
される。その後過酸化水素水を含む溶液中で熱処理する
ことにより未反応のＣｏを除去すれば図２（ｃ）のよう
な構造を得る。
【００３３】（ｆ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形
成する。次に、レジスト膜を堆積し、フォトリソグラフ
ィー法によりパターニングした後、ＲＩＥ法等により酸
化膜８をエッチングしコンタクトホールの開口を行う。
さらに酸化膜８のエッチングに引き続き図１に示すよう
に、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用
いたメタライゼーション工程によりソース金属電極２１
８、ドレイン金属電極２２８を形成し、本発明の第１の
実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形
成する。次に、レジスト膜を堆積し、フォトリソグラフ
ィー法によりパターニングした後、ＲＩＥ法等により酸
化膜８をエッチングしコンタクトホールの開口を行う。
さらに酸化膜８のエッチングに引き続き図１に示すよう
に、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用
いたメタライゼーション工程によりソース金属電極２１
８、ドレイン金属電極２２８を形成し、本発明の第１の
実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００３４】以上の本発明の第１の実施の形態において
Ｓｉx Ｇｅ1-x 層２７７を選択ＣＶＤする場合について
説明したが、Ｓｉx Ｇｅ1-x 層２７７のかわりにＳｉx
Ｓｎ1-x 層やＳｉx （ＰｂＳ）1-x ，Ｓｉx （ＰｂＴ
ｅ）1-x ，Ｓｉx （ＧａＳｂ）1-x ，Ｓｉx （ＩｎＡ
ｓ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギャッ
プ半導体層等を選択ＣＶＤしてもよい。また以上の本発
明の第１の実施の形態においては金属材料としてＣｏを
用いた場合で説明したが、この金属材料に限定されるこ
とはなくシリサイド（珪化物）を形成したときにＧｅを
外方に（基板に対して内方）拡散させる金属材料、例え
ばＮｉ，Ｐｔ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄ等を用い
てもよい。またシリサイド化の熱処理時の酸化防止用と
してこれらを反応させる金属の上にＴｉＮなどの膜を堆
積し、それから熱処理を行ってもよい。この膜はその後
の過酸化水素水処理により未反応のＣｏ，Ｎｉ等の高融
点金属とともに除去される。またＳｉ0.9 Ｇｅ0.1 層／
高融点金属層間に自然酸化膜が存在し、高融点金属のシ
リサイド化が阻害されるような場合、その界面にＴｉの
ような還元能力のある層を設置してもよい。また本発明
の第１の実施の形態では８５０℃、３０秒の熱処理１回
で珪化物化を行っているが、あらかじめ６５０℃、３０
秒の熱処理を行い、過酸化水素水処理を行ってから９０
０℃、３０秒で再熱処理する様な２ステップの熱処理方
法を行ってもよい。また本発明の第１の実施の形態で
は、この珪化物をそのまま残置してあるがＨＦ液を使っ
て除去してしまってもよい。またＳｉ0.9 Ｇｅ0.1 層４
７の形成方法であるがこれは上記の例に限定されること
はなく、レジスト等をマスクとしてｎ+ ソース領域２１
６側にのみ形成してもよい。また上記の例ではｎ+ ソー
ス／ドレイン領域２１６，２２６とｐ型ＳＯＩ層との間
のｐｎ接合界面がＧｅの存在する領域よりもＭＯＳＦＥ
Ｔのチャンネル側に位置していたが、この接合部分がＧ
ｅの存在する領域内にあってもよい。また上記の例では
ゲート電極上にＳｉＧｅ層、珪化物層を形成しなかった
が、形成しても本発明の効果上影響はない。
Ｓｉx Ｇｅ1-x 層２７７を選択ＣＶＤする場合について
説明したが、Ｓｉx Ｇｅ1-x 層２７７のかわりにＳｉx
Ｓｎ1-x 層やＳｉx （ＰｂＳ）1-x ，Ｓｉx （ＰｂＴ
ｅ）1-x ，Ｓｉx （ＧａＳｂ）1-x ，Ｓｉx （ＩｎＡ
ｓ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギャッ
プ半導体層等を選択ＣＶＤしてもよい。また以上の本発
明の第１の実施の形態においては金属材料としてＣｏを
用いた場合で説明したが、この金属材料に限定されるこ
とはなくシリサイド（珪化物）を形成したときにＧｅを
外方に（基板に対して内方）拡散させる金属材料、例え
ばＮｉ，Ｐｔ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄ等を用い
てもよい。またシリサイド化の熱処理時の酸化防止用と
してこれらを反応させる金属の上にＴｉＮなどの膜を堆
積し、それから熱処理を行ってもよい。この膜はその後
の過酸化水素水処理により未反応のＣｏ，Ｎｉ等の高融
点金属とともに除去される。またＳｉ0.9 Ｇｅ0.1 層／
高融点金属層間に自然酸化膜が存在し、高融点金属のシ
リサイド化が阻害されるような場合、その界面にＴｉの
ような還元能力のある層を設置してもよい。また本発明
の第１の実施の形態では８５０℃、３０秒の熱処理１回
で珪化物化を行っているが、あらかじめ６５０℃、３０
秒の熱処理を行い、過酸化水素水処理を行ってから９０
０℃、３０秒で再熱処理する様な２ステップの熱処理方
法を行ってもよい。また本発明の第１の実施の形態で
は、この珪化物をそのまま残置してあるがＨＦ液を使っ
て除去してしまってもよい。またＳｉ0.9 Ｇｅ0.1 層４
７の形成方法であるがこれは上記の例に限定されること
はなく、レジスト等をマスクとしてｎ+ ソース領域２１
６側にのみ形成してもよい。また上記の例ではｎ+ ソー
ス／ドレイン領域２１６，２２６とｐ型ＳＯＩ層との間
のｐｎ接合界面がＧｅの存在する領域よりもＭＯＳＦＥ
Ｔのチャンネル側に位置していたが、この接合部分がＧ
ｅの存在する領域内にあってもよい。また上記の例では
ゲート電極上にＳｉＧｅ層、珪化物層を形成しなかった
が、形成しても本発明の効果上影響はない。
【００３５】図４は本発明の第２の実施の形態に係るＳ
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図４においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、図４では図示を省略して
いるが、素子分離用の酸化膜等により周辺を囲まれ、そ
の内部を活性領域（デバイス領域）としている。図４は
その活性領域部分のみを示す図である。この活性領域の
内部にｎ+ ソース領域２１６およびｎ+ ドレイン領域２
２６が、その底部が、ほぼ埋め込み酸化膜２０２に達す
る程度に深く形成されている。ｎ+ ソース領域２１６、
ｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４８が形
成され、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２
６の内部のＳｉＧｅ層４８の上部にはＣｏＳｉ2 等のシ
リサイド層７４が形成されている。
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図４においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、図４では図示を省略して
いるが、素子分離用の酸化膜等により周辺を囲まれ、そ
の内部を活性領域（デバイス領域）としている。図４は
その活性領域部分のみを示す図である。この活性領域の
内部にｎ+ ソース領域２１６およびｎ+ ドレイン領域２
２６が、その底部が、ほぼ埋め込み酸化膜２０２に達す
る程度に深く形成されている。ｎ+ ソース領域２１６、
ｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４８が形
成され、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２
６の内部のＳｉＧｅ層４８の上部にはＣｏＳｉ2 等のシ
リサイド層７４が形成されている。
【００３６】ＳｉＧｅ層４８とＣｏＳｉ2 層７４との界
面のＳｉＧｅ層４８のＧｅの組成は、界面より離れた部
分より高く、たとえばＳｉ0.8 Ｇｅ0.2 となっている。
界面より離れた部分はＳｉ0.93Ｇｅ0.07である。
面のＳｉＧｅ層４８のＧｅの組成は、界面より離れた部
分より高く、たとえばＳｉ0.8 Ｇｅ0.2 となっている。
界面より離れた部分はＳｉ0.93Ｇｅ0.07である。
【００３７】またこのシリサイド層７４に対し活性領域
の上部に堆積された層間絶縁膜８の所定の一部に形成さ
れたコンタクトホールを介してソース金属電極２１８お
よびドレイン金属電極２２８が形成されている。またｎ
+ ソース領域２１６およびｎ+ ドレイン領域２２６の間
のチャンネル領域２０３の上部にはゲート酸化膜２０４
を介して、ポリシリコン等のゲート電極２０５が形成さ
れている。ポリシリコンゲート電極２０５の両側には側
壁窒化膜７３が形成されている。
の上部に堆積された層間絶縁膜８の所定の一部に形成さ
れたコンタクトホールを介してソース金属電極２１８お
よびドレイン金属電極２２８が形成されている。またｎ
+ ソース領域２１６およびｎ+ ドレイン領域２２６の間
のチャンネル領域２０３の上部にはゲート酸化膜２０４
を介して、ポリシリコン等のゲート電極２０５が形成さ
れている。ポリシリコンゲート電極２０５の両側には側
壁窒化膜７３が形成されている。
【００３８】なお、図４においてシリサイド層７４はＳ
ＯＩ膜２０３の表面の凹部に形成されているが、シリサ
イド層７４の表面は、ＳＯＩ膜２０３とほぼ同一平面で
フラットな形状に形成されてもよい。いずれにしても、
Ｃｏ等の高融点金属とＳｉとの反応で金属シリサイド層
７４がＳＯＩ膜２０３の表面からＳＯＩ膜２０３の深部
に喰い込んで形成され、ＳｉＧｅ層４８と接しており、
そのシリサイド層７４との界面の近傍のＳｉＧｅ層４８
のＧｅの組成のみが高くなっていればよい。
ＯＩ膜２０３の表面の凹部に形成されているが、シリサ
イド層７４の表面は、ＳＯＩ膜２０３とほぼ同一平面で
フラットな形状に形成されてもよい。いずれにしても、
Ｃｏ等の高融点金属とＳｉとの反応で金属シリサイド層
７４がＳＯＩ膜２０３の表面からＳＯＩ膜２０３の深部
に喰い込んで形成され、ＳｉＧｅ層４８と接しており、
そのシリサイド層７４との界面の近傍のＳｉＧｅ層４８
のＧｅの組成のみが高くなっていればよい。
【００３９】本発明の第２の実施の形態のＳＯＩ・ＭＯ
ＳＦＥＴは、本発明の第１の実施の形態と同様にドレイ
ン破壊電圧改善効果にすぐれ、しかも、リーク電流には
顕著な改良が得られた。さらに、シリサイド膜７４を有
することから、オーミックコンタクト抵抗が低減されソ
ース／ドレインの寄生抵抗が小さく、トランス・コンダ
クタンスｇm が大きく、電流駆動能力の良好な素子特性
が得られた。
ＳＦＥＴは、本発明の第１の実施の形態と同様にドレイ
ン破壊電圧改善効果にすぐれ、しかも、リーク電流には
顕著な改良が得られた。さらに、シリサイド膜７４を有
することから、オーミックコンタクト抵抗が低減されソ
ース／ドレインの寄生抵抗が小さく、トランス・コンダ
クタンスｇm が大きく、電流駆動能力の良好な素子特性
が得られた。
【００４０】図４に示した本発明の第２の実施の形態に
おいては、シリサイド層７４との界面近傍のＳｉx Ｇｅ
1-x 層４８のＧｅの組成のみが高くなっており、ゲート
酸化膜の信頼性を劣化させることなく、高濃度のＧｅを
有するＳｉx Ｇｅ1-x 層４８を形成することができる。
しかもこのＳｉx Ｇｅ1-x 層４８は再拡散によるＧｅ濃
度のゆっくりした傾きを界面部に持つために界面部の格
子歪によるストレスが分散され、高濃度でもクラック等
の結晶欠陥が生じることがない。またこの高濃度層はシ
リサイドの他、配線材料（例えばＡｌ）とのコンタクト
部において特にｐ+ 化したときのコンタクト抵抗を低く
するのに役立つ。これはＳｉx Ｇｅ1-xにおいてＳｉの
組成ｘが小さい程、すなわちＧｅの組成が大きい程価電
子帯のバンド端Ｅv が真空のエネルギーレベルに近づく
ので、シリサイド、又は配線材とのショットキー障壁が
小さくなるためである。
おいては、シリサイド層７４との界面近傍のＳｉx Ｇｅ
1-x 層４８のＧｅの組成のみが高くなっており、ゲート
酸化膜の信頼性を劣化させることなく、高濃度のＧｅを
有するＳｉx Ｇｅ1-x 層４８を形成することができる。
しかもこのＳｉx Ｇｅ1-x 層４８は再拡散によるＧｅ濃
度のゆっくりした傾きを界面部に持つために界面部の格
子歪によるストレスが分散され、高濃度でもクラック等
の結晶欠陥が生じることがない。またこの高濃度層はシ
リサイドの他、配線材料（例えばＡｌ）とのコンタクト
部において特にｐ+ 化したときのコンタクト抵抗を低く
するのに役立つ。これはＳｉx Ｇｅ1-xにおいてＳｉの
組成ｘが小さい程、すなわちＧｅの組成が大きい程価電
子帯のバンド端Ｅv が真空のエネルギーレベルに近づく
ので、シリサイド、又は配線材とのショットキー障壁が
小さくなるためである。
【００４１】以下に、本発明の第２の実施の形態のＳＯ
Ｉ・ＭＯＳＦＥＴの製造方法を図５（ａ）〜図５（ｄ）
および図４を用いて説明する。以後の説明においてはシ
リサイド層７４としてＣｏＳｉ2 を用いる場合で説明す
る。
Ｉ・ＭＯＳＦＥＴの製造方法を図５（ａ）〜図５（ｄ）
および図４を用いて説明する。以後の説明においてはシ
リサイド層７４としてＣｏＳｉ2 を用いる場合で説明す
る。
【００４２】（ａ）まず、ｐ型（１００）のシリコン基
板２０１に対して、本発明の第１の実施の形態と同様に
ＳＩＭＯＸ法を用いてＳＯＩ基板を作成する。すなわち
酸素をイオン注入し、その後熱処理することにより、埋
め込みシリコン酸化膜２０２を形成する。このとき、表
面にはＳＯＩ膜２０３が形成される。次に、ＳＯＩ膜２
０３を熱酸化し、そのＳＯＩ膜２０３の表面の熱酸化膜
をＮＨ4 Ｆ溶液を用いたウェットエッチングを行う等に
より、ＳＯＩ膜２０３をたとえば１００ｎｍまで薄くす
る。その後ＬＯＣＯＳ法やＢＯＸ法を用いて素子分離用
酸化膜（図示を省略）を形成し、活性領域にはボロン等
をイオン注入し所望のチャンネル領域２０３の不純物密
度を得る。
板２０１に対して、本発明の第１の実施の形態と同様に
ＳＩＭＯＸ法を用いてＳＯＩ基板を作成する。すなわち
酸素をイオン注入し、その後熱処理することにより、埋
め込みシリコン酸化膜２０２を形成する。このとき、表
面にはＳＯＩ膜２０３が形成される。次に、ＳＯＩ膜２
０３を熱酸化し、そのＳＯＩ膜２０３の表面の熱酸化膜
をＮＨ4 Ｆ溶液を用いたウェットエッチングを行う等に
より、ＳＯＩ膜２０３をたとえば１００ｎｍまで薄くす
る。その後ＬＯＣＯＳ法やＢＯＸ法を用いて素子分離用
酸化膜（図示を省略）を形成し、活性領域にはボロン等
をイオン注入し所望のチャンネル領域２０３の不純物密
度を得る。
【００４３】（ｂ）その後、ゲート酸化膜２０４を１０
ｎｍの厚さでチャンネル領域２０３の上に形成し、その
表面に、リンドープのポリシリコン２０５を０．３μｍ
の厚さでＬＰＣＶＤ法等により形成し、さらにこのポリ
シリコンの表面に熱酸化膜７等を形成する。この熱酸化
膜７の表面にフォトレジストを塗布し、リソグラフィー
およびＲＩＥ工程により、図５（ａ）に示すようなポリ
シリコンゲート電極２０５、その表面の酸化膜７、ポリ
シリコンゲート電極２０５の下のゲート酸化膜２０４の
パターンを形成する。
ｎｍの厚さでチャンネル領域２０３の上に形成し、その
表面に、リンドープのポリシリコン２０５を０．３μｍ
の厚さでＬＰＣＶＤ法等により形成し、さらにこのポリ
シリコンの表面に熱酸化膜７等を形成する。この熱酸化
膜７の表面にフォトレジストを塗布し、リソグラフィー
およびＲＩＥ工程により、図５（ａ）に示すようなポリ
シリコンゲート電極２０５、その表面の酸化膜７、ポリ
シリコンゲート電極２０５の下のゲート酸化膜２０４の
パターンを形成する。
【００４４】（ｃ）次に、Ｓｉx Ｇｅ1-x 層４７用に、
Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝１×１
０16ｃｍ-2でイオン注入し、さらにＡｓを加速電圧Ｖac
＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注
入して、８５０℃、３０分のアニールを施して、図５
（ａ）に示すように、ソース／ドレイン領域２１６，２
２６およびＳｉx Ｇｅ1-x 層４７を形成する。つまり、
このアニールによりＧｅを７％含有するＳｉＧｅ層（Ｓ
ｉ0.93Ｇｅ0.07層）４７が形成され、ｎ+ ソース／ドレ
イン領域２１６，２２６の不純物密度は１×１０20ｃｍ
-2程度となる。ｎ+ ソース／ドレイン領域２１６，２２
６とｐ型ＳＯＩ膜２０３との接合界面は、ＳｉＧｅ層４
７よりも２０ｎｍ程度ＳＯＩ膜２０３の形成するチャン
ネル領域側へ位置することとなる。
Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝１×１
０16ｃｍ-2でイオン注入し、さらにＡｓを加速電圧Ｖac
＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注
入して、８５０℃、３０分のアニールを施して、図５
（ａ）に示すように、ソース／ドレイン領域２１６，２
２６およびＳｉx Ｇｅ1-x 層４７を形成する。つまり、
このアニールによりＧｅを７％含有するＳｉＧｅ層（Ｓ
ｉ0.93Ｇｅ0.07層）４７が形成され、ｎ+ ソース／ドレ
イン領域２１６，２２６の不純物密度は１×１０20ｃｍ
-2程度となる。ｎ+ ソース／ドレイン領域２１６，２２
６とｐ型ＳＯＩ膜２０３との接合界面は、ＳｉＧｅ層４
７よりも２０ｎｍ程度ＳＯＩ膜２０３の形成するチャン
ネル領域側へ位置することとなる。
【００４５】なお、図５（ａ）ではＳＯＩ膜の深い部
分、すなわち埋め込み酸化膜の近傍のみにＳｉＧｅ層４
７が形成されているが、後述の図６のようにＳＯＩ膜の
表面から埋め込み酸化膜に至る領域全体にＳｉＧｅ層を
形成してもよい。この場合はＰを加速電圧Ｖac＝２０ｋ
Ｖ、ドーズ量Φ＝３×１０15ｃｍ-2、ＧｅをＶac＝３０
ｋＶ、Φ＝３×１０16ｃｍ-2でイオン注入し、次に８０
０℃、３０分の窒素中熱処理を行うことによりＳＯＩ膜
２０３中にピーク濃度としてＧｅを１０％を含有するＳ
ｉ0.9 Ｇｅ0.1 層４７が図６に示すような形状で全面に
形成され、同時に１×１０20ｃｍ-3程度のｎ+ ソース・
ドレイン領域２１６，２２６が形成される。ｎ+ ソース
・ドレイン領域２１６，２２６とチャンネル領域とのｐ
ｎ接合界面は、Ｓｉ0.9 Ｇｅ0.1 層４７よりも約２０ｎ
ｍ内側（チャンネル領域側）に位置することとなる。
分、すなわち埋め込み酸化膜の近傍のみにＳｉＧｅ層４
７が形成されているが、後述の図６のようにＳＯＩ膜の
表面から埋め込み酸化膜に至る領域全体にＳｉＧｅ層を
形成してもよい。この場合はＰを加速電圧Ｖac＝２０ｋ
Ｖ、ドーズ量Φ＝３×１０15ｃｍ-2、ＧｅをＶac＝３０
ｋＶ、Φ＝３×１０16ｃｍ-2でイオン注入し、次に８０
０℃、３０分の窒素中熱処理を行うことによりＳＯＩ膜
２０３中にピーク濃度としてＧｅを１０％を含有するＳ
ｉ0.9 Ｇｅ0.1 層４７が図６に示すような形状で全面に
形成され、同時に１×１０20ｃｍ-3程度のｎ+ ソース・
ドレイン領域２１６，２２６が形成される。ｎ+ ソース
・ドレイン領域２１６，２２６とチャンネル領域とのｐ
ｎ接合界面は、Ｓｉ0.9 Ｇｅ0.1 層４７よりも約２０ｎ
ｍ内側（チャンネル領域側）に位置することとなる。
【００４６】（ｄ）次に、窒化膜を表面に例えば２０ｎ
ｍ〜０．４μｍ堆積し、ＲＩＥ法等により、ゲート電極
２０５等の側壁に側壁窒化膜７３を残置させ、さらにこ
の側壁窒化膜７３と酸化膜７をマスクにして図５（ｃ）
に示すように、ソース／ドレイン領域２１６，２２６の
Ｓｉを例えば３０ｎｍエッチングする。なお、このソー
ス／ドレイン領域２１６，２２６のエッチングの工程は
省略して、ソース／ドレイン領域２１６，２２６の表面
はＳＯＩ膜２０３とほぼ同一平面となるようにフラット
な平面のままにしておいてもよい。次に図５（ｃ）に示
すように、全面にＣｏ膜１１２をＣＶＤ法、真空蒸着
法、スパッタリング法等を用いて厚さ２０ｎｍに堆積す
る。図６に示すように全面にＳｉ0.9 Ｇｅ0.1 層を形成
した場合は、その上部にＣｏ膜１１２を堆積すればよ
い。
ｍ〜０．４μｍ堆積し、ＲＩＥ法等により、ゲート電極
２０５等の側壁に側壁窒化膜７３を残置させ、さらにこ
の側壁窒化膜７３と酸化膜７をマスクにして図５（ｃ）
に示すように、ソース／ドレイン領域２１６，２２６の
Ｓｉを例えば３０ｎｍエッチングする。なお、このソー
ス／ドレイン領域２１６，２２６のエッチングの工程は
省略して、ソース／ドレイン領域２１６，２２６の表面
はＳＯＩ膜２０３とほぼ同一平面となるようにフラット
な平面のままにしておいてもよい。次に図５（ｃ）に示
すように、全面にＣｏ膜１１２をＣＶＤ法、真空蒸着
法、スパッタリング法等を用いて厚さ２０ｎｍに堆積す
る。図６に示すように全面にＳｉ0.9 Ｇｅ0.1 層を形成
した場合は、その上部にＣｏ膜１１２を堆積すればよ
い。
【００４７】（ｅ）次に、このＣｏ膜１１２を８５０
℃、Ｎ2 中３０秒の熱処理を行う。この際Ｓｉ0.93Ｇｅ
0.07層４７と接した部分のみにＧｅを１％以下含有した
厚さ６０ｎｍのＣｏＳｉ2 膜が形成される。また、この
熱処理により、図３に示すと同様に、Ｓｉ0.93Ｇｅ0.07
層４７中のＧｅはＣｏＳｉ2 膜の外方に拡散し、Ｇｅの
相対的な濃度が増大するためその珪化物膜との界面にお
いて約Ｓｉ0.8 Ｇｅ0.2となるようなＳｉＧｅ層４８が
形成される。またこの熱処理ではゲートポリシリコン電
極２０５の上の酸化膜７上および側壁ＳｉＮ膜７３上に
はＣｏＳｉ2 は形成されずに未反応のＣｏとして残っ
た。次に過酸化水素水を含む溶液中で処理することによ
り、この未反応のＣｏを除去する。
℃、Ｎ2 中３０秒の熱処理を行う。この際Ｓｉ0.93Ｇｅ
0.07層４７と接した部分のみにＧｅを１％以下含有した
厚さ６０ｎｍのＣｏＳｉ2 膜が形成される。また、この
熱処理により、図３に示すと同様に、Ｓｉ0.93Ｇｅ0.07
層４７中のＧｅはＣｏＳｉ2 膜の外方に拡散し、Ｇｅの
相対的な濃度が増大するためその珪化物膜との界面にお
いて約Ｓｉ0.8 Ｇｅ0.2となるようなＳｉＧｅ層４８が
形成される。またこの熱処理ではゲートポリシリコン電
極２０５の上の酸化膜７上および側壁ＳｉＮ膜７３上に
はＣｏＳｉ2 は形成されずに未反応のＣｏとして残っ
た。次に過酸化水素水を含む溶液中で処理することによ
り、この未反応のＣｏを除去する。
【００４８】（ｆ）次に全面にＣＶＤ法で酸化膜８を堆
積し、この酸化膜８にコンタクトホールを開口し、図４
に示すようにＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等を
用いたメタライゼーション工程により、ソース金属電極
２１８、ドレイン金属電極２２８を形成する。なお、こ
のコンタクトホールにＷ等を選択ＣＶＤ法により充填し
次に配線材であるＡｌ−Ｓｉ（１％）−Ｃｕ（０．５
％）を堆積し、フォトリソグラフィーにより加工しソー
ス金属電極、ドレイン金属電極等の金属配線を形成して
もよい。
積し、この酸化膜８にコンタクトホールを開口し、図４
に示すようにＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等を
用いたメタライゼーション工程により、ソース金属電極
２１８、ドレイン金属電極２２８を形成する。なお、こ
のコンタクトホールにＷ等を選択ＣＶＤ法により充填し
次に配線材であるＡｌ−Ｓｉ（１％）−Ｃｕ（０．５
％）を堆積し、フォトリソグラフィーにより加工しソー
ス金属電極、ドレイン金属電極等の金属配線を形成して
もよい。
【００４９】以上の本発明の第２の実施の形態において
は金属材としてＣｏを用いた場合について説明したが、
この材料に限定されることはなく、Ｔｉ，Ｎｉ，Ｐｔ，
Ｗ，Ｍｏ等を用いてもよい。またシリサイド化の熱処理
時の酸化防止用として、これらの高融点金属の上にＴｉ
Ｎなどの膜を堆積し、それから熱処理を行ってもよい。
この膜はその後の過酸化水素水処理により未反応のＴ
ｉ，Ｎｉ，Ｐｔ，Ｗ等の高融点金属とともに除去され
る。またＳｉ0.93Ｇｅ0.07層／高融点金属層間に自然酸
化膜が存在し、高融点金属のシリサイド化が阻害される
ような場合、その界面にさらにＴｉのような還元能力の
ある層を設置することも有効である。そして上記の８５
０℃、３０秒の熱処理および過酸化水素水処理以外に
も、あらかじめ６５０℃、３０秒の熱処理を行い、過酸
化水素水処理を行ってから９００℃、３０秒で再熱処理
する２ステップの熱処理方法を用いてもよい。また本発
明の第２の実施の形態ではこの珪化物（シリサイド）を
そのまま残置してあるがＨＦ液を使って除去してしまっ
てもよい。またＳｉ0.93Ｇｅ0.07層４７の形成方法であ
るがこれは上記の例に限定されることはなく、レジスト
等をマスクとしてｎ+ ソース領域２１６の側にのみ形成
してもよい。また上記の例ではｎ+ ソース／ドレイン領
域２１６，２２６とｐ型ＳＯＩ層との間のｐｎ接合界面
がＧｅの存在する領域よりもＭＯＳＦＥＴのチャンネル
側に位置していたが、この接合部分がＧｅの存在する領
域内にあってもよい。また上記の例ではゲート電極上に
ＳｉＧｅ層、珪化物層を形成しなかったが、形成しても
本発明の効果上影響はない。又、Ｓｉx Ｇｅ1-x のかわ
りにＳｉx Ｓｎ1-x 層を用いてもよい。
は金属材としてＣｏを用いた場合について説明したが、
この材料に限定されることはなく、Ｔｉ，Ｎｉ，Ｐｔ，
Ｗ，Ｍｏ等を用いてもよい。またシリサイド化の熱処理
時の酸化防止用として、これらの高融点金属の上にＴｉ
Ｎなどの膜を堆積し、それから熱処理を行ってもよい。
この膜はその後の過酸化水素水処理により未反応のＴ
ｉ，Ｎｉ，Ｐｔ，Ｗ等の高融点金属とともに除去され
る。またＳｉ0.93Ｇｅ0.07層／高融点金属層間に自然酸
化膜が存在し、高融点金属のシリサイド化が阻害される
ような場合、その界面にさらにＴｉのような還元能力の
ある層を設置することも有効である。そして上記の８５
０℃、３０秒の熱処理および過酸化水素水処理以外に
も、あらかじめ６５０℃、３０秒の熱処理を行い、過酸
化水素水処理を行ってから９００℃、３０秒で再熱処理
する２ステップの熱処理方法を用いてもよい。また本発
明の第２の実施の形態ではこの珪化物（シリサイド）を
そのまま残置してあるがＨＦ液を使って除去してしまっ
てもよい。またＳｉ0.93Ｇｅ0.07層４７の形成方法であ
るがこれは上記の例に限定されることはなく、レジスト
等をマスクとしてｎ+ ソース領域２１６の側にのみ形成
してもよい。また上記の例ではｎ+ ソース／ドレイン領
域２１６，２２６とｐ型ＳＯＩ層との間のｐｎ接合界面
がＧｅの存在する領域よりもＭＯＳＦＥＴのチャンネル
側に位置していたが、この接合部分がＧｅの存在する領
域内にあってもよい。また上記の例ではゲート電極上に
ＳｉＧｅ層、珪化物層を形成しなかったが、形成しても
本発明の効果上影響はない。又、Ｓｉx Ｇｅ1-x のかわ
りにＳｉx Ｓｎ1-x 層を用いてもよい。
【００５０】なお、本発明の第２の実施の形態ではイオ
ン注入でＳｉx Ｇｅ1-x 層４７を形成する場合を説明し
たが、第１の実施の形態と同様にＣＶＤを用いてもよ
い。この場合、図５（ａ）に示すように深い位置にＳｉ
x Ｇｅ1-x 層４７を形成するには直接接合法（Ｓｉｌｉ
ｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ ｔｅｃｈｎｉ
ｑｕｅ；以下ＳＤＢ法という）を用いればよい。すなわ
ち、まずｐ型シリコン基板２０３の表面の一部（狭バン
ドギャップ領域形成予定部分）をシリコンエッチし、溝
部を形成し、この溝部の内部にＣＶＤ法でＳｉＧｅ層を
形成し、平坦化し、ＳｉＧｅ層４７を表面に埋め込む。
さらにこの面を酸化し、この表面を鏡面になるまで研磨
する。次に、別のｐ型シリコン基板２０１を用意し、こ
の表面に酸化膜２０２を形成し同様に表面を鏡面になる
まで研磨する。そして先のｐ型シリコン基板２０３の表
面の酸化膜と別に用意したｐ型シリコン基板２０１の表
面の酸化膜とを互いの鏡面同士を対向させ貼り合わせれ
ば図５（ａ）に示すようにＳＯＩ膜２０３と埋め込み酸
化膜２０２の界面近傍にＳｉＧｅ層４７を形成できる。
この手法によれば、ＳｉＧｅ層４７のかわりにＣＶＤ法
等によりＳｉＳｎ，Ｓｉx （ＰｂＳ）1-x ，Ｓｉx （Ｓ
ｎＴｅ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギ
ャップ半導体層を形成することも容易にでき、イオン注
入によるダメージの問題もなくなり、リーク電流の発生
を抑制できる。
ン注入でＳｉx Ｇｅ1-x 層４７を形成する場合を説明し
たが、第１の実施の形態と同様にＣＶＤを用いてもよ
い。この場合、図５（ａ）に示すように深い位置にＳｉ
x Ｇｅ1-x 層４７を形成するには直接接合法（Ｓｉｌｉ
ｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ ｔｅｃｈｎｉ
ｑｕｅ；以下ＳＤＢ法という）を用いればよい。すなわ
ち、まずｐ型シリコン基板２０３の表面の一部（狭バン
ドギャップ領域形成予定部分）をシリコンエッチし、溝
部を形成し、この溝部の内部にＣＶＤ法でＳｉＧｅ層を
形成し、平坦化し、ＳｉＧｅ層４７を表面に埋め込む。
さらにこの面を酸化し、この表面を鏡面になるまで研磨
する。次に、別のｐ型シリコン基板２０１を用意し、こ
の表面に酸化膜２０２を形成し同様に表面を鏡面になる
まで研磨する。そして先のｐ型シリコン基板２０３の表
面の酸化膜と別に用意したｐ型シリコン基板２０１の表
面の酸化膜とを互いの鏡面同士を対向させ貼り合わせれ
ば図５（ａ）に示すようにＳＯＩ膜２０３と埋め込み酸
化膜２０２の界面近傍にＳｉＧｅ層４７を形成できる。
この手法によれば、ＳｉＧｅ層４７のかわりにＣＶＤ法
等によりＳｉＳｎ，Ｓｉx （ＰｂＳ）1-x ，Ｓｉx （Ｓ
ｎＴｅ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギ
ャップ半導体層を形成することも容易にでき、イオン注
入によるダメージの問題もなくなり、リーク電流の発生
を抑制できる。
【００５１】図６は本発明の第３の実施の形態に係るＳ
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図６においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形
成された、素子分離用の酸化膜４等により周辺を囲ま
れ、その内部を活性領域（デバイス領域）としている。
図６はその活性領域の近傍の断面を示す図である。この
活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレイン
領域２２６が、その底部を埋め込み酸化膜２０２に接す
るように深く形成されている。ｎ+ ソース領域２１６お
よびｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ
1-x 領域２７８が形成され、Ｓｉx Ｇｅ1-x 領域２７８
の上部にはＧｅを１％ほど含むＳｉＯ2 膜（以下ＧｅＳ
ｉＯ2 膜という）８１が形成されている。ＧｅＳｉＯ2
膜８１とＳｉx Ｇｅ1-x 領域２７８の界面近傍のＳｉx
Ｇｅ1-x領域のＧｅの組成は、界面より離れた部分より
高く、たとえばＳｉ0.8 Ｇｅ0.2となり、界面より離れ
た部分はＳｉ0.9 Ｇｅ0.1 である。そしてこのＧｅＳｉ
Ｏ2 膜８１の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ膜等
による層間絶縁膜８が形成され、この層間絶縁膜８およ
びＧｅＳｉＯ2 膜８１を貫通して形成されたコンタクト
ホールにＷ等のコンタクト金属２４８，２４９が埋め込
まれ、このコンタクト金属を介して、ソース金属電極２
１８およびドレイン金属電極２２８が形成されている。
またｎ+ ソース領域２１６およびｎ+ ドレイン領域２２
６の間のチャンネル領域２０３の上部にはゲート酸化膜
２０４を介して、ポリシリコン等のゲート電極２０５が
形成されている。
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図６においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形
成された、素子分離用の酸化膜４等により周辺を囲ま
れ、その内部を活性領域（デバイス領域）としている。
図６はその活性領域の近傍の断面を示す図である。この
活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレイン
領域２２６が、その底部を埋め込み酸化膜２０２に接す
るように深く形成されている。ｎ+ ソース領域２１６お
よびｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ
1-x 領域２７８が形成され、Ｓｉx Ｇｅ1-x 領域２７８
の上部にはＧｅを１％ほど含むＳｉＯ2 膜（以下ＧｅＳ
ｉＯ2 膜という）８１が形成されている。ＧｅＳｉＯ2
膜８１とＳｉx Ｇｅ1-x 領域２７８の界面近傍のＳｉx
Ｇｅ1-x領域のＧｅの組成は、界面より離れた部分より
高く、たとえばＳｉ0.8 Ｇｅ0.2となり、界面より離れ
た部分はＳｉ0.9 Ｇｅ0.1 である。そしてこのＧｅＳｉ
Ｏ2 膜８１の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ膜等
による層間絶縁膜８が形成され、この層間絶縁膜８およ
びＧｅＳｉＯ2 膜８１を貫通して形成されたコンタクト
ホールにＷ等のコンタクト金属２４８，２４９が埋め込
まれ、このコンタクト金属を介して、ソース金属電極２
１８およびドレイン金属電極２２８が形成されている。
またｎ+ ソース領域２１６およびｎ+ ドレイン領域２２
６の間のチャンネル領域２０３の上部にはゲート酸化膜
２０４を介して、ポリシリコン等のゲート電極２０５が
形成されている。
【００５２】図６に示した本発明の第３の実施の形態に
おいては、ＧｅＳｉＯ2 膜８１との界面近傍のＳｉx Ｇ
ｅ1-x 領域２７８のＧｅの組成のみが高くなっており、
ゲート酸化膜の信頼性を劣化させることなく、高濃度の
Ｇｅを有するＳｉx Ｇｅ1-x領域２７８を形成すること
ができる。しかもこのＳｉx Ｇｅ1-x 領域２７８は再拡
散によるＧｅ濃度のゆっくりした傾きを界面部に持つた
めに界面部の格子歪によるストレスが分散され、高濃度
でもクラック等の結晶欠陥が生じることがない。また高
濃度層はシリサイドの他、配線材料（例えばＡｌ）との
コンタクト部において特にｐ+ 化したときのコンタクト
抵抗を低くするのに役立つ。これはＳｉx Ｇｅ1-x にお
いてＳｉの組成ｘが小さい程、すなわちＧｅの組成が大
きい程価電子帯のバンド端Ｅv が真空のエネルギーレベ
ルに近づくために一般にシリサイド、又は配線材とのシ
ョットキー障壁が小さくなるためである。
おいては、ＧｅＳｉＯ2 膜８１との界面近傍のＳｉx Ｇ
ｅ1-x 領域２７８のＧｅの組成のみが高くなっており、
ゲート酸化膜の信頼性を劣化させることなく、高濃度の
Ｇｅを有するＳｉx Ｇｅ1-x領域２７８を形成すること
ができる。しかもこのＳｉx Ｇｅ1-x 領域２７８は再拡
散によるＧｅ濃度のゆっくりした傾きを界面部に持つた
めに界面部の格子歪によるストレスが分散され、高濃度
でもクラック等の結晶欠陥が生じることがない。また高
濃度層はシリサイドの他、配線材料（例えばＡｌ）との
コンタクト部において特にｐ+ 化したときのコンタクト
抵抗を低くするのに役立つ。これはＳｉx Ｇｅ1-x にお
いてＳｉの組成ｘが小さい程、すなわちＧｅの組成が大
きい程価電子帯のバンド端Ｅv が真空のエネルギーレベ
ルに近づくために一般にシリサイド、又は配線材とのシ
ョットキー障壁が小さくなるためである。
【００５３】本発明の第３の実施の形態のヘテロＳＯＩ
・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【００５４】（ａ）ＳＩＭＯＸ法又はＳＤＢ法等を用い
て前述の各実施の形態と同様にｐ型（１００）基板に埋
め込み酸化膜２０２を介してＳＯＩ膜２０３を形成す
る。
て前述の各実施の形態と同様にｐ型（１００）基板に埋
め込み酸化膜２０２を介してＳＯＩ膜２０３を形成す
る。
【００５５】（ｂ）次に、図７（ａ）に示すようにＬＯ
ＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を
形成し、隣接する素子間を電気的に分離する。図７
（ａ）はＬＯＣＯＳ法による分離の場合である。その
後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、そ
の表面に、リンドープのポリシリコン２０５を０．３μ
ｍの厚さでＬＰＣＶＤ法等のＣＶＤ技術により形成し、
リソグラフィーおよびＲＩＥ技術により図７（ａ）に示
すようにゲート長０．５μｍのポリシリコンゲート電極
２０５をゲート酸化膜２０４の上に形成する。その後、
厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電
極２０５の上部に形成する。
ＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を
形成し、隣接する素子間を電気的に分離する。図７
（ａ）はＬＯＣＯＳ法による分離の場合である。その
後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、そ
の表面に、リンドープのポリシリコン２０５を０．３μ
ｍの厚さでＬＰＣＶＤ法等のＣＶＤ技術により形成し、
リソグラフィーおよびＲＩＥ技術により図７（ａ）に示
すようにゲート長０．５μｍのポリシリコンゲート電極
２０５をゲート酸化膜２０４の上に形成する。その後、
厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電
極２０５の上部に形成する。
【００５６】（ｃ）次にＧｅをＶac＝３０ｋＶ、ドーズ
量Φ＝１×１０16ｃｍ-2で、ＰをＶac＝２０ｋＶ、ドー
ズ量Φ＝３×１０15ｃｍ-2でイオン注入し、その後８０
０℃、３０分熱処理してｎ+ ソース領域２１６、ｎ+ ド
レイン領域２２６を形成する。またこのときｎ+ ソース
領域２１６、ｎ+ ドレイン領域２２６の内部に、ピーク
濃度としてＧｅを１０％含有するＳｉx Ｇｅ1-x 領域
（Ｓｉ0.9 Ｇｅ0.1 領域）２７７が形成される。次にＳ
ｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全
面エッチバックを行うことにより図７（ａ）に示すよう
に側壁窒化膜７３を形成する。
量Φ＝１×１０16ｃｍ-2で、ＰをＶac＝２０ｋＶ、ドー
ズ量Φ＝３×１０15ｃｍ-2でイオン注入し、その後８０
０℃、３０分熱処理してｎ+ ソース領域２１６、ｎ+ ド
レイン領域２２６を形成する。またこのときｎ+ ソース
領域２１６、ｎ+ ドレイン領域２２６の内部に、ピーク
濃度としてＧｅを１０％含有するＳｉx Ｇｅ1-x 領域
（Ｓｉ0.9 Ｇｅ0.1 領域）２７７が形成される。次にＳ
ｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全
面エッチバックを行うことにより図７（ａ）に示すよう
に側壁窒化膜７３を形成する。
【００５７】（ｄ）次にこのウェハを乾燥酸素中で８０
０℃、１時間の熱処理をする。この際Ｓｉ0.9 Ｇｅ0.1
領域２７７上にはＧｅを１％程度含むＳｉＯ2 膜８１が
形成され、それに接して界面部でＳｉ0.8 Ｇｅ0.2 とな
るＳｉx Ｇｅ1-x 領域２７８が形成される。これは図８
に示すようにＳｉ0.9 Ｇｅ0.1 領域２７７の表面を酸化
するに従い、Ｓｉ0.9 Ｇｅ0.1 領域２７７の表面側のＧ
ｅが内方拡散し、酸化が進行するに従い、ＧｅＳｉＯ2
膜８１とＳｉx Ｇｅ1-x 領域との界面のＧｅの濃度が相
対的に増大するためである。
０℃、１時間の熱処理をする。この際Ｓｉ0.9 Ｇｅ0.1
領域２７７上にはＧｅを１％程度含むＳｉＯ2 膜８１が
形成され、それに接して界面部でＳｉ0.8 Ｇｅ0.2 とな
るＳｉx Ｇｅ1-x 領域２７８が形成される。これは図８
に示すようにＳｉ0.9 Ｇｅ0.1 領域２７７の表面を酸化
するに従い、Ｓｉ0.9 Ｇｅ0.1 領域２７７の表面側のＧ
ｅが内方拡散し、酸化が進行するに従い、ＧｅＳｉＯ2
膜８１とＳｉx Ｇｅ1-x 領域との界面のＧｅの濃度が相
対的に増大するためである。
【００５８】この後、ＣＶＤ法等により、例えば０．５
μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成す
る。次に、レジスト膜を堆積し、フォトリソグラフィー
法によりパターニングした後、ＲＩＥ技術により酸化膜
８をエッチングしコンタクトホールの開口を行う。さら
に酸化膜８のエッチングに引き続きこのコンタクトホー
ルの内部に選択ＣＶＤ等により、Ｗ等のコンタクト金属
２４８，２４９を埋め込み、図６に示すように、Ａｌ，
Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタラ
イゼーション工程によりソース金属電極２１８、ドレイ
ン金属電極２２８を形成し、本発明の第３の実施の形態
のＳＯＩ・ＭＯＳＦＥＴが完成する。
μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成す
る。次に、レジスト膜を堆積し、フォトリソグラフィー
法によりパターニングした後、ＲＩＥ技術により酸化膜
８をエッチングしコンタクトホールの開口を行う。さら
に酸化膜８のエッチングに引き続きこのコンタクトホー
ルの内部に選択ＣＶＤ等により、Ｗ等のコンタクト金属
２４８，２４９を埋め込み、図６に示すように、Ａｌ，
Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタラ
イゼーション工程によりソース金属電極２１８、ドレイ
ン金属電極２２８を形成し、本発明の第３の実施の形態
のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００５９】本発明の第３の実施の形態は、その効果が
保持される範囲で変形可能である。以上の説明は側壁窒
化膜７３を形成していたが、これを形成しない状態で酸
化してもよい。また酸化は乾燥酸素中で行っているが、
水蒸気酸化を用いてもよいし、高圧酸化でもよく、ま
た、Ａｒ，Ｎ2 などで希釈した酸素雰囲気中で行っても
よい。また図６の構造はその酸化によるＧｅＳｉＯ2 膜
８１をＳｉx Ｇｅ1-x 領域２７８の表面に残置している
が、ＨＦ処理により除去してからＣＶＤ酸化膜８を堆積
してもよい。又、Ｇｅのイオン注入のかわりにＳｎをイ
オン注入してもよく、ＧｅとＳｎとを同時にイオン注入
してもよい。
保持される範囲で変形可能である。以上の説明は側壁窒
化膜７３を形成していたが、これを形成しない状態で酸
化してもよい。また酸化は乾燥酸素中で行っているが、
水蒸気酸化を用いてもよいし、高圧酸化でもよく、ま
た、Ａｒ，Ｎ2 などで希釈した酸素雰囲気中で行っても
よい。また図６の構造はその酸化によるＧｅＳｉＯ2 膜
８１をＳｉx Ｇｅ1-x 領域２７８の表面に残置している
が、ＨＦ処理により除去してからＣＶＤ酸化膜８を堆積
してもよい。又、Ｇｅのイオン注入のかわりにＳｎをイ
オン注入してもよく、ＧｅとＳｎとを同時にイオン注入
してもよい。
【００６０】図９は本発明の第４の実施の形態に係るＳ
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図９においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形
成された、素子分離用の酸化膜４等により周辺を囲ま
れ、その内部を活性領域（デバイス領域）としている。
図９はその活性領域の近傍の断面を示す図である。この
活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレイン
領域２２６が、その底部を埋め込み酸化膜２０２に接す
るように深く形成されている。ｎ+ ソース領域２１６お
よびｎ+ ドレイン領域２２６の内部には、本発明の第３
の実施の形態とは異なり比較的浅いＳｉx Ｇｅ1-x 領域
２７８が形成され、Ｓｉx Ｇｅ1-x 領域２７８の上部に
はＧｅを１％程度含むＧｅＳｉＯ2 膜８１が形成されて
いる（本発明の第３の実施の形態では図６に示すよう
に、Ｓｉx Ｇｅ1-x 領域２７８はほぼ、埋め込み酸化膜
２０２に達する程度に深く形成されている）。ＧｅＳｉ
Ｏ2 膜８１とＳｉx Ｇｅ1-x 領域２７８の界面近傍のＳ
ｉx Ｇｅ1-x 領域のＧｅの組成は、界面より離れた部分
より高く、たとえばＳｉ0. 8 Ｇｅ0.2 となり、界面より
離れた部分はＳｉ0.9 Ｇｅ0.1 である。そしてこのＧｅ
ＳｉＯ2 膜８１の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ
膜等による層間絶縁膜８が形成され、この層間絶縁膜８
およびＧｅＳｉＯ2 膜８１を貫通して形成されたコンタ
クトホールにＷ等のコンタクト金属２４８，２４９が埋
め込まれ、このコンタクト金属を介して、ソース金属電
極２１８およびドレイン金属電極２２８が形成されてい
る。またｎ+ ソース領域２１６およびｎ+ ドレイン領域
２２６の間のチャンネル領域２０３の上部にはゲート酸
化膜２０４を介して、ポリシリコン等のゲート電極２０
５が形成されている。
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図９においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形
成された、素子分離用の酸化膜４等により周辺を囲ま
れ、その内部を活性領域（デバイス領域）としている。
図９はその活性領域の近傍の断面を示す図である。この
活性領域に、ｎ+ ソース領域２１６およびｎ+ ドレイン
領域２２６が、その底部を埋め込み酸化膜２０２に接す
るように深く形成されている。ｎ+ ソース領域２１６お
よびｎ+ ドレイン領域２２６の内部には、本発明の第３
の実施の形態とは異なり比較的浅いＳｉx Ｇｅ1-x 領域
２７８が形成され、Ｓｉx Ｇｅ1-x 領域２７８の上部に
はＧｅを１％程度含むＧｅＳｉＯ2 膜８１が形成されて
いる（本発明の第３の実施の形態では図６に示すよう
に、Ｓｉx Ｇｅ1-x 領域２７８はほぼ、埋め込み酸化膜
２０２に達する程度に深く形成されている）。ＧｅＳｉ
Ｏ2 膜８１とＳｉx Ｇｅ1-x 領域２７８の界面近傍のＳ
ｉx Ｇｅ1-x 領域のＧｅの組成は、界面より離れた部分
より高く、たとえばＳｉ0. 8 Ｇｅ0.2 となり、界面より
離れた部分はＳｉ0.9 Ｇｅ0.1 である。そしてこのＧｅ
ＳｉＯ2 膜８１の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ
膜等による層間絶縁膜８が形成され、この層間絶縁膜８
およびＧｅＳｉＯ2 膜８１を貫通して形成されたコンタ
クトホールにＷ等のコンタクト金属２４８，２４９が埋
め込まれ、このコンタクト金属を介して、ソース金属電
極２１８およびドレイン金属電極２２８が形成されてい
る。またｎ+ ソース領域２１６およびｎ+ ドレイン領域
２２６の間のチャンネル領域２０３の上部にはゲート酸
化膜２０４を介して、ポリシリコン等のゲート電極２０
５が形成されている。
【００６１】図９に示した本発明の第４の実施の形態に
おいては、ＧｅＳｉＯ2 層８１との界面近傍のＳｉx Ｇ
ｅ1-x 領域２７８のＧｅの組成のみが高くなっており、
ゲート酸化膜の信頼性を劣化させることなく、高濃度の
Ｇｅを有するＳｉx Ｇｅ1-x領域２７８を形成すること
ができる。しかもこのＳｉx Ｇｅ1-x 領域２７８は再拡
散によるＧｅ濃度のゆっくりした傾きを界面部に持つた
めに界面部の格子歪によるストレスが分散され、高濃度
でもクラック等の結晶欠陥が生じることがない。また万
が一結晶欠陥が発生した場合においても、Ｓｉx Ｇｅ
1-x 領域２７８がｎ+ 領域２１６，２２６で完全に囲ま
れているので結晶欠陥に起因するリーク電流がＭＯＳＦ
ＥＴの動作に影響を及ぼさない。またこの高濃度層はシ
リサイドの他、配線材料（例えばＡｌ）とのコンタクト
部において特にｐ+ 化したときのコンタクト抵抗を低く
するのに役立つ。これはＳｉx Ｇｅ1-x においてＧｅの
組成が大きい程価電子帯のバンド端Ｅv が真空のエネル
ギーレベルに近づくために一般にシリサイド、又は配線
材とのショットキー障壁が小さくなるためである。
おいては、ＧｅＳｉＯ2 層８１との界面近傍のＳｉx Ｇ
ｅ1-x 領域２７８のＧｅの組成のみが高くなっており、
ゲート酸化膜の信頼性を劣化させることなく、高濃度の
Ｇｅを有するＳｉx Ｇｅ1-x領域２７８を形成すること
ができる。しかもこのＳｉx Ｇｅ1-x 領域２７８は再拡
散によるＧｅ濃度のゆっくりした傾きを界面部に持つた
めに界面部の格子歪によるストレスが分散され、高濃度
でもクラック等の結晶欠陥が生じることがない。また万
が一結晶欠陥が発生した場合においても、Ｓｉx Ｇｅ
1-x 領域２７８がｎ+ 領域２１６，２２６で完全に囲ま
れているので結晶欠陥に起因するリーク電流がＭＯＳＦ
ＥＴの動作に影響を及ぼさない。またこの高濃度層はシ
リサイドの他、配線材料（例えばＡｌ）とのコンタクト
部において特にｐ+ 化したときのコンタクト抵抗を低く
するのに役立つ。これはＳｉx Ｇｅ1-x においてＧｅの
組成が大きい程価電子帯のバンド端Ｅv が真空のエネル
ギーレベルに近づくために一般にシリサイド、又は配線
材とのショットキー障壁が小さくなるためである。
【００６２】本発明の第４の実施の形態のヘテロＳＯＩ
・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【００６３】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて
前述の各実施の形態と同様にｐ型（１００）基板に埋め
込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。
前述の各実施の形態と同様にｐ型（１００）基板に埋め
込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。
【００６４】（ｂ）次に、図１０（ａ）に示すようにＬ
ＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４
を形成し、隣接する素子間を電気的に分離する。図１０
（ａ）はＬＯＣＯＳ法による酸化膜４を示している。そ
の後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、
その表面に、リンドープのポリシリコン２０５を０．３
μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフ
ィーおよびＲＩＥ技術により図１０（ａ）に示すように
ゲート長０．５μｍのポリシリコンゲート電極２０５を
ゲート酸化膜２０４の上に形成する。
ＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４
を形成し、隣接する素子間を電気的に分離する。図１０
（ａ）はＬＯＣＯＳ法による酸化膜４を示している。そ
の後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、
その表面に、リンドープのポリシリコン２０５を０．３
μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフ
ィーおよびＲＩＥ技術により図１０（ａ）に示すように
ゲート長０．５μｍのポリシリコンゲート電極２０５を
ゲート酸化膜２０４の上に形成する。
【００６５】（ｃ）次にＰをＶac＝２０ｋＶ、ドーズ量
Φ＝３×１０15ｃｍ-2でイオン注入し、その後熱処理し
てｎ+ ソース領域２１５、ｎ+ ドレイン領域２２６を形
成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、Ｒ
ＩＥ等により全面エッチバックを行うことにより側壁窒
化膜７３を形成する。次に素子分離酸化膜８、側壁窒化
膜７３、ポリシリコンゲート電極２０５の上の後酸化膜
７をマスクとして、図１０（ａ）に示すようにｎ+ ソー
ス領域２１６、ｎ+ ドレイン領域２２６の上部に浅いＵ
溝を形成する。このＵ溝のエッチングはＣＦ4 とＯ2 の
混合ガス、ＳＦ6 と酸素又は水素との混合ガス、ＣＣｌ
4 ，ＰＣｌ3 あるいはＳｉＣｌ4 等を用いたＲＩＥによ
り５０ｎｍ程度堀り込む。なお、工程の簡略化のために
は、このＵ溝のエッチング工程は省略することも可能で
ある。又光励起エッチングや、ガスエッチング、あるい
はＨＦ／ＨＮＯ3 系のエッチャントでスライトエッチを
行ってＵ溝を形成してもよい。
Φ＝３×１０15ｃｍ-2でイオン注入し、その後熱処理し
てｎ+ ソース領域２１５、ｎ+ ドレイン領域２２６を形
成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、Ｒ
ＩＥ等により全面エッチバックを行うことにより側壁窒
化膜７３を形成する。次に素子分離酸化膜８、側壁窒化
膜７３、ポリシリコンゲート電極２０５の上の後酸化膜
７をマスクとして、図１０（ａ）に示すようにｎ+ ソー
ス領域２１６、ｎ+ ドレイン領域２２６の上部に浅いＵ
溝を形成する。このＵ溝のエッチングはＣＦ4 とＯ2 の
混合ガス、ＳＦ6 と酸素又は水素との混合ガス、ＣＣｌ
4 ，ＰＣｌ3 あるいはＳｉＣｌ4 等を用いたＲＩＥによ
り５０ｎｍ程度堀り込む。なお、工程の簡略化のために
は、このＵ溝のエッチング工程は省略することも可能で
ある。又光励起エッチングや、ガスエッチング、あるい
はＨＦ／ＨＮＯ3 系のエッチャントでスライトエッチを
行ってＵ溝を形成してもよい。
【００６６】（ｄ）次に図１０（ｂ）に示すように５５
０℃でＳｉＨ4 とＧｅＨ4 との混合雰囲気を用いた選択
的なＣＶＤ堆積を５０ｎｍの厚さで行うことにより、ｎ
+ ドレイン領域２２６の上部に形成されたＵ溝の内部を
Ｓｉ0.9 Ｇｅ0.1 膜１１２で埋め込む。完全に埋め込ま
ないで、Ｕ溝形成前のＳＯＩ膜の表面より高くなって
も、あるいは低くなってもよい。
０℃でＳｉＨ4 とＧｅＨ4 との混合雰囲気を用いた選択
的なＣＶＤ堆積を５０ｎｍの厚さで行うことにより、ｎ
+ ドレイン領域２２６の上部に形成されたＵ溝の内部を
Ｓｉ0.9 Ｇｅ0.1 膜１１２で埋め込む。完全に埋め込ま
ないで、Ｕ溝形成前のＳＯＩ膜の表面より高くなって
も、あるいは低くなってもよい。
【００６７】（ｅ）次にこのウェハを乾燥酸素中で８０
０℃〜８５０℃で、３０分〜１時間の熱処理をする。こ
の際Ｓｉ0.9 Ｇｅ0.1 領域２２７上にはＧｅを１％程度
含むＳｉＯ2 膜８１が形成され、それに接して界面部で
Ｓｉ0.8 Ｇｅ0.2 となるＳｉx Ｇｅ1-x 領域２７８が形
成される。これは本発明の第３の実施の形態の場合と同
様に、図８に示すようにＳｉ0.9 Ｇｅ0.1 領域２７７の
表面を酸化するに従い、Ｓｉ0.9 Ｇｅ0.1 領域２７７の
表面側のＧｅが内方拡散し、酸化が進行するに従い、Ｇ
ｅＳｉＯ2 膜８１とＳｉx Ｇｅ1-x 領域との界面のＧｅ
の濃度が相対的に増加するためである。
０℃〜８５０℃で、３０分〜１時間の熱処理をする。こ
の際Ｓｉ0.9 Ｇｅ0.1 領域２２７上にはＧｅを１％程度
含むＳｉＯ2 膜８１が形成され、それに接して界面部で
Ｓｉ0.8 Ｇｅ0.2 となるＳｉx Ｇｅ1-x 領域２７８が形
成される。これは本発明の第３の実施の形態の場合と同
様に、図８に示すようにＳｉ0.9 Ｇｅ0.1 領域２７７の
表面を酸化するに従い、Ｓｉ0.9 Ｇｅ0.1 領域２７７の
表面側のＧｅが内方拡散し、酸化が進行するに従い、Ｇ
ｅＳｉＯ2 膜８１とＳｉx Ｇｅ1-x 領域との界面のＧｅ
の濃度が相対的に増加するためである。
【００６８】（ｆ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用のＳｉＯ2 ，ＰＳＧ，
ＢＰＳＧ等の酸化膜８を全面に形成する。次に、レジス
ト膜を堆積し、フォトリソグラフィー法によりパターニ
ングした後、ＲＩＥ技術により酸化膜をエッチングしコ
ンタクトホールの開口を行う。さらに酸化膜８のエッチ
ングに引き続き、このコンタクトホールの内部にＷ等の
コンタクト金属２４８，２４９を埋め込み、さらに図９
に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等
の金属を用いたメタライゼーション工程によりソース金
属電極２１８、ドレイン金属電極２２８を形成し、本発
明の第４の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成す
る。
０．５μｍの厚さで層間絶縁膜用のＳｉＯ2 ，ＰＳＧ，
ＢＰＳＧ等の酸化膜８を全面に形成する。次に、レジス
ト膜を堆積し、フォトリソグラフィー法によりパターニ
ングした後、ＲＩＥ技術により酸化膜をエッチングしコ
ンタクトホールの開口を行う。さらに酸化膜８のエッチ
ングに引き続き、このコンタクトホールの内部にＷ等の
コンタクト金属２４８，２４９を埋め込み、さらに図９
に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等
の金属を用いたメタライゼーション工程によりソース金
属電極２１８、ドレイン金属電極２２８を形成し、本発
明の第４の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成す
る。
【００６９】本発明の第４の実施の形態は、その効果が
保持される範囲で変形可能である。たとえば、図１０
（ｂ），図１０（ｃ）では側壁窒化膜７３を形成して酸
化していたが、これを形成しない状態で酸化してもよ
い。また酸化は乾燥酸素中でも、水蒸気酸化でもよい
し、Ａｒ，Ｎ2 などで希釈した乾燥雰囲気中で行っても
よい。さらに高圧酸化でもよい。また酸化後にＧｅＳｉ
Ｏ2 膜８１をＳｉx Ｇｅ1-x領域２７８上に残置してい
るが、ＨＦ処理により除去してからＣＶＤ酸化膜８を堆
積してもよい。また、Ｓｉx Ｇｅ1-x 領域２７７の選択
ＣＶＤのかわりに、Ｓｉx Ｓｎ1-x 層や、Ｓｉx （Ｐｂ
Ｓ）1-x ，Ｓｉx （ＰｂＴｅ）1-x ，Ｓｉx （ＧａＳ
ｂ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギャッ
プ半導体とＳｉとの混晶をＭＢＥ，ＡＬＥ（Atomic Lay
er Epitaxy）、又はＭＬＥ（Molecular Layer Epitaxy)
の手法等により選択的に成長してもよい。
保持される範囲で変形可能である。たとえば、図１０
（ｂ），図１０（ｃ）では側壁窒化膜７３を形成して酸
化していたが、これを形成しない状態で酸化してもよ
い。また酸化は乾燥酸素中でも、水蒸気酸化でもよい
し、Ａｒ，Ｎ2 などで希釈した乾燥雰囲気中で行っても
よい。さらに高圧酸化でもよい。また酸化後にＧｅＳｉ
Ｏ2 膜８１をＳｉx Ｇｅ1-x領域２７８上に残置してい
るが、ＨＦ処理により除去してからＣＶＤ酸化膜８を堆
積してもよい。また、Ｓｉx Ｇｅ1-x 領域２７７の選択
ＣＶＤのかわりに、Ｓｉx Ｓｎ1-x 層や、Ｓｉx （Ｐｂ
Ｓ）1-x ，Ｓｉx （ＰｂＴｅ）1-x ，Ｓｉx （ＧａＳ
ｂ）1-x ，Ｓｉx （ＩｎＳｂ）1-x 等の狭バンドギャッ
プ半導体とＳｉとの混晶をＭＢＥ，ＡＬＥ（Atomic Lay
er Epitaxy）、又はＭＬＥ（Molecular Layer Epitaxy)
の手法等により選択的に成長してもよい。
【００７０】
【発明の効果】以上述べたように本発明によれば、Ｓｉ
Ｇｅ層の表面と金属との反応による珪化物化の過程、あ
るいはＳｉＧｅ層の表面の酸化の過程においてＧｅが珪
化物膜あるいは酸化膜から外方に拡散するために、界面
におけるＧｅの相対的な濃度が高くなりソース／ドレイ
ン電極内あるいはそれに隣接した部分に局所的に高濃度
Ｇｅ（＞２０％）を含むＳｉＧｅ層を形成することがで
き、単にイオン注入で全体的に高濃度Ｇｅを有するＳｉ
Ｇｅ層を形成する場合のようにゲート酸化膜の信頼性を
劣化させることがなく、またクラック等のない良好な層
を形成することができる。このことはＳｉＳｎ層を用い
る場合も同様である。
Ｇｅ層の表面と金属との反応による珪化物化の過程、あ
るいはＳｉＧｅ層の表面の酸化の過程においてＧｅが珪
化物膜あるいは酸化膜から外方に拡散するために、界面
におけるＧｅの相対的な濃度が高くなりソース／ドレイ
ン電極内あるいはそれに隣接した部分に局所的に高濃度
Ｇｅ（＞２０％）を含むＳｉＧｅ層を形成することがで
き、単にイオン注入で全体的に高濃度Ｇｅを有するＳｉ
Ｇｅ層を形成する場合のようにゲート酸化膜の信頼性を
劣化させることがなく、またクラック等のない良好な層
を形成することができる。このことはＳｉＳｎ層を用い
る場合も同様である。
【００７１】またこの界面の局所的な高濃度層はシリサ
イドの他、配線材料（例えばＡｌ）とのコンタクト部に
おいて特にｐ+ 化したときのコンタクト抵抗低減に役立
つ。これはＳｉ1-x Ｇｅx においてＧｅの組成ｘが大き
い程Ｅv が真空のエネルギーレベルに近づくために一般
にシリサイド、又は配線材とのショットキー障壁が小さ
くなるためである。またシリサイドを用いることにより
ＭＩＳトランジスタの寄生抵抗を低減することもでき
る。
イドの他、配線材料（例えばＡｌ）とのコンタクト部に
おいて特にｐ+ 化したときのコンタクト抵抗低減に役立
つ。これはＳｉ1-x Ｇｅx においてＧｅの組成ｘが大き
い程Ｅv が真空のエネルギーレベルに近づくために一般
にシリサイド、又は配線材とのショットキー障壁が小さ
くなるためである。またシリサイドを用いることにより
ＭＩＳトランジスタの寄生抵抗を低減することもでき
る。
【００７２】本発明によれば局所的にＧｅやＳｎの高濃
度層を形成すればよいので、イオン注入によりＳｉＧｅ
層、ＳｉＳｎ層を形成する場合にはスループットが改善
され、生産性が向上する。
度層を形成すればよいので、イオン注入によりＳｉＧｅ
層、ＳｉＳｎ層を形成する場合にはスループットが改善
され、生産性が向上する。
【図１】本発明の第１の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
ＳＦＥＴの製造工程を説明するための断面図である。
【図３】熱処理（シリサイド化）前後におけるＧｅの相
対濃度の変化を示す図である。
対濃度の変化を示す図である。
【図４】本発明の第２の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図５】本発明の第２の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
ＳＦＥＴの製造工程を説明するための断面図である。
【図６】本発明の第３の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図７】本発明の第３の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
ＳＦＥＴの製造工程を説明するための断面図である。
【図８】熱処理前後におけるＧｅの相対濃度の変化を示
す図である。
す図である。
【図９】本発明の第４の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図１０】本発明の第４の実施の形態に係るＳＯＩ・Ｍ
ＯＳＦＥＴの製造工程を説明するための断面図である。
ＯＳＦＥＴの製造工程を説明するための断面図である。
【図１１】従来のＳＯＩ・ＭＯＳ・ＤＲＡＭの構造の一
例である。
例である。
【図１２】ＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴ
のドレイン耐圧を比較するための図である。
のドレイン耐圧を比較するための図である。
【図１３】ＳＯＩ・ＭＯＳＦＥＴのスイッチング時の出
力電流のオーバーシュートを説明する図である。
力電流のオーバーシュートを説明する図である。
【図１４】図１４（ａ）はＳｉx Ｇｅ1-x 領域をｎ+ ソ
ース／ドレイン領域に有するＳＯＩ・ＭＯＳＦＥＴの断
面図で、図１４（ｂ）はそのポテンシャルプロファイル
（バンドダイアグラム）である。
ース／ドレイン領域に有するＳＯＩ・ＭＯＳＦＥＴの断
面図で、図１４（ｂ）はそのポテンシャルプロファイル
（バンドダイアグラム）である。
【図１５】図１５（ａ）はＳｉx Ｇｅ1-x 領域を有する
ＦＥＴと、有しないＦＥＴとを比較する図であり、図１
５（ｂ）は両者のリーク電流を比較する図である。
ＦＥＴと、有しないＦＥＴとを比較する図であり、図１
５（ｂ）は両者のリーク電流を比較する図である。
【図１６】Ｇｅのイオン注入のドーズ量とドレイン耐圧
の改善の効果との関係を示す図である。
の改善の効果との関係を示す図である。
１ 素子形成領域（活性領域）
４ 素子分離酸化膜
７ 後酸化膜
８ 層間絶縁膜
９ Ｕ溝
４７，４８，２７７，２７８ ＳｉＧｅ層
７３ 側壁窒化膜
７４ シリサイド膜
８１ ＧｅＳｉＯ2 膜
１１２ 高融点金属
２０１ ｐ型（１００）シリコン基板
２０２ 埋め込み酸化膜
２０３ ｐ型ＳＯＩ膜
２０４ ゲート酸化膜
２０５ ゲートポリシリコン電極
２１６ ｎ+ ソース領域
２１８ ソース金属電極
２１９ Ｐの高不純物密度領域
２２６ ｎ+ ドレイン領域
２２８ ドレイン金属領域
２４８，２４９ コンタクト金属
Claims (9)
- 【請求項１】絶縁領域の上に形成された単結晶Ｓｉ膜を
素子分離領域で分離し、該素子分離領域に囲まれた素子
形成用Ｓｉ領域を形成する工程と、 該素子形成用Ｓｉ領域の表面に絶縁膜を形成する工程
と、 該絶縁膜の上にゲート電極を形成する工程と、 該ゲート電極をマスクとしてその両側の素子形成用Ｓｉ
領域中に不純物を導入し第１および第２の主電極領域を
形成する工程と、 該第１および第２の主電極領域中あるいはこれらに隣接
する部分に、Ｓｉよりも禁制帯幅の狭く、且つＳｉを含
む狭バンドギャップ領域を形成する工程と、 該狭バンドギャップ領域上に、Ｓｉと反応する高融点金
属を堆積する工程と、 熱処理によって前記狭バンドギャップ領域のＳｉと前記
高融点金属とを反応させ金属珪化物層を形成するととも
に前記金属珪化物層と前記狭バンドギャップ領域との間
に、前記狭バンドギャップ領域よりも狭い禁制帯幅を有
する領域を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項２】前記高融点金属がＣｏ，Ｎｉ，Ｐｔ，Ｆ
ｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄのいずれか、又はこれらの
２種以上からなる混合物であることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】絶縁領域の上に形成された単結晶Ｓｉ膜を
素子分離領域で分離し、該素子分離領域に囲まれた素子
形成用Ｓｉ領域を形成する工程と、 該素子形成用Ｓｉ領域の表面に絶縁膜を形成する工程
と、 該絶縁膜の上にゲート電極を形成する工程と、 このゲート電極をマスクとしてその両側の素子形成用Ｓ
ｉ領域中に不純物を導入し第１および第２の主電極領域
を形成する工程と、 該第１および第２の主電極領域中あるいはこれらに隣接
する部分に、Ｓｉよりも禁制帯幅の狭く、且つＳｉを含
む狭バンドギャップ領域を形成する工程と、 該狭バンドギャップ領域の表面を酸化し、酸化膜を形成
し、該酸化膜と前記狭バンドギャップ領域の界面に、前
記狭バンドギャップ領域よりも狭い禁制帯幅を有する領
域を形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項４】前記狭バンドギャップ領域は、前記素子形
成用Ｓｉ領域にＧｅまたはＳｎをイオン注入することに
より形成することを特徴とする請求項１乃至３いずれか
１項に記載の半導体装置の製造方法。 - 【請求項５】前記狭バンドギャップ領域は、Ｓｉx Ｇｅ
1-x 層、又はＳｉx Ｓｎ1-x 層をＣＶＤにより形成する
ことを特徴とする請求項１乃至３のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項６】絶縁領域上に形成された素子形成用Ｓｉ領
域中に設けられたチャンネル領域と、 前記素子形成用Ｓｉ領域を囲んで前記絶縁領域の他の上
部に形成された素子分離領域と、 前記チャンネル領域の上部に形成されたゲート絶縁膜
と、 該ゲート絶縁膜を介して前記チャンネル領域を流れる電
流を制御するゲート電極と、 前記素子形成用Ｓｉ領域の内部において、前記チャンネ
ル領域を挟んで、且つ前記チャンネル領域に隣接してそ
れぞれ設けられた第１および第２の主電極領域と、 該第１および第２の主電極領域中、あるいはこれらに隣
接する前記素子形成用Ｓｉ領域の内部に設けられた、Ｓ
ｉよりも禁制帯幅が狭く、且つＳｉを含む狭バンドギャ
ップ領域と、 該狭バンドギャップ領域上に設けられ、前記狭バンドギ
ャップ領域より狭い禁制帯幅を有する界面領域と、 該界面領域の上部に設けられた金属珪化物層とを備え、
前記界面領域の禁制帯幅が、前記金属珪化物層から離れ
た側から、前記金属珪化物層に近づくに従いゆっくりし
た傾きで前記狭バンドギャップ領域よりさらに狭くなる
ように変化していることを特徴とする半導体装置。 - 【請求項７】前記金属珪化物層は、Ｃｏ，Ｎｉ，Ｐｔ，
Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄのいずれかを含む珪化物
層であることを特徴とする請求項６記載の半導体装置。 - 【請求項８】絶縁領域上に形成された素子形成用Ｓｉ領
域中に設けられたチャンネル領域と、 前記素子形成用Ｓｉ領域を囲んで前記絶縁領域の他の上
部に形成された素子分離領域と、 前記チャンネル領域の上部に形成されたゲート絶縁膜
と、 該ゲート絶縁膜を介して前記チャンネル領域を流れる電
流を制御するゲート電極と、 前記素子形成用Ｓｉ領域の内部において、前記チャンネ
ル領域を挟んで、且つ前記チャンネル領域に隣接してそ
れぞれ設けられた第１および第２の主電極領域と、 該第１および第２の主電極領域中、あるいはこれらに隣
接する前記素子形成用Ｓｉ領域の内部に設けられた、Ｓ
ｉよりも禁制帯幅の狭く、且つＳｉを含む狭バンドギャ
ップ領域と、 該狭バンドギャップ領域上に設けられ、前記狭バンドギ
ャップ領域より狭い禁制帯幅を有する界面領域と、 該界面領域の上部に設けられた前記界面領域の酸化膜と
を備え、前記界面領域の禁制帯幅が、前記酸化膜から離
れた側から、前記酸化膜に近づくに従いゆっくりした傾
きで前記狭バンドギャップ領域よりさらに狭くなるよう
に変化していることを特徴とする半導体装置。 - 【請求項９】前記狭バンドギャップ領域は、Ｓｉx Ｇｅ
1-x 又はＳｉx Ｓｎ1-x であり、前記界面領域は、Ｓｉ
の組成ｙが前記狭バンドギャップ領域のＳｉの組成ｘよ
りも小さいＳｉy Ｇｅ1-y 又はＳｉy Ｓｎ1-y であるこ
とを特徴とする請求項６乃至８のいずれか１項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23728695A JP3450547B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23728695A JP3450547B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982975A JPH0982975A (ja) | 1997-03-28 |
| JP3450547B2 true JP3450547B2 (ja) | 2003-09-29 |
Family
ID=17013136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23728695A Expired - Lifetime JP3450547B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450547B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288443B2 (en) * | 2004-06-29 | 2007-10-30 | International Business Machines Corporation | Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension |
| US7067868B2 (en) * | 2004-09-29 | 2006-06-27 | Freescale Semiconductor, Inc. | Double gate device having a heterojunction source/drain and strained channel |
-
1995
- 1995-09-14 JP JP23728695A patent/JP3450547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982975A (ja) | 1997-03-28 |
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