JPH1197673A

JPH1197673A - 半導体装置

Info

Publication number: JPH1197673A
Application number: JP25244997A
Authority: JP
Inventors: Akira Nishiyama; 彰西山; Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】ゲート長が短い場合でも良好な特性を維持す
ることを可能とする。【解決手段】ｐ型の第１の半導体１１上にゲート絶縁
膜１３を介して形成されたゲート電極１４と、ゲート電
極１４の両側の領域に形成されたｎ型のソース及びドレ
イン１５とを有する半導体装置において、ソース及びド
レイン１５の少なくとも一方の少なくとも一部が第２の
半導体１６で形成され、第２の半導体１６の伝導帯端と
真空準位とのエネルギー差が第１の半導体の伝導帯端と
真空準位とのエネルギー差よりも大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に新
規な構造を有するＭＩＳ型電界効果トランジスタに関す
るものである。

【０００２】

【従来の技術】従来、ＭＩＳ型電界効果トランジスタは
スケーリング則にのっとって縮小されてきた。これは、
高集積化が得られるとともに、素子のスピード、回路の
スピードをあげることができるからである。そのため、
記憶素子の高容量化がなされ、演算素子では処理速度が
向上してきた。しかしながら、素子を微細化するに従
い、上記のメリットが必ずしも得られなくなってきてい
る。

【０００３】図１２（ａ）、（ｂ）は、それぞれ十分長
いゲート長（たとえば０．５μｍ）を持つｎチャネル電
界効果トランジスタと短いゲート長（たとえば０．１μ
ｍ）を持つｎチャネル電界効果トランジスタのオフ状態
におけるチャネル部分のバンド図を示したものである。
ここで、ソース／基板間には電圧を印加せず、ドレイン
／基板間にはＶｄの電圧を印加するものとする。

【０００４】図１２（ａ）に示すように、十分長いゲー
ト長では、基板の電位はＶｄの印加にもかかわらず０Ｖ
で変化せず、そのためにソース／基板間にはビルトイン
電位Ｖbiが形成されており、オフ状態における電流は
０．１ｐＡ／μｍ程度に押さえられている。

【０００５】ところが、短いゲート長では、ドレインか
らの空乏層がのびてソース端まで届くことにより、基板
部分のポテンシャルが下がってソース／基板間にはビル
トイン電位Ｖbiが保たれなくなってくる。この現象はＤ
ＩＢＬ（Drain Induced Barrior Lowering）と呼ばれて
おり、これが生じるとオフ状態における電流が増加し、
トランジスタのオフからオンへの遷移の急峻さをあらわ
すＳ係数が大きくなってくる。Ｓ係数が増加するとトラ
ンジスタのしきい値を十分低くすることができなくな
り、消費電力の増大や回路の発熱等、好ましくない現象
を引き起こすことになる。また、オフ状態でのリーク電
流が大きくなるため、ＤＲＡＭではリテンションの時間
が極度に減少する。図１３は、ゲート長Ｌｇに対するＳ
係数をプロットしたものであるが（ｎｃｈ、Ｖd ＝３．
５Ｖとしている。）、明らかにＬｇが短くなるにつれて
Ｓ係数が増大してきている。

【０００６】ＤＩＢＬを抑えるには、一般に基板の濃度
を増加することが効果的である。しかしながら、これは
オン状態で基板に形成されるチャネル部でのキャリアの
走行速度を落とすことにつながり、トレードオフの関係
にある。また、基板濃度を高くしすぎることは、ドレイ
ン／基板間のｐｎ接合部での電界を大きくすることにな
り、ダイレクトトンネルによるリーク電流を誘起するこ
とになって、やはり好ましくない。

【０００７】基板の深い部分のみ濃度を高くし、ＤＩＢ
Ｌを抑制しながらチャネルが形成される表層部の不純物
濃度を薄くすることにより、キャリアの走行速度を高く
保つという構造（retrograde well構造）も提案されて
いる。しかしながら、ゲート長が０．１μｍ程度以下で
は、チャネル部に非常に急峻なプロファイルが要求され
ることから、通常のイオン注入を用いることが困難にな
ってきている。また、イオン注入直後に急峻なプロファ
イルを実現できたとしても、その後の熱処理を十分低温
化しなければ急峻なプロファイルを保つことができない
という問題が残る。また、このような構造を用いても、
上述したドレイン／基板間のｐｎ接合部におけるダイレ
クトトンネルによるリーク電流の問題は同様に生じる。

【０００８】

【発明が解決しようとする課題】以上述べたように、ゲ
ート長が０．１μｍ程度まで短くなってくるとＤＩＢＬ
が生じるため、オフ状態における電流が増加し、トラン
ジスタのオフからオンへの遷移の急峻さをあらわすＳ係
数が大きくなり、消費電力が増大する等の問題が生じ
る。また、ＤＩＢＬを抑えるために基板の濃度を増加さ
せると、チャネル部でのキャリアの走行速度が低下する
とともに、ドレイン／基板間のｐｎ接合部での電界が大
きくなってダイレクトトンネルによるリーク電流が増大
するという問題が生じる。また、retrograde well構造
についても、ゲート長が０．１μｍ程度になってくると
通常のイオン注入によってチャネル部の急峻なプロファ
イルを形成することが困難であり、またドレイン／基板
間のｐｎ接合部でのダイレクトトンネルによるリーク電
流の問題についてはやはり回避できない。

【０００９】本発明は上記従来の問題に対してなされた
ものであり、ゲート長が短い場合においても良好な特性
を維持することが可能な半導体装置を提供することを目
的としている。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
は、ｐ型の第１の半導体上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極の両端部に対応し
て形成されたｎ型のソース及びドレインとを有する半導
体装置において、前記ソース及びドレインの少なくとも
一方の少なくとも一部が第２の半導体で形成され、この
第２の半導体の伝導帯端と真空準位とのエネルギー差が
前記第１の半導体の伝導帯端と真空準位とのエネルギー
差よりも大きいことを特徴とする。

【００１１】また、本発明に係る半導体装置は、ｎ型の
第１の半導体上にゲート絶縁膜を介して形成されたゲー
ト電極と、このゲート電極の両端部に対応して形成され
たｐ型のソース及びドレインとを有する半導体装置にお
いて、前記ソース及びドレインの少なくとも一方の少な
くとも一部が第２の半導体で形成され、この第２の半導
体の価電子帯端と真空準位とのエネルギー差が前記第１
の半導体の価電子帯端と真空準位とのエネルギー差より
も小さいことを特徴とする。

【００１２】すなわち、本発明に係る半導体装置は、ソ
ース及びドレインの少なくとも一方（特にソース領域）
の半導体（第２の半導体）のバンドギャップを基板の半
導体（第１の半導体）のバンドギャップよりも狭くした
ものである。

【００１３】バンドギャップの狭い半導体をソース・ド
レインに配した場合のｎ型の電界効果トランジスタのオ
フ状態のバンド図を図１に示す。図１（ａ）及び（ｂ）
は、ソース及びドレインからの空乏層幅Ｗｓ及びＷｄの
合計に対して、それぞれゲート長Ｌが長い場合（Ｌ＞Ｗ
ｓ＋Ｗｄ）及び短い場合（Ｌ＜Ｗｓ＋Ｗｄ）を示してい
る。

【００１４】空乏層の幅Ｗは、ソース・ドレイン間に印
加される電圧をＶｄとすると、Ｗ＝（２ε（Ｖbi＋Ｖｄ）／ｑＮa ）^1/2 （１）と一般に表すことができる。ここで、ε及びＮa はそれ
ぞれ基板部の誘電率及び不純物濃度であり、Ｖbiはビル
トインポテンシャルである。図１（ａ）に示すように、
第１及び第２の半導体の伝導帯端の間に不連続ΔＥｃを
生じさせることにより、ビルトインポテンシャルを実効
的にＶbi−ΔＥｃとすることができる。したがって、Ｗ
ｓ及びＷｄを減少させることができ、より小さなＬにつ
いてもＤＩＢＬを抑制することができる。

【００１５】また、図１（ｂ）のようにＬ＜Ｗｓ＋Ｗｄ
の場合にも、伝導帯端の不連続ΔＥｃが存在することに
より、ソースから流れ込む電子の量を大幅に減少させる
ことができるため、ＤＩＢＬはやはり抑制される。

【００１６】なお、以上述べてきたことは、第１及び第
２の半導体の価電子帯端の間に不連続ΔＥｖが存在する
場合、ｐ型の電界効果トランジスタについても同様に当
てはまる。

【００１７】以上のように、本発明によれば、ゲート長
が０．１μｍ程度まで短くなった場合にもＤＩＢＬを抑
制することができ、オフ状態における電流の増加、トラ
ンジスタのオフからオンへの遷移の急峻さをあらわすＳ
係数の増大を抑制することができる。また、ＤＩＢＬを
抑制するために基板濃度を増加させる必要がないため、
基板濃度を増加させたときに生じる問題、すなわちチャ
ネル部でのキャリアの走行速度の低下や、ドレイン／基
板間のｐｎ接合部での電界増加によるダイレクトトンネ
ルに起因するリーク電流の増大を抑えることができる。

【００１８】前記発明において、ソース及びドレインの
少なくとも一方の半導体とソース及びドレイン間の半導
体との少なくともゲート電極端近傍のｐｎ接合界面（ソ
ース及びドレインの少なくとも一方の半導体とチャネル
部の半導体のｐｎ接合界面）が、第１の半導体と第２の
半導体との界面と一致しているか又は第２の半導体側に
あることが好ましい。このような構成により、第１及び
第２の半導体間に伝導帯端或いは価電子帯端の不連続が
有効に形成され、上記の効果を有効に生じさせることが
できる。

【００１９】また、第２の半導体はソース・ドレイン全
域に設けてもよいが、ソース・ドレインのｐｎ接合近傍
にのみ設けてもよい。バンドギャップが狭い半導体材料
をソース・ドレインに用いた場合、少数キャリアが増加
して拡散による電流が増加することになるが、第２の半
導体をソース・ドレインのｐｎ接合近傍にのみ設けた場
合には、接合面積を小さくすることができ、ｐｎ接合に
おける逆方向電流を効果的に減少させることができる。

【００２０】また、ｐ型の第１の半導体にｎ型反転層が
形成されたとき（強反転が生じたとき）のフェルミ準位
と伝導帯端とのエネルギー差が、第１の半導体の伝導帯
端と第２の半導体の伝導帯端の不連続に基づくエネルギ
ー差よりも大きいことが好ましい。このようにすれば、
トランジスタがオン状態になったとき、ソースからチャ
ネルに流れ込む電子量の減少を抑えることができ、ドレ
イン電流が減少することを防止することができる。同様
に、ｎ型の第１の半導体にｐ型反転層が形成されたとき
（強反転が生じたとき）のフェルミ準位と価電子帯端と
のエネルギー差が、第１の半導体の価電子帯端と第２の
半導体の価電子帯端の不連続に基づくエネルギー差より
も大きいことが好ましい。

【００２１】なお、第２の半導体のバンドギャップを第
１の半導体のバンドギャップよりも狭くするためには、
例えば以下のようにする。

【００２２】（Ａ）第１の半導体と第２の半導体とを同
一の半導体材料を主成分として構成し、第２の半導体が
第１の半導体に対して格子が広がる方向に歪んでいるよ
うに構成する。代表的には、第１及び第２の半導体の構
成材料にシリコンを用い、ソース・ドレインの少なくと
も一部或いはその近傍の領域上に、第２の半導体の格子
定数を大きくするような歪みを与える層を設ける。

【００２３】（Ｂ）第１の半導体の主成分となる半導体
材料と該半導体材料と同属の１又は２以上の半導体材料
との化合物を第２の半導体の主成分とする。代表的に
は、第１の半導体としてシリコンを用い、ソース・ドレ
インの少なくとも一部或いはその近傍にシリコン以外の
４属の元素を導入（イオン注入や拡散を用いる）してシ
リコンとの化合物を形成し、これを第２の半導体とす
る。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。

【００２５】図２は、本発明の実施形態に係るＭＩＳ型
電界効果トランジスタの第１の構成例についてその断面
構造を示したものである。

【００２６】ｐ型Ｓｉ（１００）からなるＳｉ基板１１
に素子分離絶縁膜となる埋め込みＳｉＯ₂膜１２が形成
されており、この埋め込みＳｉＯ₂膜１２に囲まれたＳ
ｉ基板１１の表面にはゲート絶縁膜となる熱ＳｉＯ₂膜
１３が形成されている。このゲート絶縁膜１３には、Ｓ
ｉＮやＳｉＯＮ、或いはこれらよりも誘電率が高いＴｉ
Ｏ₂、Ｔａ₂Ｏ₅、Ｂａ（Ｓｒ）ＴｉＯ₃等を用いても
よい。ゲート絶縁膜１３上にはゲート電極である多結晶
Ｓｉ膜１４が形成されているが、このゲート電極には金
属、金属シリサイド或いはそれらの積層膜を用いてもよ
い。

【００２７】ゲート電極１３を挟んでソース・ドレイン
用のｎ⁺拡散層１５が形成されていおり、このｎ⁺拡散
層１５が形成されている領域全体は、基板シリコン１１
よりもバンドギャップが狭い半導体層１６によって形成
されている。例えばこの半導体層１６は、tensile な方
向に歪みを受けたＳｉやＳｉＳｎ等によって形成されて
いる。半導体層１６と基板Ｓｉ１１との界面は、ｐ型Ｓ
ｉ基板１１とソース・ドレイン用のｎ⁺拡散層１５との
ｐｎ接合の界面と一致するか、或いはｐｎ接合の界面よ
りも基板１１側に入り込んでいる必要がある。そうでな
い場合には、図１（ａ）に示したような伝導帯や価電子
帯の不連続が生じず、先に述べたような効果が期待でき
ないからである。

【００２８】なお、基板１１上部には層間絶縁膜１７が
形成されており、この層間絶縁膜１７に設けた接続孔を
介してソース・ドレイン拡散層１５に配線１８が接続さ
れている。

【００２９】図３に、図２に示したような構造のｎ型ト
ランジスタがオン状態になったときのチャネル表層部の
バンド図を示す。

【００３０】チャネルがｎ型に強反転したときのフェル
ミ準位をＥｆとした場合、基板シリコン１１の伝導帯端
と半導体層１６の伝導帯端の不連続に基づくエネルギー
差ΔＥｃと、基板シリコン１１の伝導帯端Ｅｃと上記フ
ェルミ準位Ｅｆとのエネルギー差Ｅｃ−Ｅｆは、 ΔＥｃ＜Ｅｃ−Ｅｆ（２）であることが好ましい。そうでない場合には、トランジ
スタがオン状態になったとき、ΔＥｃによりソースから
チャネルに流れ込む電子量が減り、ドレイン電流が小さ
くなってしまうからである。

【００３１】なお、ｐ型トランジスタの場合には、チャ
ネルがｎ型に強反転したときのフェルミ準位をＥｆとし
た場合、基板シリコンの価電子帯端と半導体層の価電子
帯端の不連続に基づくエネルギー差ΔＥｖと、基板シリ
コンの価電子帯端Ｅｃと上記フェルミ準位Ｅｆとのエネ
ルギー差Ｅｖ−Ｅｆは、 ΔＥｖ＜Ｅｆ−Ｅｖ（３）という条件を満たすことが好ましいということになる。

【００３２】図４は、本発明の実施形態に係るＭＩＳ型
電界効果トランジスタの第２の構成例についてその断面
構造を示したものである。

【００３３】図２に示した第１の構成例では、半導体層
１６がソース・ドレイン１５全域に設けてあったが、本
例では半導体層１６をソース・ドレイン１５のｐｎ接合
近傍にのみ設けている。その他の構成は図２に示した第
１の構成例と同様であるため、詳細な説明は省略する。

【００３４】本例のように半導体層１６をソース・ドレ
イン１５のｐｎ接合近傍にのみ形成した場合には、ｐｎ
接合における逆方向電流を減少させるという利点があ
る。バンドギャップが狭い半導体材料をソース・ドレイ
ンに用いた場合、少数キャリアが増加して拡散による電
流が増加することになるが、本例のように接合面積を小
さくすることでその増加を押さえることができる。さら
に本願発明者らの詳細な検討によると、図４に示したよ
うにＷとＬを設定した場合、Ｗ exp（−ΔＥｇ／ｋＴ）<<Ｌ（４）という条件においては逆方向のリーク電流は全く増加し
ないことがわかっている。ここで、ΔＥｇはバンドギャ
ップの変化量、ｋはボルツマン定数、Ｔは温度である。

【００３５】図５は、本発明のＭＩＳ型電界効果トラン
ジスタによるＤＩＢＬの改善の一例について示したもの
である（ｎ型トランジスタ、Ｖｄ＝３．５Ｖ）。ゲート
長Ｌｇが短くなったときのＳ係数の急激な上昇が、従来
例（Reference ）に比べて抑制されていることがわか
る。

【００３６】以下、図２に示したような基本構造を有す
るＭＩＳ型電界効果トランジスタを作製するためのいく
つかの製造方法例について、図６乃至図８を参照して説
明する。

【００３７】図６は、本発明に係る第１の製造方法例を
示したものである。

【００３８】まず、ｐ型Ｓｉ（１００）基板３１に素子
分離絶縁膜となる埋め込みＳｉＯ₂膜３２を形成する。
その後、ゲート絶縁膜となるＳｉＯ₂膜３３を熱酸化等
により厚さ４ｎｍ形成し、続いて多結晶Ｓｉ膜３４（リ
ンを１×１０²¹ｃｍ^-3ドープしたもの）を２００ｎｍ、
ＣＶＤＳｉＯ₂膜３５を１００ｎｍ堆積し、これらをＲ
ＩＥによって加工してゲート電極を形成する（図６
（ａ））。

【００３９】次に、ＳｉＯ₂により１０ｎｍのゲート側
壁膜３６を形成した後、ｎ型のＳｉ膜３７（Ａｓ或いは
Ｐを１×１０²⁰ｃｍ^-3程度ドープしたもの）をＳｉ基板
３１上にのみ選択的にＣＶＤ法により堆積する（図６
（ｂ））。

【００４０】次に、シリサイド化したときにＳｉと類似
した結晶構造でわずかに格子定数がＳｉの格子定数より
も大きくなる金属（例えばＭｎやＲｕ）を堆積する。続
いて、７００℃の短時間アニールを行ってシリサイド層
３８（ＭｎＳｉ₂やＲｕ₂Ｓｉ₃）を形成し、硫酸と過
酸化水素水、塩酸と過酸化水素水、或いはアンモニア水
と過酸化水素水を含む溶液中で処理することにより未反
応の金属を除去する。その結果、Ｓｉ層３７上にのみシ
リサイド層３８が残る構造が形成される（図６
（ｃ））。

【００４１】以上の工程によれば、Ｓｉはシリサイドか
ら格子が広がる方向に歪みを受けることになり、図２に
示すような基本構造を有するＭＩＳ型電界効果トランジ
スタを作製することができる。なお、シリサイド層の厚
さを１００ｎｍ、Ｓｉ層の厚さを２０ｎｍとした場合、
歪みによるΔＥｃ及びΔＥｖの値はそれぞれ０．１ｅＶ
及び０ｅＶであった。

【００４２】図７は、本発明に係る第２の製造方法例を
示したものである。なお、図６に示した第１の製造方法
例の構成要素と実質的に同一或いは対応する構成要素に
は同一番号を付している。

【００４３】まず、図６に示した第１の製造方法例の工
程（ａ）と同様にして、素子分離絶縁膜３２、ゲート絶
縁膜３３、ゲート電極３４等を形成する（図７
（ａ））。

【００４４】次に、ＳｉＯ₂により１０ｎｍのゲート側
壁膜３６を形成した後、ｎ型のＳｉ膜３７（Ａｓ或いは
Ｐを１×１０²⁰ｃｍ^-3程度ドープしたもの）をＳｉ基板
３１上にのみ選択的にＣＶＤ法により５０ｎｍ堆積する
（図７（ｂ））。

【００４５】次に、ＧｅやＳｎなどの４属元素でかつＳ
ｉよりも原子半径の大きな元素をイオン注入によりＳｉ
層３７中に導入し、８００℃程度の熱処理を行うことに
より、ＳｉＧｅ、ＳｉＳｎ、ＳｉＧｅＣ、ＳｉＧｅＳ
ｎ、ＳｉＳｎＣ等の半導体層３９を形成する。このと
き、先に述べたように、ＧｅやＳｎのプロファイルがソ
ース・ドレインのｐｎ接合と一致する或いはｐｎ接合よ
りも基板側に入っているようにする。なお、ＳｉＧｅ、
ＳｉＳｎ、ＳｉＧｅＳｎ、ＳｉＧｅＣ、ＳｉＳｎＣ等の
選択成長によりソース・ドレイン層を形成しても良い
（図７（ｃ））。

【００４６】以上の工程により、ソース・ドレイン層の
格子定数は基板シリコンの格子定数よりも大きくなり、
図２に示すような基本構造を有するＭＩＳ型電界効果ト
ランジスタ作製することができる。

【００４７】図８は、本発明に係る第３の製造方法例を
示したものである。なお、図６に示した第１の製造方法
例の構成要素と実質的に同一或いは対応する構成要素に
は同一番号を付している。

【００４８】まず、図６に示した第１の製造方法例の工
程（ａ）と同様にして、素子分離絶縁膜３２、ゲート絶
縁膜３３、ゲート電極３４等を形成する（図８
（ａ））。

【００４９】次に、ＳｉＯ₂により１０ｎｍのゲート側
壁膜３６を形成した後、イオン注入や拡散技術によりｎ
型のソース・ドレイン４０を形成する。なお、先に述べ
た第１及び第２の製造方法例と同様に、ｎ型のＳｉ膜を
Ｓｉ基板上にのみ選択的に堆積する工程を採用してもよ
い（図８（ｂ））。

【００５０】次に、希フッ酸を含む溶液中での処理によ
ってソース・ドレイン表面の自然酸化膜を除去した後、
ＣａＳｒＦ₂のようなＳｉ上に結晶成長しかつＳｉより
もわずかに格子定数が大きい絶縁物からなる膜４１を全
面に１μｍ堆積する。このときに基板温度を６００℃程
度にして行うことが好ましい。続いて、絶縁膜４１に接
続孔を形成し、この接続孔を介してソース・ドレインに
接続される配線４２を形成する（図８（ｃ））。

【００５１】以上の工程により、ソース・ドレイン領域
のＳｉ層には格子が広がる方向に歪みが形成され、図２
に示すような基本構造を有するＭＩＳ型電界効果トラン
ジスタを作製することができる。

【００５２】次に、図４に示したような基本構造を有す
るＭＩＳ型電界効果トランジスタを作製するためのいく
つかの製造方法例について、図９及び図１０を参照して
説明する。

【００５３】図９は、本発明に係る第４の製造方法例を
示したものである。なお、図６に示した第１の製造方法
例の構成要素と実質的に同一或いは対応する構成要素に
は同一番号を付している。

【００５４】まず、図６に示した第１の製造方法例にお
ける工程（ａ）と同様にして、素子分離絶縁膜３２、ゲ
ート絶縁膜３３、ゲート電極３４等を形成する。ただし
本例では、ゲート電極となる多結晶Ｓｉ膜３４及びその
上のＳｉＯ₂膜３５の膜厚を、例えば５００ｎｍ及び２
００ｎｍと厚くしておく（図９（ａ））。

【００５５】次に、イオン注入や拡散技術によりｎ型の
ソース・ドレイン４０を形成する。続いて、ＣａＳｒＦ
₂のようなＳｉ上に結晶成長しかつＳｉよりもわずかに
格子定数が大きい絶縁物からなる膜４３を厚さ１００ｎ
ｍ程度全面に堆積する（図９（ｂ））。

【００５６】次に、ＲＩＥによりＣａＳｒＦ₂からなる
絶縁膜４３を側壁にのみ残るように加工する。このＣａ
ＳｒＦ₂の堆積前には、第３の製造方法例で述べたよう
に、希フッ酸を含む溶液中で処理することにより、予め
ソース・ドレイン表面の自然酸化膜を除去することが好
ましい。また、堆積の際には基板温度を６００℃程度に
することが好ましい。その後、層間絶縁膜４４を堆積し
てこれに接続孔を形成し、この接続孔を介してソース・
ドレインに接続される配線４２を形成する（図９
（ｃ））。

【００５７】以上の工程により、側壁絶縁膜４３が形成
されている領域に対応して、ソース・ドレイン４０のチ
ャネルに近い部分のみに対して格子を広げる方向に歪み
が入り、図４に示すような基本構造を有するＭＩＳ型電
界効果トランジスタ作製することができる。

【００５８】図１０は、本発明に係る第５の製造方法例
を示したものである。なお、図６に示した第１の製造方
法例の構成要素と実質的に同一或いは対応する構成要素
には同一番号を付している。

【００５９】まず、図６に示した第１の製造方法例にお
ける工程（ａ）と同様にして、素子分離絶縁膜３２、ゲ
ート絶縁膜３３、ゲート電極３４等を形成する（図１０
（ａ））。

【００６０】次に、ＳｉＯ₂により１０ｎｍのゲート側
壁膜３６を形成した後、イオン注入等によりｎ型のソー
ス・ドレイン４０を形成する。その後、全面にＳｉＮ膜
のようなＳｉＯ₂膜に対してエッチングの選択比がとれ
る膜４５を１００ｎｍ堆積し、ＣＭＰ等によりゲート部
上に形成されているＳｉＮ膜４５を除去する（図１０
（ｂ））。

【００６１】次に、ゲート側壁のＳｉＯ₂膜３６を希フ
ッ酸処理により除去し、続いてゲート側壁膜３６の除去
された領域にＧｅやＳｎ等の４属の元素をイオン注入す
る。さらに、８００℃程度の熱処理をすることにより、
チャネルの両側のイオン注入された領域にのみ選択的に
ＳｉＧｅ、ＳｉＳｎ、ＳｉＧｅＣ、ＳｉＧｅＳｎ、Ｓｉ
ＳｎＣ等の半導体層を形成できる。なお、この際に、イ
オン注入のエネルギーを適当に選定することにより、半
導体層の位置を表面よりも少し深い部分に形成すること
ができる。この場合には、チャネルのすぐ横の部分にバ
ンドの不連続が生じていないため、先に述べたトランジ
スタのオン状態での電流劣化の問題は、式（２）、
（３）が満たされない条件においても生じない（図１０
（ｃ））。

【００６２】以上の工程により、ゲート側壁膜３６の除
去された領域に対応した領域にのみ選択的に、Ｓｉより
も格子定数が大きい半導体層が形成され、図４に示すよ
うな基本構造を有するＭＩＳ型電界効果トランジスタ作
製することができる。

【００６３】図１１は、本発明をＳＯＩ（Silicon on I
nsulator）構造のＭＩＳ型電界効果トランジスタに適用
したときの製造方法例を示したものである。なお、以下
に示す方法以外にも、例えば上記第１〜第５の製造方法
例で示した工程をそのままＳＯＩ構造に適用することも
可能である。

【００６４】まず、Ｓｉ（１００）基板５１上にＣａＦ
₂からなる絶縁膜５２、ｎ型ＳＯＩ膜５３（１００ｎｍ
程度）を順次形成する。続いて、公知の方法により、素
子分離用のＳｉＯ₂膜５４、ゲート絶縁膜５５、ゲート
電極５６を形成する（図１１（ａ））。

【００６５】次に、ゲート電極５６をマスクとして、Ｓ
ＯＩ膜５３を貫通するようにしてＳｒイオンをＣａＦ₂
膜５２にイオン注入（加速電圧１５０ｋｅＶ、ドーズ量
１×１０¹⁷ｃｍ^-2）する。その後、熱処理を行うことに
より、ＣａＦ₂膜５２の一部をＣａＳｒＦ₂膜５７に変
化させ、同時に格子が広がる方向の歪みをその上のＳＯ
Ｉ層５３に自己整合的に導入する。もちろん、このＳｒ
のイオン注入をゲート端のみに限定すれば、図４に示す
ように、ソース・ドレインのうちチャネルに近い部分の
み選択的に、格子を広げる方向に歪みが形成される構造
にすることも可能である（図１１（ｂ））。

【００６６】次に、ゲート電極５６をマスクとしてＢイ
オンをイオン注入し、ＳＯＩ層にソース・ドレイン５８
を形成する（図１１（ｂ））。

【００６７】なお、以上説明した各実施形態はソース・
ドレイン両方の半導体層のバンドギャップを狭める構造
に関するものであったが、上記各実施形態で説明ような
構成や方法をソース・ドレインのいずれか一方にのみに
対して適用することも可能である。また、本発明はｎチ
ャネルトランジスタのみならずｐチャネルトランジスタ
に対しても同様に適用可能である。

【００６８】その他、本発明はその趣旨を逸脱しない範
囲内において種々変形して実施可能である。

【００６９】

【発明の効果】本発明によれば、ゲート長が０．１μｍ
程度まで短くなった場合にもＤＩＢＬを抑制することが
でき、オフ状態における電流の増加やＳ係数の増大を抑
制することができる。また、ＤＩＢＬを抑制するために
基板濃度を増加させる必要がないため、基板濃度を増加
させたときに生じる問題、すなわちチャネル部でのキャ
リアの走行速度の低下や、ドレインのｐｎ接合部での電
界増加によるダイレクトトンネルに起因するリーク電流
の増大を抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタのオフ状態におけるチャネル部分のバンド図。

【図２】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第１の構成例についてその断面構造を示した
図。

【図３】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタのオン状態におけるチャネル部分のバンド図。

【図４】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第２の構成例についてその断面構造を示した
図。

【図５】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタについて、ゲート長に対するＳ係数の変化を従
来技術と対比して示した図。

【図６】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第１の製造方法例について示した工程断面
図。

【図７】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第２の製造方法例について示した工程断面
図。

【図８】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第３の製造方法例について示した工程断面
図。

【図９】本発明の実施形態に係るＭＩＳ型電界効果トラ
ンジスタの第４の製造方法例について示した工程断面
図。

【図１０】本発明の実施形態に係るＭＩＳ型電界効果ト
ランジスタの第５の製造方法例について示した工程断面
図。

【図１１】本発明をＳＯＩ構造のＭＩＳ型電界効果トラ
ンジスタに適用したときの製造方法例を示した工程断面
図。

【図１２】従来技術に係るＭＩＳ型電界効果トランジス
タのオフ状態におけるチャネル部分のバンド図。

【図１３】従来技術に係るＭＩＳ型電界効果トランジス
タについてゲート長に対するＳ係数の変化を示した図。

【符号の説明】

１１…シリコン基板（第１の半導体）１２…素子分離絶縁膜１３…ゲート絶縁膜１４…ゲート電極１５…ソース・ドレイン拡散層１６…半導体層（第２の半導体）１７…層間絶縁膜１８…配線

Claims

【特許請求の範囲】

【請求項１】ｐ型の第１の半導体上にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極の両端
部に対応して形成されたｎ型のソース及びドレインとを
有する半導体装置において、前記ソース及びドレインの
少なくとも一方の少なくとも一部が第２の半導体で形成
され、この第２の半導体の伝導帯端と真空準位とのエネ
ルギー差が前記第１の半導体の伝導帯端と真空準位との
エネルギー差よりも大きいことを特徴とする半導体装
置。
【請求項２】ｎ型の第１の半導体上にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極の両端
部に対応して形成されたｐ型のソース及びドレインとを
有する半導体装置において、前記ソース及びドレインの
少なくとも一方の少なくとも一部が第２の半導体で形成
され、この第２の半導体の価電子帯端と真空準位とのエ
ネルギー差が前記第１の半導体の価電子帯端と真空準位
とのエネルギー差よりも小さいことを特徴とする半導体
装置。
【請求項３】前記ソース及びドレインの少なくとも一
方の半導体と前記ソース及びドレイン間の半導体との少
なくともゲート電極端近傍のｐｎ接合界面が、前記第１
の半導体と第２の半導体との界面と一致しているか又は
第２の半導体側にあることを特徴とする請求項１又は２
に記載の半導体装置。
【請求項４】前記第１の半導体と第２の半導体とは同
一の半導体材料を主成分としており、前記第２の半導体
は前記第１の半導体に対して格子が広がる方向に歪んで
いることを特徴とする請求項１又は２に記載の半導体装
置。
【請求項５】前記第２の半導体は前記第１の半導体の
主成分となる半導体材料と該半導体材料と同属の１又は
２以上の半導体材料との化合物を主成分としていること
を特徴とする請求項１又は２に記載の半導体装置。
【請求項６】前記ｐ型の第１の半導体にｎ型反転層が
形成されたときのフェルミ準位と伝導帯端とのエネルギ
ー差が、前記第１の半導体の伝導帯端と第２の半導体の
伝導帯端の不連続に基づくエネルギー差よりも大きいこ
とを特徴とする請求項１に記載の半導体装置。
【請求項７】前記ｎ型の第１の半導体にｐ型反転層が
形成されたときのフェルミ準位と価電子帯端とのエネル
ギー差が、前記第１の半導体の価電子帯端と第２の半導
体の価電子帯端の不連続に基づくエネルギー差よりも大
きいことを特徴とする請求項２に記載の半導体装置。