JPH1117172A - 電界効果型半導体装置、電界効果トランジスタおよびその製造方法 - Google Patents
電界効果型半導体装置、電界効果トランジスタおよびその製造方法Info
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- JPH1117172A JPH1117172A JP16360097A JP16360097A JPH1117172A JP H1117172 A JPH1117172 A JP H1117172A JP 16360097 A JP16360097 A JP 16360097A JP 16360097 A JP16360097 A JP 16360097A JP H1117172 A JPH1117172 A JP H1117172A
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Abstract
(57)【要約】
【課題】 短チャネル効果を抑制することが可能でかつ
精度良く作製することができる電界効果トランジスタお
よびその製造方法を提供することである。 【解決手段】 ｐ型シリコン基板１の表面に所定間隔を
隔ててｎ+ 層からなるソース領域４およびドレイン領域
５が形成されている。ソース領域４とドレイン領域５と
の間におけるシリコン基板１の領域がチャネル領域７と
なる。チャネル領域７上にゲート酸化膜２およびゲート
電極３が順に形成されている。ソース領域４とチャネル
領域７との間およびドレイン領域５とチャネル領域７と
の間にそれぞれトンネル酸化膜６ａ，６ｂが挿入されて
いる。トンネル酸化膜６ａ，６ｂによりソース領域４お
よびドレイン領域５の端部で電圧降下が発生し、ドレイ
ン領域５の端部で電界の急激な増加が抑制される。
精度良く作製することができる電界効果トランジスタお
よびその製造方法を提供することである。 【解決手段】 ｐ型シリコン基板１の表面に所定間隔を
隔ててｎ+ 層からなるソース領域４およびドレイン領域
５が形成されている。ソース領域４とドレイン領域５と
の間におけるシリコン基板１の領域がチャネル領域７と
なる。チャネル領域７上にゲート酸化膜２およびゲート
電極３が順に形成されている。ソース領域４とチャネル
領域７との間およびドレイン領域５とチャネル領域７と
の間にそれぞれトンネル酸化膜６ａ，６ｂが挿入されて
いる。トンネル酸化膜６ａ，６ｂによりソース領域４お
よびドレイン領域５の端部で電圧降下が発生し、ドレイ
ン領域５の端部で電界の急激な増加が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型半導体
装置、電界効果トランジスタおよびその製造方法に関す
る。
装置、電界効果トランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】近年、ＬＳＩ（大規模集積回路）の高集
積化および高速化のために素子の微細化が急速に図られ
ている。素子の微細化の際に良好な素子性能および回路
性能を実現するための方法として、素子寸法およびそれ
に関係するパラメータを適正に縮小または増加させる比
例縮小則（スケーリングルール）が提案されている。
積化および高速化のために素子の微細化が急速に図られ
ている。素子の微細化の際に良好な素子性能および回路
性能を実現するための方法として、素子寸法およびそれ
に関係するパラメータを適正に縮小または増加させる比
例縮小則（スケーリングルール）が提案されている。
【０００３】しかし、実際には、すべてのパラメータを
この比例縮小則に沿うように変化させることは困難であ
る。特に、電源電圧は、周辺回路における電源電圧の要
請により素子寸法に比例して低減することができない。
そのため、電源電圧を一定のままで素子寸法を縮小する
ことになり、比例縮小則から外れることになる。
この比例縮小則に沿うように変化させることは困難であ
る。特に、電源電圧は、周辺回路における電源電圧の要
請により素子寸法に比例して低減することができない。
そのため、電源電圧を一定のままで素子寸法を縮小する
ことになり、比例縮小則から外れることになる。
【０００４】その結果、金属−酸化膜−半導体電界効果
トランジスタ（以下、ＭＯＳトランジスタと呼ぶ。）等
の電界効果型半導体装置では、素子の微細化に伴ってホ
ットキャリアによる素子特性の変動やゲート酸化膜の絶
縁破壊を引き起こす短チャネル効果が発生する。
トランジスタ（以下、ＭＯＳトランジスタと呼ぶ。）等
の電界効果型半導体装置では、素子の微細化に伴ってホ
ットキャリアによる素子特性の変動やゲート酸化膜の絶
縁破壊を引き起こす短チャネル効果が発生する。
【０００５】このような短チャネル効果を抑制するため
に、ＬＤＤ（Lightly Doped Drain）構造が用いられて
いる。図１６はＬＤＤ構造を有する従来のＭＯＳトラン
ジスタの構造を示す模式的断面図である。
に、ＬＤＤ（Lightly Doped Drain）構造が用いられて
いる。図１６はＬＤＤ構造を有する従来のＭＯＳトラン
ジスタの構造を示す模式的断面図である。
【０００６】図１６において、ｐ型シリコン基板３１の
表面に所定間隔を隔ててｎ+ 層からなるソース領域３４
およびドレイン領域３５が形成されている。ソース領域
３４とドレイン領域３５との間におけるシリコン基板３
１の領域がチャネル領域３７となる。チャネル領域３７
上にはゲート酸化膜３２を介してゲート電極３３が形成
されている。ゲート電極３３の両側面にはそれぞれ絶縁
膜３８ａ，３８ｂが形成されている。
表面に所定間隔を隔ててｎ+ 層からなるソース領域３４
およびドレイン領域３５が形成されている。ソース領域
３４とドレイン領域３５との間におけるシリコン基板３
１の領域がチャネル領域３７となる。チャネル領域３７
上にはゲート酸化膜３２を介してゲート電極３３が形成
されている。ゲート電極３３の両側面にはそれぞれ絶縁
膜３８ａ，３８ｂが形成されている。
【０００７】ソース領域３４の端部およびドレイン領域
３５の端部には、チャネル方向に向かって広がる不純物
濃度の低いｎ- 層３６ａ，３６ｂがそれぞれ形成されて
いる。
３５の端部には、チャネル方向に向かって広がる不純物
濃度の低いｎ- 層３６ａ，３６ｂがそれぞれ形成されて
いる。
【０００８】図１６のＭＯＳトランジスタにおいては、
ドレイン領域３５とソース領域３４との間にドレイン電
圧を印加した際に、比較的抵抗値の高いｎ- 層３６ａ，
３６ｂによりドレイン領域３５の端部近傍で生じる電界
の急激な増加が抑制される。それにより、ＭＯＳトラン
ジスタの高耐圧化およびホットキャリアの抑制が実現さ
れる。
ドレイン領域３５とソース領域３４との間にドレイン電
圧を印加した際に、比較的抵抗値の高いｎ- 層３６ａ，
３６ｂによりドレイン領域３５の端部近傍で生じる電界
の急激な増加が抑制される。それにより、ＭＯＳトラン
ジスタの高耐圧化およびホットキャリアの抑制が実現さ
れる。
【０００９】
【発明が解決しようとする課題】しかしながら、ＬＤＤ
構造を有する従来のＭＯＳトランジスタにおいては、ｎ
- 層３６ａ，３６ｂを精度良く形成することが困難であ
る。ｎ- 層３６ａ，３６ｂ間の距離がばらつくと、チャ
ネル抵抗が変化する。それにより、ＭＯＳトランジスタ
の特性がばらつくという問題がある。
構造を有する従来のＭＯＳトランジスタにおいては、ｎ
- 層３６ａ，３６ｂを精度良く形成することが困難であ
る。ｎ- 層３６ａ，３６ｂ間の距離がばらつくと、チャ
ネル抵抗が変化する。それにより、ＭＯＳトランジスタ
の特性がばらつくという問題がある。
【００１０】本発明の目的は、短チャネル効果を抑制す
ることが可能でかつ精度良く作製することができる電界
効果型半導体装置を提供することである。
ることが可能でかつ精度良く作製することができる電界
効果型半導体装置を提供することである。
【００１１】本発明の他の目的は、短チャネル効果を抑
制することが可能でかつ精度良く作製することができる
電界効果トランジスタおよびその製造方法を提供するこ
とである。
制することが可能でかつ精度良く作製することができる
電界効果トランジスタおよびその製造方法を提供するこ
とである。
【００１２】
【課題を解決するための手段および発明の効果】第１の
発明に係る電界効果型半導体装置は、ソース領域とドレ
イン領域との間にチャネル領域が設けられ、ソース領域
とチャネル領域との間およびドレイン領域およびチャネ
ル領域との間にそれぞれトンネル絶縁膜が挿入されたも
のである。
発明に係る電界効果型半導体装置は、ソース領域とドレ
イン領域との間にチャネル領域が設けられ、ソース領域
とチャネル領域との間およびドレイン領域およびチャネ
ル領域との間にそれぞれトンネル絶縁膜が挿入されたも
のである。
【００１３】本発明に係る電界効果型半導体装置におい
ては、ドレイン領域とソース領域との間にドレイン電圧
を印加した際に、ソース領域とチャネル領域との間に挿
入されたトンネル絶縁膜およびドレイン領域とチャネル
領域との間に挿入されたトンネル絶縁膜によりソース領
域およびドレイン領域の端部でそれぞれ電圧降下が発生
する。それにより、ドレイン領域の端部での急激な電界
の増加が抑制される。その結果、ホットキャリアによる
素子特性の変動やゲート絶縁膜の絶縁破壊を引き起こす
短チャネル効果が抑制され、高耐圧化が図られる。
ては、ドレイン領域とソース領域との間にドレイン電圧
を印加した際に、ソース領域とチャネル領域との間に挿
入されたトンネル絶縁膜およびドレイン領域とチャネル
領域との間に挿入されたトンネル絶縁膜によりソース領
域およびドレイン領域の端部でそれぞれ電圧降下が発生
する。それにより、ドレイン領域の端部での急激な電界
の増加が抑制される。その結果、ホットキャリアによる
素子特性の変動やゲート絶縁膜の絶縁破壊を引き起こす
短チャネル効果が抑制され、高耐圧化が図られる。
【００１４】特に、チャネル長が減少するほど、ドレイ
ン電圧のうち各トンネル絶縁膜にかかる電圧の比率が増
加する。それにより、素子の微細化が進むほど、短チャ
ネル効果の抑制率が高くなる。
ン電圧のうち各トンネル絶縁膜にかかる電圧の比率が増
加する。それにより、素子の微細化が進むほど、短チャ
ネル効果の抑制率が高くなる。
【００１５】しかも、トンネル絶縁膜のチャネル方向に
おける膜厚は精度良く制御することができるので、素子
特性を容易に均一化することが可能となる。
おける膜厚は精度良く制御することができるので、素子
特性を容易に均一化することが可能となる。
【００１６】第２の発明に係る電界効果トランジスタ
は、半導体基板または半導体層のチャネル領域の両側に
それぞれ形成されたソース領域およびドレイン領域と、
チャネル領域上に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極と、ソース領域のチャネ
ル領域側の端部に設けられた第１のトンネル絶縁膜と、
ドレイン領域のチャネル領域側の端部に設けられた第２
のトンネル絶縁膜とを備えたものである。
は、半導体基板または半導体層のチャネル領域の両側に
それぞれ形成されたソース領域およびドレイン領域と、
チャネル領域上に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極と、ソース領域のチャネ
ル領域側の端部に設けられた第１のトンネル絶縁膜と、
ドレイン領域のチャネル領域側の端部に設けられた第２
のトンネル絶縁膜とを備えたものである。
【００１７】本発明に係る電界効果トランジスタにおい
ては、ドレイン領域とソース領域との間にドレイン電圧
を印加した際に、ソース領域のチャネル領域側の端部に
設けられた第１のトンネル絶縁膜およびドレイン領域の
チャネル領域側の端部に設けられた第２のトンネル絶縁
膜によりソース領域およびドレイン領域の端部でそれぞ
れ電圧降下が発生する。それにより、ドレイン領域の端
部での急激な電界の増加が抑制される。その結果、ホッ
トキャリアによる素子特性の変動やゲート絶縁膜の絶縁
破壊を引き起こす短チャネル効果が抑制され、高耐圧化
が図られる。
ては、ドレイン領域とソース領域との間にドレイン電圧
を印加した際に、ソース領域のチャネル領域側の端部に
設けられた第１のトンネル絶縁膜およびドレイン領域の
チャネル領域側の端部に設けられた第２のトンネル絶縁
膜によりソース領域およびドレイン領域の端部でそれぞ
れ電圧降下が発生する。それにより、ドレイン領域の端
部での急激な電界の増加が抑制される。その結果、ホッ
トキャリアによる素子特性の変動やゲート絶縁膜の絶縁
破壊を引き起こす短チャネル効果が抑制され、高耐圧化
が図られる。
【００１８】特に、チャネル長が減少するほど、ドレイ
ン電圧のうち第１および第２のトンネル絶縁膜にかかる
電圧の比率が増加する。それにより、素子の微細化が進
むほど、短チャネル効果の抑制率が高くなる。
ン電圧のうち第１および第２のトンネル絶縁膜にかかる
電圧の比率が増加する。それにより、素子の微細化が進
むほど、短チャネル効果の抑制率が高くなる。
【００１９】しかも、第１および第２のトンネル絶縁膜
のチャネル方向における膜厚は精度良く制御することが
できるので、素子特性を容易に均一化することが可能と
なる。
のチャネル方向における膜厚は精度良く制御することが
できるので、素子特性を容易に均一化することが可能と
なる。
【００２０】チャネル方向における第１および第２のト
ンネル絶縁膜の膜厚はそれぞれ０．５ｎｍ以上５ｎｍ以
下であることが好ましい。これにより、膜形成が可能で
かつ電子がトンネリングすることが可能となる。特に、
十分な電界緩和効果が得られ、かつ電子のトンネリング
が容易になるように、各トンネル絶縁膜の膜厚が１ｎｍ
以上４ｎｍ以下であることがより好ましく、さらに十分
な電界緩和効果が得られ、かつ電子のトンネリングが容
易になるように、各トンネル絶縁膜の膜厚が２ｎｍ以上
４ｎｍ以下であることがさらに好ましい。
ンネル絶縁膜の膜厚はそれぞれ０．５ｎｍ以上５ｎｍ以
下であることが好ましい。これにより、膜形成が可能で
かつ電子がトンネリングすることが可能となる。特に、
十分な電界緩和効果が得られ、かつ電子のトンネリング
が容易になるように、各トンネル絶縁膜の膜厚が１ｎｍ
以上４ｎｍ以下であることがより好ましく、さらに十分
な電界緩和効果が得られ、かつ電子のトンネリングが容
易になるように、各トンネル絶縁膜の膜厚が２ｎｍ以上
４ｎｍ以下であることがさらに好ましい。
【００２１】半導体基板または半導体層はシリコンから
なってもよい。この場合、シリコンからなる電界効果ト
ランジスタにおいて短チャネル効果が抑制される。ある
いは、半導体基板または半導体層が化合物半導体からな
ってもよい。この場合、化合物半導体からなる電界効果
トランジスタにおいて短チャネル効果が抑制される。
なってもよい。この場合、シリコンからなる電界効果ト
ランジスタにおいて短チャネル効果が抑制される。ある
いは、半導体基板または半導体層が化合物半導体からな
ってもよい。この場合、化合物半導体からなる電界効果
トランジスタにおいて短チャネル効果が抑制される。
【００２２】第１のトンネル絶縁膜と第２のトンネル絶
縁膜との間のチャネル領域の長さは量子力学的効果の発
生する長さであってもよい。
縁膜との間のチャネル領域の長さは量子力学的効果の発
生する長さであってもよい。
【００２３】この場合、第１および第２のトンネル絶縁
膜が構成する二重障壁により共鳴トンネル現象が発生す
る。その結果、ゲート電圧−ドレイン電流特性の立ち上
がりが急峻となり、スイッチング特性が良好となる。
膜が構成する二重障壁により共鳴トンネル現象が発生す
る。その結果、ゲート電圧−ドレイン電流特性の立ち上
がりが急峻となり、スイッチング特性が良好となる。
【００２４】また、第１および第２のトンネル絶縁膜の
各々は、複数の絶縁膜が半導体膜または絶縁膜を介して
チャネル方向に積層されてなる多層構造を有してもよ
い。この場合、十分な電界緩和効果が得られ、かつ耐圧
性が向上する。
各々は、複数の絶縁膜が半導体膜または絶縁膜を介して
チャネル方向に積層されてなる多層構造を有してもよ
い。この場合、十分な電界緩和効果が得られ、かつ耐圧
性が向上する。
【００２５】特に、第１のトンネル絶縁膜と第２のトン
ネル絶縁膜との間のチャネル領域の長さが量子力学的効
果の発生する長さである場合には、多層構造を有する第
１のトンネル絶縁膜および多層構造を有する第２のトン
ネル絶縁膜が構成する多重障壁により多重共鳴トンネル
現象が発生する。その結果、ゲート電圧−ドレイン電流
特性の立ち上がりがさらに急峻となり、スイッチング特
性がさらに良好となる。
ネル絶縁膜との間のチャネル領域の長さが量子力学的効
果の発生する長さである場合には、多層構造を有する第
１のトンネル絶縁膜および多層構造を有する第２のトン
ネル絶縁膜が構成する多重障壁により多重共鳴トンネル
現象が発生する。その結果、ゲート電圧−ドレイン電流
特性の立ち上がりがさらに急峻となり、スイッチング特
性がさらに良好となる。
【００２６】第３の発明に係る電界効果トランジスタの
製造方法は、半導体基板または半導体層上にゲート絶縁
膜およびゲート電極を順に形成する工程と、ゲート絶縁
膜の両側における半導体基板または半導体層にそれぞれ
第１および第２の凹部を形成する工程と、第１および第
２の凹部内の側面にそれぞれトンネル絶縁膜を形成する
工程と、第１および第２の凹部内にそれぞれソース領域
およびドレイン領域を形成する工程とを備えたものであ
る。
製造方法は、半導体基板または半導体層上にゲート絶縁
膜およびゲート電極を順に形成する工程と、ゲート絶縁
膜の両側における半導体基板または半導体層にそれぞれ
第１および第２の凹部を形成する工程と、第１および第
２の凹部内の側面にそれぞれトンネル絶縁膜を形成する
工程と、第１および第２の凹部内にそれぞれソース領域
およびドレイン領域を形成する工程とを備えたものであ
る。
【００２７】本発明に係る電界効果トランジスタの製造
方法においては、第１の凹部内の側面および第２の凹部
内の側面にトンネル絶縁膜がそれぞれ形成されることに
より、ソース領域のチャネル領域側の端部およびドレイ
ン領域のチャネル領域側の端部にそれぞれトンネル絶縁
膜が形成される。この場合、トンネル絶縁膜のチャネル
方向における膜厚は精度良く制御することができるの
で、素子特性を容易に均一化することが可能となる。
方法においては、第１の凹部内の側面および第２の凹部
内の側面にトンネル絶縁膜がそれぞれ形成されることに
より、ソース領域のチャネル領域側の端部およびドレイ
ン領域のチャネル領域側の端部にそれぞれトンネル絶縁
膜が形成される。この場合、トンネル絶縁膜のチャネル
方向における膜厚は精度良く制御することができるの
で、素子特性を容易に均一化することが可能となる。
【００２８】本発明に係る製造方法により製造された電
界効果トランジスタにおいては、ドレイン領域とソース
領域との間にドレイン電圧を印加した際に、ソース領域
のチャネル領域側の端部およびドレイン領域のチャネル
領域側の端部にそれぞれ設けられたトンネル絶縁膜によ
り、ソース領域およびドレイン領域の端部でそれぞれ電
圧降下が発生する。それにより、ドレイン領域の端部で
の急激な電界の増加が抑制される。その結果、ホットキ
ャリアによる素子特性の変動やゲート絶縁膜の絶縁破壊
を引き起こす短チャネル効果が抑制され、高耐圧化が図
られる。
界効果トランジスタにおいては、ドレイン領域とソース
領域との間にドレイン電圧を印加した際に、ソース領域
のチャネル領域側の端部およびドレイン領域のチャネル
領域側の端部にそれぞれ設けられたトンネル絶縁膜によ
り、ソース領域およびドレイン領域の端部でそれぞれ電
圧降下が発生する。それにより、ドレイン領域の端部で
の急激な電界の増加が抑制される。その結果、ホットキ
ャリアによる素子特性の変動やゲート絶縁膜の絶縁破壊
を引き起こす短チャネル効果が抑制され、高耐圧化が図
られる。
【００２９】特に、チャネル長が減少するほど、ドレイ
ン電圧のうち各トンネル絶縁膜にかかる電圧の比率が増
加するので、素子の微細化が進むほど、短チャネル効果
の抑制率が高くなる。
ン電圧のうち各トンネル絶縁膜にかかる電圧の比率が増
加するので、素子の微細化が進むほど、短チャネル効果
の抑制率が高くなる。
【００３０】第４の発明に係る電界効果トランジスタの
製造方法は、半導体基板または半導体層上にゲート絶縁
膜およびゲート電極を順に形成する工程と、ゲート絶縁
膜の両側における半導体基板または半導体層にそれぞれ
ソース領域およびドレイン領域を形成する工程と、ゲー
ト絶縁膜およびゲート電極の両側面に第１の材料層を形
成する工程と、半導体基板または半導体層の上面に第２
の材料層を形成する工程と、ゲート絶縁膜およびゲート
電極の両側面に形成された第１の材料層を除去する工程
と、半導体基板または半導体層上の第２の材料層をエッ
チングにより除去することにより、ゲート絶縁膜の両側
面の近傍における半導体基板または半導体層にそれぞれ
第１および第２の溝を設ける工程と、半導体基板または
半導体層に設けられた第１および第２の溝内にそれぞれ
第１および第２のトンネル絶縁膜を形成する工程とを備
えたものである。
製造方法は、半導体基板または半導体層上にゲート絶縁
膜およびゲート電極を順に形成する工程と、ゲート絶縁
膜の両側における半導体基板または半導体層にそれぞれ
ソース領域およびドレイン領域を形成する工程と、ゲー
ト絶縁膜およびゲート電極の両側面に第１の材料層を形
成する工程と、半導体基板または半導体層の上面に第２
の材料層を形成する工程と、ゲート絶縁膜およびゲート
電極の両側面に形成された第１の材料層を除去する工程
と、半導体基板または半導体層上の第２の材料層をエッ
チングにより除去することにより、ゲート絶縁膜の両側
面の近傍における半導体基板または半導体層にそれぞれ
第１および第２の溝を設ける工程と、半導体基板または
半導体層に設けられた第１および第２の溝内にそれぞれ
第１および第２のトンネル絶縁膜を形成する工程とを備
えたものである。
【００３１】本発明に係る電界効果トランジスタの製造
方法においては、半導体基板または半導体層に設けられ
た第１および第２の溝内にそれぞれ第１および第２のト
ンネル絶縁膜が形成されることにより、ソース領域のチ
ャネル領域側の端部およびドレイン領域のチャネル領域
の端部にそれぞれ第１および第２のトンネル絶縁膜が形
成される。
方法においては、半導体基板または半導体層に設けられ
た第１および第２の溝内にそれぞれ第１および第２のト
ンネル絶縁膜が形成されることにより、ソース領域のチ
ャネル領域側の端部およびドレイン領域のチャネル領域
の端部にそれぞれ第１および第２のトンネル絶縁膜が形
成される。
【００３２】この場合、第１および第２のトンネル絶縁
膜のチャネル方向における膜厚は第１および第２の溝の
幅で決まり、第１および第２の溝の幅はゲート絶縁膜お
よびゲート電極の両側面に形成される第１の材料層の膜
厚で決まる。第１の材料層の膜厚は精度良く制御するこ
とができるので、第１および第２のトンネル絶縁膜のチ
ャネル方向における膜厚も精度良く制御することができ
る。したがって、素子特性を容易に均一化することが可
能となる。
膜のチャネル方向における膜厚は第１および第２の溝の
幅で決まり、第１および第２の溝の幅はゲート絶縁膜お
よびゲート電極の両側面に形成される第１の材料層の膜
厚で決まる。第１の材料層の膜厚は精度良く制御するこ
とができるので、第１および第２のトンネル絶縁膜のチ
ャネル方向における膜厚も精度良く制御することができ
る。したがって、素子特性を容易に均一化することが可
能となる。
【００３３】本発明に係る製造方法により製造された電
界効果トランジスタにおいては、ドレイン領域とソース
領域との間にドレイン電圧を印加した際に、ソース領域
のチャネル領域側の端部およびドレイン領域のチャネル
領域側の端部にそれぞれ設けられた第１および第２のト
ンネル絶縁膜により、ソース領域およびドレイン領域の
端部でそれぞれ電圧降下が発生する。それにより、ドレ
イン領域の端部での急激な電界の増加が抑制される。そ
の結果、ホットキャリアによる素子特性の変動やゲート
絶縁膜の絶縁破壊を引き起こす短チャネル効果が抑制さ
れ、高耐圧化が図られる。
界効果トランジスタにおいては、ドレイン領域とソース
領域との間にドレイン電圧を印加した際に、ソース領域
のチャネル領域側の端部およびドレイン領域のチャネル
領域側の端部にそれぞれ設けられた第１および第２のト
ンネル絶縁膜により、ソース領域およびドレイン領域の
端部でそれぞれ電圧降下が発生する。それにより、ドレ
イン領域の端部での急激な電界の増加が抑制される。そ
の結果、ホットキャリアによる素子特性の変動やゲート
絶縁膜の絶縁破壊を引き起こす短チャネル効果が抑制さ
れ、高耐圧化が図られる。
【００３４】特に、チャネル長が減少するほど、ドレイ
ン電圧のうち第１および第２のトンネル絶縁膜にかかる
電圧の比率が増加するので、素子の微細化が進むほど、
短チャネル効果の抑制率が高くなる。
ン電圧のうち第１および第２のトンネル絶縁膜にかかる
電圧の比率が増加するので、素子の微細化が進むほど、
短チャネル効果の抑制率が高くなる。
【００３５】
【発明の実施の形態】図１は本発明の一実施例における
ＭＯＳトランジスタの構造を示す模式的断面図である。
ＭＯＳトランジスタの構造を示す模式的断面図である。
【００３６】図１において、ｐ型シリコン基板１の表面
に、所定間隔を隔ててｎ+ 層からなるソース領域４およ
びドレイン領域５が形成されている。ソース領域４とド
レイン領域５との間におけるシリコン基板１の領域がチ
ャネル領域７となる。チャネル領域７上には、ＳｉＯ2
からなるゲート酸化膜２が形成され、ゲート酸化膜２上
にゲート電極３が形成されている。
に、所定間隔を隔ててｎ+ 層からなるソース領域４およ
びドレイン領域５が形成されている。ソース領域４とド
レイン領域５との間におけるシリコン基板１の領域がチ
ャネル領域７となる。チャネル領域７上には、ＳｉＯ2
からなるゲート酸化膜２が形成され、ゲート酸化膜２上
にゲート電極３が形成されている。
【００３７】また、ソース領域４とチャネル領域７との
間にはＳｉＯ2 からなるトンネル酸化膜６ａが形成さ
れ、ドレイン領域５とチャネル領域７との間にはＳｉＯ
2 からなるトンネル酸化膜６ｂが形成されている。
間にはＳｉＯ2 からなるトンネル酸化膜６ａが形成さ
れ、ドレイン領域５とチャネル領域７との間にはＳｉＯ
2 からなるトンネル酸化膜６ｂが形成されている。
【００３８】各トンネル酸化膜６ａ，６ｂの膜厚
ｄOXS ，ｄOXD は、膜形成が可能でかつ電子がトンネル
できるように０．５ｎｍ〜５ｎｍであることが好まし
く、十分な電界緩和効果が得られ、かつ電子のトンネリ
ングが容易になるように、１ｎｍ〜４ｎｍであることが
より好ましく、さらに十分な電界緩和効果が得られ、か
つ電子のトンネリングが容易になるように、２ｎｍ〜４
ｎｍであることがさらに好ましい。
ｄOXS ，ｄOXD は、膜形成が可能でかつ電子がトンネル
できるように０．５ｎｍ〜５ｎｍであることが好まし
く、十分な電界緩和効果が得られ、かつ電子のトンネリ
ングが容易になるように、１ｎｍ〜４ｎｍであることが
より好ましく、さらに十分な電界緩和効果が得られ、か
つ電子のトンネリングが容易になるように、２ｎｍ〜４
ｎｍであることがさらに好ましい。
【００３９】ソース領域４は接地され、ドレイン領域５
にはドレイン電圧Ｖdsが印加される。また、ゲート電極
３にはゲート電圧Ｖgsが印加される。このＭＯＳトラン
ジスタにおいては、トンネル酸化膜６ａ，６ｂ間の距離
がチャネル長Ｌとなる。
にはドレイン電圧Ｖdsが印加される。また、ゲート電極
３にはゲート電圧Ｖgsが印加される。このＭＯＳトラン
ジスタにおいては、トンネル酸化膜６ａ，６ｂ間の距離
がチャネル長Ｌとなる。
【００４０】本実施例のＭＯＳトランジスタにおいて
は、ドレイン領域５とソース領域４との間にドレイン電
圧Ｖdsを印加した際に、ソース領域４およびドレイン領
域５の内側端部にそれぞれ挿入されたトンネル酸化膜６
により、ソース領域４およびドレイン領域５の端部でそ
れぞれ電圧降下が発生する。それにより、ドレイン領域
５の端部での急激な電界の増加が抑制される。その結
果、短チャネル効果が抑制され、高耐圧化が図られる。
は、ドレイン領域５とソース領域４との間にドレイン電
圧Ｖdsを印加した際に、ソース領域４およびドレイン領
域５の内側端部にそれぞれ挿入されたトンネル酸化膜６
により、ソース領域４およびドレイン領域５の端部でそ
れぞれ電圧降下が発生する。それにより、ドレイン領域
５の端部での急激な電界の増加が抑制される。その結
果、短チャネル効果が抑制され、高耐圧化が図られる。
【００４１】特に、チャネル長Ｌが減少するほど、ドレ
イン電圧Ｖdsのうちトンネル酸化膜６ａ，６ｂにかかる
電圧の比率が増加する。それにより、素子の微細化が進
むほど、短チャネル効果の抑制率が高くなる。
イン電圧Ｖdsのうちトンネル酸化膜６ａ，６ｂにかかる
電圧の比率が増加する。それにより、素子の微細化が進
むほど、短チャネル効果の抑制率が高くなる。
【００４２】さらに、後述するように、チャネル長Ｌが
量子力学的効果の出現する領域になると、２つのトンネ
ル酸化膜６ａ，６ｂが構成する二重障壁により共鳴トン
ネル現象が発生し、素子特性が変化する。
量子力学的効果の出現する領域になると、２つのトンネ
ル酸化膜６ａ，６ｂが構成する二重障壁により共鳴トン
ネル現象が発生し、素子特性が変化する。
【００４３】図２は実施例および従来例のＭＯＳトラン
ジスタにおけるチャネル方向の電界分布の計算結果を示
す図である。また、図３は実施例および従来例のＭＯＳ
トランジスタにおけるチャネル方向の電位分布の計算結
果を示す図である。さらに、図４は実施例および従来例
のＭＯＳトランジスタにおけるチャネル方向の電子濃度
分布の計算結果を示す図である。図２、図３および図４
において、（ａ）はチャネル長Ｌが１００ｎｍの場合、
（ｂ）はチャネル長Ｌが５０ｎｍの場合、（ｃ）はチャ
ネル長Ｌが１０ｎｍの場合である。
ジスタにおけるチャネル方向の電界分布の計算結果を示
す図である。また、図３は実施例および従来例のＭＯＳ
トランジスタにおけるチャネル方向の電位分布の計算結
果を示す図である。さらに、図４は実施例および従来例
のＭＯＳトランジスタにおけるチャネル方向の電子濃度
分布の計算結果を示す図である。図２、図３および図４
において、（ａ）はチャネル長Ｌが１００ｎｍの場合、
（ｂ）はチャネル長Ｌが５０ｎｍの場合、（ｃ）はチャ
ネル長Ｌが１０ｎｍの場合である。
【００４４】図２、図３および図４の横軸は、チャネル
方向におけるソース領域４からの距離を表している。こ
の計算においては、ゲート電圧Ｖgsを５．０Ｖとし、ド
レイン電圧Ｖdsを２．０Ｖとした。また、本実施例のＭ
ＯＳトランジスタにおいて、ソース領域４の端部のトン
ネル酸化膜６ａの膜厚ｄOXS およびドレイン領域５の端
部のトンネル酸化膜６ｂの膜厚ｄOXD はともに３．０ｎ
ｍとした。なお、従来例のＭＯＳトランジスタは、図１
の構造においてトンネル酸化膜６ａ，６ｂを有さないも
のである。
方向におけるソース領域４からの距離を表している。こ
の計算においては、ゲート電圧Ｖgsを５．０Ｖとし、ド
レイン電圧Ｖdsを２．０Ｖとした。また、本実施例のＭ
ＯＳトランジスタにおいて、ソース領域４の端部のトン
ネル酸化膜６ａの膜厚ｄOXS およびドレイン領域５の端
部のトンネル酸化膜６ｂの膜厚ｄOXD はともに３．０ｎ
ｍとした。なお、従来例のＭＯＳトランジスタは、図１
の構造においてトンネル酸化膜６ａ，６ｂを有さないも
のである。
【００４５】図２に示すように、実施例および従来例の
ＭＯＳトランジスタの両方において、チャネル長Ｌの減
少に伴ってチャネル内の電界分布の絶対値が増加してい
る。しかし、同一のチャネル長Ｌで両者を比較すると、
実施例のＭＯＳトランジスタでは、従来例のＭＯＳトラ
ンジスタに比べて電界の絶対値が小さく、ドレイン領域
５の端部近傍で電界の増加率が小さくなっている。この
傾向は、チャネル長Ｌが小さくなるほど顕著に表れてい
る。
ＭＯＳトランジスタの両方において、チャネル長Ｌの減
少に伴ってチャネル内の電界分布の絶対値が増加してい
る。しかし、同一のチャネル長Ｌで両者を比較すると、
実施例のＭＯＳトランジスタでは、従来例のＭＯＳトラ
ンジスタに比べて電界の絶対値が小さく、ドレイン領域
５の端部近傍で電界の増加率が小さくなっている。この
傾向は、チャネル長Ｌが小さくなるほど顕著に表れてい
る。
【００４６】次に、図３に示すように、実施例および従
来例のＭＯＳトランジスタの両方において、チャネル長
Ｌの減少に伴って電位の増加率が大きくなっている。同
一のチャネル長Ｌで両者を比較すると、従来例のＭＯＳ
トランジスタでは、ドレイン領域５の端部近傍での電位
がドレイン電圧Ｖdsと等しくなっているのに対し、実施
例のＭＯＳトランジスタでは、チャネル長Ｌが減少する
にしたがってドレイン領域５の端部近傍での電位が低下
する傾向にある。
来例のＭＯＳトランジスタの両方において、チャネル長
Ｌの減少に伴って電位の増加率が大きくなっている。同
一のチャネル長Ｌで両者を比較すると、従来例のＭＯＳ
トランジスタでは、ドレイン領域５の端部近傍での電位
がドレイン電圧Ｖdsと等しくなっているのに対し、実施
例のＭＯＳトランジスタでは、チャネル長Ｌが減少する
にしたがってドレイン領域５の端部近傍での電位が低下
する傾向にある。
【００４７】さらに、図４に示すように、従来例のＭＯ
Ｓトランジスタでは、ソース領域４の端部近傍およびド
レイン領域５の端部近傍での電子濃度がチャネル長Ｌに
依存せずそれぞれ同じになっており、濃度勾配がチャネ
ル長Ｌの減少にしたがって大きくなっている。これに対
して、本実施例のＭＯＳトランジスタでは、チャネル長
Ｌの減少に伴ってドレイン領域５の端部近傍での電子濃
度が増加している。
Ｓトランジスタでは、ソース領域４の端部近傍およびド
レイン領域５の端部近傍での電子濃度がチャネル長Ｌに
依存せずそれぞれ同じになっており、濃度勾配がチャネ
ル長Ｌの減少にしたがって大きくなっている。これに対
して、本実施例のＭＯＳトランジスタでは、チャネル長
Ｌの減少に伴ってドレイン領域５の端部近傍での電子濃
度が増加している。
【００４８】図２の結果から、チャネル長Ｌが同一の場
合、実施例のＭＯＳトランジスタでは、従来例のＭＯＳ
トランジスタに比べてドレイン領域５の端部近傍での電
界の増加率が抑制されていることがわかる。
合、実施例のＭＯＳトランジスタでは、従来例のＭＯＳ
トランジスタに比べてドレイン領域５の端部近傍での電
界の増加率が抑制されていることがわかる。
【００４９】これは、ソース領域４およびドレイン領域
５の端部にそれぞれ形成されたトンネル酸化膜６ａ，６
ｂにより電圧降下が発生し、電界が緩和されているため
であると考えられる。
５の端部にそれぞれ形成されたトンネル酸化膜６ａ，６
ｂにより電圧降下が発生し、電界が緩和されているため
であると考えられる。
【００５０】これにより、図３に示したように、実施例
のＭＯＳトランジスタでは、ソース領域４およびドレイ
ン領域５の端部にそれぞれ形成されたトンネル酸化膜６
ａ，６ｂの電圧降下分だけチャネルにかかる電圧が低下
する。
のＭＯＳトランジスタでは、ソース領域４およびドレイ
ン領域５の端部にそれぞれ形成されたトンネル酸化膜６
ａ，６ｂの電圧降下分だけチャネルにかかる電圧が低下
する。
【００５１】そして、シリコンの比誘電率が１１．７で
あり、ＳｉＯ2 の比誘電率が３．９であることを考える
と、チャネル長Ｌが減少するにしたがってトンネル酸化
膜６ａ，６ｂにかかるドレイン電圧Ｖdsの分配量の増加
によりトンネル酸化膜６ａ，６ｂの電界緩和効果が顕著
になることがわかる。
あり、ＳｉＯ2 の比誘電率が３．９であることを考える
と、チャネル長Ｌが減少するにしたがってトンネル酸化
膜６ａ，６ｂにかかるドレイン電圧Ｖdsの分配量の増加
によりトンネル酸化膜６ａ，６ｂの電界緩和効果が顕著
になることがわかる。
【００５２】その結果、図４に示したように、実施例の
ＭＯＳトランジスタでは、トンネル酸化膜６ａ，６ｂに
よるチャネル内の電界緩和効果により従来例のＭＯＳト
ランジスタと比較して電子濃度の勾配が緩やかになる。
ＭＯＳトランジスタでは、トンネル酸化膜６ａ，６ｂに
よるチャネル内の電界緩和効果により従来例のＭＯＳト
ランジスタと比較して電子濃度の勾配が緩やかになる。
【００５３】図５（ａ）は従来例のＭＯＳトランジスタ
におけるドレイン電圧Ｖdsに対するドレイン電流Ｉdsの
計算結果を示す図、図５（ｂ）は実施例のＭＯＳトラン
ジスタにおけるドレイン電圧Ｖdsに対するドレイン電流
Ｉdsの計算結果を示す図である。この計算では、ゲート
電圧Ｖgsを５．０Ｖとした。
におけるドレイン電圧Ｖdsに対するドレイン電流Ｉdsの
計算結果を示す図、図５（ｂ）は実施例のＭＯＳトラン
ジスタにおけるドレイン電圧Ｖdsに対するドレイン電流
Ｉdsの計算結果を示す図である。この計算では、ゲート
電圧Ｖgsを５．０Ｖとした。
【００５４】実施例のＭＯＳトランジスタにおいて、ソ
ース・ドレイン間を流れる電流、すなわちソース・ドレ
イン間を流れる電子はソース領域４の端部に形成された
トンネル酸化膜６ａをトンネルし、チャネル内を拡散お
よびドリフトによりドレイン領域５側に向かって流れ、
ドレイン領域５の端部に形成されたトンネル酸化膜６ｂ
をトンネルし、ドレイン領域５に流れ込む。この場合、
電子がトンネル酸化膜６ａ，６ｂをトンネルする時間
は、電子がチャネル内で拡散およびドリフトする時間と
比較して非常に短いと考えられる。そのため、実施例の
ＭＯＳトランジスタのドレイン電流Ｉdsでは、拡散電流
成分およびドリフト電流成分が支配的になるとして計算
を行った。
ース・ドレイン間を流れる電流、すなわちソース・ドレ
イン間を流れる電子はソース領域４の端部に形成された
トンネル酸化膜６ａをトンネルし、チャネル内を拡散お
よびドリフトによりドレイン領域５側に向かって流れ、
ドレイン領域５の端部に形成されたトンネル酸化膜６ｂ
をトンネルし、ドレイン領域５に流れ込む。この場合、
電子がトンネル酸化膜６ａ，６ｂをトンネルする時間
は、電子がチャネル内で拡散およびドリフトする時間と
比較して非常に短いと考えられる。そのため、実施例の
ＭＯＳトランジスタのドレイン電流Ｉdsでは、拡散電流
成分およびドリフト電流成分が支配的になるとして計算
を行った。
【００５５】図５（ａ）に示すように、従来のＭＯＳト
ランジスタでは、チャネル長Ｌの減少に伴ってドレイン
電流Ｉdsが大幅に増加している。図５（ｂ）に示すよう
に、本実施例のＭＯＳトランジスタにおいても、従来の
ＭＯＳトランジスタと同様の傾向を示すが、各ドレイン
電圧Ｖdsに対するドレイン電流Ｉdsの値は減少し、電流
の増加率も減少している。
ランジスタでは、チャネル長Ｌの減少に伴ってドレイン
電流Ｉdsが大幅に増加している。図５（ｂ）に示すよう
に、本実施例のＭＯＳトランジスタにおいても、従来の
ＭＯＳトランジスタと同様の傾向を示すが、各ドレイン
電圧Ｖdsに対するドレイン電流Ｉdsの値は減少し、電流
の増加率も減少している。
【００５６】ここで、従来例のＭＯＳトランジスタに対
する実施例のＭＯＳトランジスタの電界緩和効果を従来
例のＭＯＳトランジスタに対するＬＤＤ構造を有するＭ
ＯＳトランジスタの電界緩和効果と比較した。実施例の
ＭＯＳトランジスタにおいて、チャネル長Ｌを１００ｎ
ｍとし、各トンネル酸化膜６ａ，６ｂの膜厚を３．０ｎ
ｍとした場合、ドレイン領域５の端部近傍での電界緩和
量は従来例のＭＯＳトランジスタに対して約０．７９倍
となる。一方、ドーズ量１．０×１０14／ｃｍ 3 で作製
されたＬＤＤ構造を有するＭＯＳトランジスタでは、チ
ャネル長Ｌを１００ｎｍとした場合、ドレイン領域の端
部近傍での電界緩和量は従来のＭＯＳトランジスタに対
して約０．６２倍になる。
する実施例のＭＯＳトランジスタの電界緩和効果を従来
例のＭＯＳトランジスタに対するＬＤＤ構造を有するＭ
ＯＳトランジスタの電界緩和効果と比較した。実施例の
ＭＯＳトランジスタにおいて、チャネル長Ｌを１００ｎ
ｍとし、各トンネル酸化膜６ａ，６ｂの膜厚を３．０ｎ
ｍとした場合、ドレイン領域５の端部近傍での電界緩和
量は従来例のＭＯＳトランジスタに対して約０．７９倍
となる。一方、ドーズ量１．０×１０14／ｃｍ 3 で作製
されたＬＤＤ構造を有するＭＯＳトランジスタでは、チ
ャネル長Ｌを１００ｎｍとした場合、ドレイン領域の端
部近傍での電界緩和量は従来のＭＯＳトランジスタに対
して約０．６２倍になる。
【００５７】この結果から、チャネル長Ｌが１００ｎｍ
の場合には、実施例のＭＯＳトランジスタでは、ＬＤＤ
構造を有するＭＯＳトランジスタと比較して電界緩和量
はやや小さいが、前述のように、実施例のＭＯＳトラン
ジスタでは、チャネル長Ｌが減少するにしたがって電界
緩和量が増加するため、素子の微細化に伴ってＬＤＤ構
造を有するＭＯＳトランジスタに比べて優れた電界緩和
性能を有すると考えられる。
の場合には、実施例のＭＯＳトランジスタでは、ＬＤＤ
構造を有するＭＯＳトランジスタと比較して電界緩和量
はやや小さいが、前述のように、実施例のＭＯＳトラン
ジスタでは、チャネル長Ｌが減少するにしたがって電界
緩和量が増加するため、素子の微細化に伴ってＬＤＤ構
造を有するＭＯＳトランジスタに比べて優れた電界緩和
性能を有すると考えられる。
【００５８】次に、実施例のＭＯＳトランジスタのチャ
ネル方向のエネルギーバンドを考えると、ソース領域４
およびドレイン領域５の端部に形成されたトンネル酸化
膜６ａ，６ｂにより二重障壁構造が構成される。そのた
め、チャネル長Ｌが量子力学的効果の現れる領域（例え
ば１０ｎｍ程度）になると、２つのトンネル酸化膜６
ａ，６ｂの二重障壁による共鳴トンネル現象が生じると
考えられる。そこで、このトンネル酸化膜６ａ，６ｂの
二重障壁による共鳴トンネル現象に関する数値解析を行
った。
ネル方向のエネルギーバンドを考えると、ソース領域４
およびドレイン領域５の端部に形成されたトンネル酸化
膜６ａ，６ｂにより二重障壁構造が構成される。そのた
め、チャネル長Ｌが量子力学的効果の現れる領域（例え
ば１０ｎｍ程度）になると、２つのトンネル酸化膜６
ａ，６ｂの二重障壁による共鳴トンネル現象が生じると
考えられる。そこで、このトンネル酸化膜６ａ，６ｂの
二重障壁による共鳴トンネル現象に関する数値解析を行
った。
【００５９】図６は実施例のＭＯＳトランジスタにおけ
るドレイン電圧Ｖdsに対する透過係数特性の計算結果を
示す図である。この計算では、チャネル長Ｌを１０ｎｍ
とし、ソース領域４の端部のトンネル酸化膜６ａの膜厚
ｄOXS およびドレイン領域５の端部のトンネル酸化膜６
ｂの膜厚ｄOXD をともに３．０ｎｍとした。すなわち、
２つのトンネル酸化膜６ａ，６ｂの膜厚を対称に設定し
た。
るドレイン電圧Ｖdsに対する透過係数特性の計算結果を
示す図である。この計算では、チャネル長Ｌを１０ｎｍ
とし、ソース領域４の端部のトンネル酸化膜６ａの膜厚
ｄOXS およびドレイン領域５の端部のトンネル酸化膜６
ｂの膜厚ｄOXD をともに３．０ｎｍとした。すなわち、
２つのトンネル酸化膜６ａ，６ｂの膜厚を対称に設定し
た。
【００６０】この場合、ドレイン電圧Ｖdsを印加するこ
とにより二重障壁の非対称性が大きくなる。図６の透過
係数特性の計算結果より、共鳴トンネル現象による複数
の透過係数のピークを確認することができる。また、共
鳴時における透過係数の値は非共鳴時に比べて十数桁増
加している。この共鳴トンネル現象は、チャネル長Ｌが
非常に小さくなることにより、複数の量子準位が形成さ
れたことにより生じると考えられる。
とにより二重障壁の非対称性が大きくなる。図６の透過
係数特性の計算結果より、共鳴トンネル現象による複数
の透過係数のピークを確認することができる。また、共
鳴時における透過係数の値は非共鳴時に比べて十数桁増
加している。この共鳴トンネル現象は、チャネル長Ｌが
非常に小さくなることにより、複数の量子準位が形成さ
れたことにより生じると考えられる。
【００６１】これらの結果から、二重障壁による透過係
数特性は、２つのトンネル酸化膜６ａ，６ｂの膜厚ｄ
OXS ，ｄOXD を等しく設定してドレイン電圧Ｖdsにより
二重障壁の非対称性を増加させても、非常に鋭いピーク
を持つことがわかった。この透過係数特性のピークは、
ドレイン領域５の端部のトンネル酸化膜６ｂの膜厚ｄOX
D をソース領域４の端部のトンネル酸化膜６ａの膜厚ｄ
OXS に比べて厚くし、ドレイン電圧Ｖdsにより二重障壁
の非対称性が緩和されるような構造にすることにより、
さらに大きくすることができると考えられる。これによ
り、ゲート電圧Ｖ gs−ドレイン電流Ｉds特性（スレッシ
ホールド特性）の立ち上がりが急峻となり、スイッチン
グ特性が良好となる。
数特性は、２つのトンネル酸化膜６ａ，６ｂの膜厚ｄ
OXS ，ｄOXD を等しく設定してドレイン電圧Ｖdsにより
二重障壁の非対称性を増加させても、非常に鋭いピーク
を持つことがわかった。この透過係数特性のピークは、
ドレイン領域５の端部のトンネル酸化膜６ｂの膜厚ｄOX
D をソース領域４の端部のトンネル酸化膜６ａの膜厚ｄ
OXS に比べて厚くし、ドレイン電圧Ｖdsにより二重障壁
の非対称性が緩和されるような構造にすることにより、
さらに大きくすることができると考えられる。これによ
り、ゲート電圧Ｖ gs−ドレイン電流Ｉds特性（スレッシ
ホールド特性）の立ち上がりが急峻となり、スイッチン
グ特性が良好となる。
【００６２】以上のように、実施例のＭＯＳトランジス
タにおいて、チャネル長Ｌが比較的長い場合には通常の
ＭＯＳトランジスタと同様の特性を示し、チャネル長Ｌ
が非常に短くなると、共鳴トンネル現象によりトランジ
スタ特性が変化することになる。
タにおいて、チャネル長Ｌが比較的長い場合には通常の
ＭＯＳトランジスタと同様の特性を示し、チャネル長Ｌ
が非常に短くなると、共鳴トンネル現象によりトランジ
スタ特性が変化することになる。
【００６３】図７および図８は本実施例のＭＯＳトラン
ジスタの製造方法の第１の例を示す工程断面図である。
ジスタの製造方法の第１の例を示す工程断面図である。
【００６４】まず、図７（ａ）に示すように、ｐ型シリ
コン基板１上に、ＳｉＯ2 からなるゲート酸化膜２およ
び多結晶シリコンからなるゲート電極３を順に形成す
る。そして、図７（ｂ）に示すように、ゲート酸化膜２
およびゲート電極３の両側におけるシリコン基板１の領
域に、ドライエッチングによりそれぞれ凹部１１ａ，１
１ｂを形成する。その後、図７（ｃ）に示すように、全
面に熱酸化法により膜厚３０Å程度のＳｉＯ2 からなる
酸化膜６を形成する。
コン基板１上に、ＳｉＯ2 からなるゲート酸化膜２およ
び多結晶シリコンからなるゲート電極３を順に形成す
る。そして、図７（ｂ）に示すように、ゲート酸化膜２
およびゲート電極３の両側におけるシリコン基板１の領
域に、ドライエッチングによりそれぞれ凹部１１ａ，１
１ｂを形成する。その後、図７（ｃ）に示すように、全
面に熱酸化法により膜厚３０Å程度のＳｉＯ2 からなる
酸化膜６を形成する。
【００６５】次に、図８（ｄ）に示すように、スパッタ
リングまたは異方性ドライエッチングによりシリコン基
板１の上面およびゲート電極３の上面の酸化膜６を除去
する。それにより、凹部１１ａ，１１ｂの側面およびゲ
ート電極３の側面に酸化膜６が残る。
リングまたは異方性ドライエッチングによりシリコン基
板１の上面およびゲート電極３の上面の酸化膜６を除去
する。それにより、凹部１１ａ，１１ｂの側面およびゲ
ート電極３の側面に酸化膜６が残る。
【００６６】その後、シリコンの選択的エピタキシャル
成長、多結晶シリコンの蒸着またはシリサイドの形成に
より、凹部１１ａ，１１ｂ内にそれぞれｎ+ 層からなる
ソース電極８ａおよびドレイン電極８ｂを形成するとと
もに、ゲート電極３上に配線層８ｃを形成する。
成長、多結晶シリコンの蒸着またはシリサイドの形成に
より、凹部１１ａ，１１ｂ内にそれぞれｎ+ 層からなる
ソース電極８ａおよびドレイン電極８ｂを形成するとと
もに、ゲート電極３上に配線層８ｃを形成する。
【００６７】この場合、ソース電極８ａおよびドレイン
電極８ｂがそれぞれ図１のソース領域４およびドレイン
領域５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
がトンネル酸化膜６ａとなり、ドレイン電極８ｂとチャ
ネル領域７との間の酸化膜がトンネル酸化膜６ｂとな
る。
電極８ｂがそれぞれ図１のソース領域４およびドレイン
領域５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
がトンネル酸化膜６ａとなり、ドレイン電極８ｂとチャ
ネル領域７との間の酸化膜がトンネル酸化膜６ｂとな
る。
【００６８】図９、図１０および図１１は本実施例のＭ
ＯＳトランジスタの製造方法の第２の例を示す工程断面
図である。
ＯＳトランジスタの製造方法の第２の例を示す工程断面
図である。
【００６９】まず、図９（ａ）に示すように、ｐ型シリ
コン基板１上にゲート酸化膜２およびゲート電極３を順
に形成した後、ゲート電極３およびゲート酸化膜２をマ
スクとしてｎ型不純物（ｎ型ドーパント）をイオン注入
することにより、シリコン基板１の表面にｎ+ 層からな
るソース領域４およびドレイン領域５を形成する。ソー
ス領域４とドレイン領域５との間のシリコン基板１の領
域がチャネル領域７となる。
コン基板１上にゲート酸化膜２およびゲート電極３を順
に形成した後、ゲート電極３およびゲート酸化膜２をマ
スクとしてｎ型不純物（ｎ型ドーパント）をイオン注入
することにより、シリコン基板１の表面にｎ+ 層からな
るソース領域４およびドレイン領域５を形成する。ソー
ス領域４とドレイン領域５との間のシリコン基板１の領
域がチャネル領域７となる。
【００７０】次に、図９（ｂ）に示すように、全面に膜
厚３０Å程度のＳｉＯ2 またはＳｉＮからなる絶縁膜を
蒸着法等により形成し、スパッタリングまたは異方性ド
ライエッチングによりシリコン基板１の上面およびゲー
ト電極３の上面の絶縁膜を除去する。それにより、ゲー
ト酸化膜２およびゲート電極３の側面に絶縁膜９が残
る。
厚３０Å程度のＳｉＯ2 またはＳｉＮからなる絶縁膜を
蒸着法等により形成し、スパッタリングまたは異方性ド
ライエッチングによりシリコン基板１の上面およびゲー
ト電極３の上面の絶縁膜を除去する。それにより、ゲー
ト酸化膜２およびゲート電極３の側面に絶縁膜９が残
る。
【００７１】その後、図９（ｃ）に示すように、シリコ
ンの選択エピタキシャル成長により、シリコン基板１の
上面およびゲート電極３の上面にシリコン層１０を形成
する。
ンの選択エピタキシャル成長により、シリコン基板１の
上面およびゲート電極３の上面にシリコン層１０を形成
する。
【００７２】次に、図１０（ｄ）に示すように、ゲート
酸化膜２およびゲート電極３の側面の絶縁膜９をエッチ
ングにより除去する。絶縁膜９がＳｉＯ2 からなる場合
にはエッチング液としてＨＦ（弗化水素）を用い、側面
の絶縁膜９がＳｉＮからなる場合にはエッチング液とし
て燐酸を用いる。これにより、ゲート酸化膜２の側面と
シリコン層１０の端縁との間に溝１２が形成される。
酸化膜２およびゲート電極３の側面の絶縁膜９をエッチ
ングにより除去する。絶縁膜９がＳｉＯ2 からなる場合
にはエッチング液としてＨＦ（弗化水素）を用い、側面
の絶縁膜９がＳｉＮからなる場合にはエッチング液とし
て燐酸を用いる。これにより、ゲート酸化膜２の側面と
シリコン層１０の端縁との間に溝１２が形成される。
【００７３】次に、図１０（ｅ）に示すように、全面を
ドライエッチングすることによりシリコン基板１の上面
およびゲート電極３の上面のシリコン層１０を除去する
とともに、ゲート酸化膜２の側面近傍のシリコン基板１
の領域に溝１３を形成する。
ドライエッチングすることによりシリコン基板１の上面
およびゲート電極３の上面のシリコン層１０を除去する
とともに、ゲート酸化膜２の側面近傍のシリコン基板１
の領域に溝１３を形成する。
【００７４】次に、図１０（ｆ）に示すように、全面に
熱酸化法によりＳｉＯ2 からなる酸化膜６０を形成す
る。これにより、溝１３内にトンネル酸化膜６ａ，６ｂ
がそれぞれ形成される。
熱酸化法によりＳｉＯ2 からなる酸化膜６０を形成す
る。これにより、溝１３内にトンネル酸化膜６ａ，６ｂ
がそれぞれ形成される。
【００７５】最後に、図１１（ｇ）に示すように、ソー
ス領域４およびドレイン領域５上の酸化膜６０をエッチ
ングにより除去し、ソース領域４およびドレイン領域５
上にそれぞれソース電極１４およびドレイン電極１５を
形成する。
ス領域４およびドレイン領域５上の酸化膜６０をエッチ
ングにより除去し、ソース領域４およびドレイン領域５
上にそれぞれソース電極１４およびドレイン電極１５を
形成する。
【００７６】図１のＭＯＳトランジスタにおいては、ソ
ース領域４の端部およびドレイン領域５の端部にそれぞ
れ単層のトンネル酸化膜６ａ，６ｂが形成されている
が、ソース領域４の端部およびドレイン領域５の端部に
それぞれ多層構造のトンネル絶縁膜（以下、多層トンネ
ル絶縁膜と呼ぶ。）を設けてもよい。次に、多層トンネ
ル絶縁膜を有するＭＯＳトランジスタの製造方法につい
て説明する。
ース領域４の端部およびドレイン領域５の端部にそれぞ
れ単層のトンネル酸化膜６ａ，６ｂが形成されている
が、ソース領域４の端部およびドレイン領域５の端部に
それぞれ多層構造のトンネル絶縁膜（以下、多層トンネ
ル絶縁膜と呼ぶ。）を設けてもよい。次に、多層トンネ
ル絶縁膜を有するＭＯＳトランジスタの製造方法につい
て説明する。
【００７７】図１２および図１３は多層トンネル絶縁膜
を有するＭＯＳトランジスタの製造方法の第１の例を示
す工程断面図である。
を有するＭＯＳトランジスタの製造方法の第１の例を示
す工程断面図である。
【００７８】まず、図７（ａ），（ｂ）に示した工程に
よりｐ型シリコン基板１上にゲート酸化膜２およびゲー
ト電極３を形成し、ゲート酸化膜２およびゲート酸化膜
３の両側におけるシリコン基板１の領域にそれぞれ凹部
１１ａ，１１ｂを形成する。そして、図１２（ａ）に示
すように、全面に熱酸化法により膜厚３０Å程度のＳｉ
Ｏ2 からなる酸化膜６を形成する。
よりｐ型シリコン基板１上にゲート酸化膜２およびゲー
ト電極３を形成し、ゲート酸化膜２およびゲート酸化膜
３の両側におけるシリコン基板１の領域にそれぞれ凹部
１１ａ，１１ｂを形成する。そして、図１２（ａ）に示
すように、全面に熱酸化法により膜厚３０Å程度のＳｉ
Ｏ2 からなる酸化膜６を形成する。
【００７９】次に、図１２（ｂ）に示すように、酸化膜
６上に、ＣＶＤ法（化学的気相成長法）またはＭＢＥ法
（分子線エピタキシー法）により膜厚０．５〜１０ｎｍ
のシリコン膜１６を形成する。
６上に、ＣＶＤ法（化学的気相成長法）またはＭＢＥ法
（分子線エピタキシー法）により膜厚０．５〜１０ｎｍ
のシリコン膜１６を形成する。
【００８０】さらに、図１２（ｃ）に示すように、シリ
コン膜１６上に、ＣＶＤ法またはスパッタ法により膜厚
０．５〜１０ｎｍのＳｉＯ2 からなる酸化膜１７を形成
する。
コン膜１６上に、ＣＶＤ法またはスパッタ法により膜厚
０．５〜１０ｎｍのＳｉＯ2 からなる酸化膜１７を形成
する。
【００８１】次に、図１３（ｄ）に示すように、スパッ
タリングまたは異方性ドライエッチングによりシリコン
基板１の上面およびゲート電極３の上面の酸化膜６、シ
リコン膜１６および酸化膜１７を除去する。それによ
り、凹部１１ａ，１１ｂの側面ならびにゲート酸化膜２
およびゲート電極３の側面に酸化膜６、シリコン膜１６
および酸化膜１７が残る。
タリングまたは異方性ドライエッチングによりシリコン
基板１の上面およびゲート電極３の上面の酸化膜６、シ
リコン膜１６および酸化膜１７を除去する。それによ
り、凹部１１ａ，１１ｂの側面ならびにゲート酸化膜２
およびゲート電極３の側面に酸化膜６、シリコン膜１６
および酸化膜１７が残る。
【００８２】その後、図１３（ｅ）に示すように、シリ
コンの選択的エピタキシャル成長、多結晶シリコンの蒸
着またはシリサイドの形成により、凹部１１ａ，１１ｂ
にそれぞれｎ+ 層からなるソース電極８ａおよびドレイ
ン電極８ｂを形成するとともに、ゲート電極３上に配線
層８ｃを形成する。
コンの選択的エピタキシャル成長、多結晶シリコンの蒸
着またはシリサイドの形成により、凹部１１ａ，１１ｂ
にそれぞれｎ+ 層からなるソース電極８ａおよびドレイ
ン電極８ｂを形成するとともに、ゲート電極３上に配線
層８ｃを形成する。
【００８３】その後、図１３（ｆ）に示すように、ゲー
ト酸化膜２およびゲート電極３の側面の酸化膜６、シリ
コン膜１６および酸化膜１７をドライエッチングにより
除去する。
ト酸化膜２およびゲート電極３の側面の酸化膜６、シリ
コン膜１６および酸化膜１７をドライエッチングにより
除去する。
【００８４】この場合、ソース電極８ａおよびドレイン
電極８ｂがそれぞれ図１のソース領域４およびドレイン
領域５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
６、シリコン膜１６および酸化膜１７が多層トンネル絶
縁膜２１ａを構成し、ドレイン電極８ｂとチャネル領域
７との間の酸化膜６、シリコン膜１６および酸化膜１７
が多層トンネル絶縁膜２１ｂを構成する。
電極８ｂがそれぞれ図１のソース領域４およびドレイン
領域５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
６、シリコン膜１６および酸化膜１７が多層トンネル絶
縁膜２１ａを構成し、ドレイン電極８ｂとチャネル領域
７との間の酸化膜６、シリコン膜１６および酸化膜１７
が多層トンネル絶縁膜２１ｂを構成する。
【００８５】なお、多層トンネル絶縁膜２１ａ，２１ｂ
の層数を増やす場合には、図１２（ａ）〜（ｃ）の工程
を繰り返し行う。
の層数を増やす場合には、図１２（ａ）〜（ｃ）の工程
を繰り返し行う。
【００８６】上述のように、多層トンネル絶縁膜２１
ａ，２１ｂにシリコン膜を含むことにより、透過係数の
向上、すなわち共鳴トンネル現象に伴う電流値の増大が
図れる。
ａ，２１ｂにシリコン膜を含むことにより、透過係数の
向上、すなわち共鳴トンネル現象に伴う電流値の増大が
図れる。
【００８７】図１４および図１５は多層トンネル絶縁膜
を有するＭＯＳトランジスタの製造方法の第２の例を示
す工程断面図である。
を有するＭＯＳトランジスタの製造方法の第２の例を示
す工程断面図である。
【００８８】まず、図７（ａ）および図７（ｂ）に示し
た工程によりｐ型シリコン基板１上にゲート酸化膜２お
よびゲート電極３を形成し、ゲート酸化膜２およびゲー
ト電極３の両側におけるシリコン基板１の領域に凹部１
１ａ，１１ｂをそれぞれ形成する。そして、図１４
（ａ）に示すように、全面に熱酸化法により膜厚３０Å
程度のＳｉＯ2 からなる酸化膜６を形成する。
た工程によりｐ型シリコン基板１上にゲート酸化膜２お
よびゲート電極３を形成し、ゲート酸化膜２およびゲー
ト電極３の両側におけるシリコン基板１の領域に凹部１
１ａ，１１ｂをそれぞれ形成する。そして、図１４
（ａ）に示すように、全面に熱酸化法により膜厚３０Å
程度のＳｉＯ2 からなる酸化膜６を形成する。
【００８９】次に、図１４（ｂ）に示すように、酸化膜
６上に、ＬＰＣＶＤ法（液相化学的気相成長法）により
膜厚０．５〜１０ｎｍのＳｉＮからなる窒化膜１８を形
成する。原料ガスとしてはＳｉＨ2 Ｃｌ2 およびＮＨ3
の混合気体を用い、成長条件としては、圧力を０．３Ｔ
ｏｒｒとし、温度を７０５℃とする。
６上に、ＬＰＣＶＤ法（液相化学的気相成長法）により
膜厚０．５〜１０ｎｍのＳｉＮからなる窒化膜１８を形
成する。原料ガスとしてはＳｉＨ2 Ｃｌ2 およびＮＨ3
の混合気体を用い、成長条件としては、圧力を０．３Ｔ
ｏｒｒとし、温度を７０５℃とする。
【００９０】さらに、図１４（ｃ）に示すように、窒化
膜１８上に、Ｏ2 ／Ｈ2 Ｏの常圧雰囲気において温度８
５０℃の条件で膜厚０．５〜１０ｎｍのＳｉＯ2 からな
る酸化膜１７を形成する。
膜１８上に、Ｏ2 ／Ｈ2 Ｏの常圧雰囲気において温度８
５０℃の条件で膜厚０．５〜１０ｎｍのＳｉＯ2 からな
る酸化膜１７を形成する。
【００９１】次に、図１５（ｄ）に示すように、スパッ
タリングまたは異方性ドライエッチングによりシリコン
基板１の上面およびゲート電極３の上面の酸化膜６、窒
化膜１８および酸化膜１７を除去する。それにより、凹
部１１ａ，１１ｂの側面ならびにゲート酸化膜２および
ゲート電極３の側面の酸化膜６、窒化膜１８および酸化
膜１７が残る。
タリングまたは異方性ドライエッチングによりシリコン
基板１の上面およびゲート電極３の上面の酸化膜６、窒
化膜１８および酸化膜１７を除去する。それにより、凹
部１１ａ，１１ｂの側面ならびにゲート酸化膜２および
ゲート電極３の側面の酸化膜６、窒化膜１８および酸化
膜１７が残る。
【００９２】その後、図１５（ｅ）に示すように、シリ
コンの選択的エピタキシャル成長、多結晶シリコンの蒸
着またはシリサイドの形成により、凹部１１ａ，１１ｂ
内にそれぞれｎ+ 層からなるゲート電極８ａおよびドレ
イン電極８ｂを形成するとともに、ゲート電極３上に配
線層８ｃを形成する。
コンの選択的エピタキシャル成長、多結晶シリコンの蒸
着またはシリサイドの形成により、凹部１１ａ，１１ｂ
内にそれぞれｎ+ 層からなるゲート電極８ａおよびドレ
イン電極８ｂを形成するとともに、ゲート電極３上に配
線層８ｃを形成する。
【００９３】最後に、図１５（ｆ）に示すように、ゲー
ト酸化膜２およびゲート電極３の側面の酸化膜６、窒化
膜１８および酸化膜１７をドライエッチングにより除去
する。
ト酸化膜２およびゲート電極３の側面の酸化膜６、窒化
膜１８および酸化膜１７をドライエッチングにより除去
する。
【００９４】この場合、ソース電極８ａおよびドレイン
電極８ｂがそれぞれ図１のソース電極４およびドレイン
電極５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
６、窒化膜１８および酸化膜１７が多層トンネル絶縁膜
２１ａを構成し、ドレイン電極８ｂとチャネル領域７と
の間の酸化膜６、窒化膜１８および酸化膜１７が多層ト
ンネル絶縁膜２１ｂを構成する。
電極８ｂがそれぞれ図１のソース電極４およびドレイン
電極５に相当し、ソース電極８ａとドレイン電極８ｂと
の間のシリコン基板１の領域がチャネル領域７となる。
また、ソース電極８ａとチャネル領域７との間の酸化膜
６、窒化膜１８および酸化膜１７が多層トンネル絶縁膜
２１ａを構成し、ドレイン電極８ｂとチャネル領域７と
の間の酸化膜６、窒化膜１８および酸化膜１７が多層ト
ンネル絶縁膜２１ｂを構成する。
【００９５】なお、多層トンネル絶縁膜２１ａ，２１ｂ
の層数を増やす場合には、図１４（ａ）〜（ｃ）の工程
を繰り返し行う。
の層数を増やす場合には、図１４（ａ）〜（ｃ）の工程
を繰り返し行う。
【００９６】図１４（ａ）の工程で熱酸化法により酸化
膜６を形成する代わりに、シリコン基板１の洗浄中また
は洗浄後にシリコン基板１の表面およびゲート電極３の
表面に形成された膜厚１．０〜１．５ｎｍの自然酸化膜
を用いてもよい。
膜６を形成する代わりに、シリコン基板１の洗浄中また
は洗浄後にシリコン基板１の表面およびゲート電極３の
表面に形成された膜厚１．０〜１．５ｎｍの自然酸化膜
を用いてもよい。
【００９７】上記のＭＯＳトランジスタでは、多層トン
ネル絶縁膜２１ａ，２１ｂの各々により二重障壁構造が
構成される。２組の多層トンネル絶縁膜２１ａ，２１が
それぞれ二重障壁構造を有することにより、チャネル長
が量子力学的効果の現れる領域（例えば１０ｎｍ程度）
になると、２組の多層トンネル絶縁膜２１ａ，２１ｂに
よる四重障壁による共鳴トンネル現象が生じる。
ネル絶縁膜２１ａ，２１ｂの各々により二重障壁構造が
構成される。２組の多層トンネル絶縁膜２１ａ，２１が
それぞれ二重障壁構造を有することにより、チャネル長
が量子力学的効果の現れる領域（例えば１０ｎｍ程度）
になると、２組の多層トンネル絶縁膜２１ａ，２１ｂに
よる四重障壁による共鳴トンネル現象が生じる。
【００９８】この場合、各多層トンネル絶縁膜２１ａ，
２１ｂの二重障壁間に複数の量子準位が形成されるた
め、複数のドレイン電圧Ｖdsに対して透過係数の鋭いピ
ークが現れる。それにより、ＭＯＳトランジスタのゲー
ト電圧Ｖgs−ドレイン電流Ｉds特性（スレッシホールド
特性）がさらに急峻となり、スイッチング特性がさらに
向上する。
２１ｂの二重障壁間に複数の量子準位が形成されるた
め、複数のドレイン電圧Ｖdsに対して透過係数の鋭いピ
ークが現れる。それにより、ＭＯＳトランジスタのゲー
ト電圧Ｖgs−ドレイン電流Ｉds特性（スレッシホールド
特性）がさらに急峻となり、スイッチング特性がさらに
向上する。
【００９９】なお、上記実施例において、以下のように
それぞれ変更しても同様の効果が得られるものである。
それぞれ変更しても同様の効果が得られるものである。
【０１００】なお、上記実施例では、トンネル絶縁膜と
してＳｉＯ2 からなる単層のトンネル酸化膜６ａ，６ｂ
または多層トンネル絶縁膜２１ａ，２１ｂを用いている
が、ＳｉＮ等の他の絶縁膜からなる単層トンネル絶縁膜
または多層トンネル絶縁膜を用いてもよい。
してＳｉＯ2 からなる単層のトンネル酸化膜６ａ，６ｂ
または多層トンネル絶縁膜２１ａ，２１ｂを用いている
が、ＳｉＮ等の他の絶縁膜からなる単層トンネル絶縁膜
または多層トンネル絶縁膜を用いてもよい。
【０１０１】また、上記実施例では、ゲート絶縁膜とし
てＳｉＯ2 からなるゲート酸化膜２を用いているが、Ｓ
ｉＮ等の他の絶縁膜からなるゲート絶縁膜を用いてもよ
い。
てＳｉＯ2 からなるゲート酸化膜２を用いているが、Ｓ
ｉＮ等の他の絶縁膜からなるゲート絶縁膜を用いてもよ
い。
【０１０２】さらに、上記実施例では、シリコン基板１
にＭＯＳトランジスタが形成されているが、シリコン層
にＭＯＳトランジスタを形成してもよい。また、シリコ
ン基板１の代わりに、ＳｉＣ（炭化珪素）、ＧａＮ（窒
化ガリウム）等の化合物半導体からなる半導体基板また
は半導体層にＭＯＳトランジスタを形成してもよい。
にＭＯＳトランジスタが形成されているが、シリコン層
にＭＯＳトランジスタを形成してもよい。また、シリコ
ン基板１の代わりに、ＳｉＣ（炭化珪素）、ＧａＮ（窒
化ガリウム）等の化合物半導体からなる半導体基板また
は半導体層にＭＯＳトランジスタを形成してもよい。
【０１０３】また、本発明は、ＭＯＳトランジスタに限
らず、他の電界効果型半導体装置にも適用可能である。
らず、他の電界効果型半導体装置にも適用可能である。
【０１０４】本発明に係る電界効果型半導体装置または
電界効果トランジスタは、ＬＳＩのＭＯＳトランジスタ
として使用することが可能であり、またＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）のスイッチングトラ
ンジスタに適用することも可能である。
電界効果トランジスタは、ＬＳＩのＭＯＳトランジスタ
として使用することが可能であり、またＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）のスイッチングトラ
ンジスタに適用することも可能である。
【０１０５】なお、上記実施例では、ｎ型チャネルを有
するＭＯＳトランジスタについて説明したが、本発明は
ｐ型チャネルを有するＭＯＳトランジスタ等の電界効果
型半導体装置にも適用することができる。
するＭＯＳトランジスタについて説明したが、本発明は
ｐ型チャネルを有するＭＯＳトランジスタ等の電界効果
型半導体装置にも適用することができる。
【図１】本発明の一実施例におけるＭＯＳトランジスタ
の構造を示す模式的断面図である。
の構造を示す模式的断面図である。
【図２】実施例および従来例のＭＯＳトランジスタにお
けるチャネル方向の電界分布の計算結果を示す図であ
る。
けるチャネル方向の電界分布の計算結果を示す図であ
る。
【図３】実施例および従来例のＭＯＳトランジスタにお
けるチャネル方向の電位分布の計算結果を示す図であ
る。
けるチャネル方向の電位分布の計算結果を示す図であ
る。
【図４】実施例および従来例のＭＯＳトランジスタにお
けるチャネル方向の電子濃度分布の計算結果を示す図で
ある。
けるチャネル方向の電子濃度分布の計算結果を示す図で
ある。
【図５】従来例および実施例のＭＯＳトランジスタにお
けるドレイン電圧に対するドレイン電流の計算結果を示
す図である。
けるドレイン電圧に対するドレイン電流の計算結果を示
す図である。
【図６】実施例のＭＯＳトランジスタにおけるドレイン
電圧に対する透過係数特性の計算結果を示す図である。
電圧に対する透過係数特性の計算結果を示す図である。
【図７】図１のＭＯＳトランジスタの製造方法の第１の
例を示す工程断面図である。
例を示す工程断面図である。
【図８】図１のＭＯＳトランジスタの製造方法の第１の
例を示す工程断面である。
例を示す工程断面である。
【図９】図１のＭＯＳトランジスタの製造方法の第２の
例を示す工程断面図である。
例を示す工程断面図である。
【図１０】図１のＭＯＳトランジスタの製造方法の第２
の例を示す工程断面図である。
の例を示す工程断面図である。
【図１１】図１のＭＯＳトランジスタの製造方法の第２
の例を示す工程断面図である。
の例を示す工程断面図である。
【図１２】多層トンネル絶縁膜を有するＭＯＳトランジ
スタの製造方法の第１の例を示す工程断面図である。
スタの製造方法の第１の例を示す工程断面図である。
【図１３】多層トンネル絶縁膜を有するＭＯＳトランジ
スタの製造方法の第１の例を示す工程断面図である。
スタの製造方法の第１の例を示す工程断面図である。
【図１４】多層トンネル絶縁膜を有するＭＯＳトランジ
スタの製造方法の第２の例を示す工程断面図である。
スタの製造方法の第２の例を示す工程断面図である。
【図１５】多層トンネル絶縁膜を有するＭＯＳトランジ
スタの製造方法の第２の例を示す工程断面図である。
スタの製造方法の第２の例を示す工程断面図である。
【図１６】ＬＤＤ構造を有する従来のＭＯＳトランジス
タの模式的断面図である。
タの模式的断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ソース領域 ５ ドレイン領域 ６ａ，６ｂ トンネル酸化膜 ７ チャネル領域 ６，１７，６０ 酸化膜 ８ａ ソース電極 ８ｂ ドレイン電極 １０ シリコン層 １１ａ，１１ｂ 凹部 １３ 溝 １６ シリコン膜 １８ 窒化膜 ２１ａ，２１ｂ 多層トンネル絶縁膜
Claims (9)
- 【請求項１】 ソース領域とドレイン領域との間にチャ
ネル領域が設けられ、前記ソース領域とチャネル領域と
の間および前記ドレイン領域と前記チャネル領域との間
にそれぞれトンネル絶縁膜が挿入されたことを特徴とす
る電界効果型半導体装置。 - 【請求項２】 半導体基板または半導体層のチャネル領
域の両側にそれぞれ形成されたソース領域およびドレイ
ン領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域の前記チャネル領域側の端部に設けられ
た第１のトンネル絶縁膜と、 前記ドレイン領域の前記チャネル領域側の端部に設けら
れた第２のトンネル絶縁膜とを備えたことを特徴とする
電界効果トランジスタ。 - 【請求項３】 チャネル方向における前記第１および第
２のトンネル絶縁膜の膜厚はそれぞれ０．５ｎｍ以上５
ｎｍ以下であることを特徴とする請求項２記載の電界効
果トランジスタ。 - 【請求項４】 前記半導体基板または半導体層はシリコ
ンからなることを特徴とする請求項２または３記載の電
界効果トランジスタ。 - 【請求項５】 前記半導体基板または半導体層は化合物
半導体からなることを特徴とする請求項２または３記載
の電界効果トランジスタ。 - 【請求項６】 前記第１のトンネル絶縁膜と前記第２の
トンネル絶縁膜との間の前記チャネル領域の長さは量子
力学的効果の発生する長さであることを特徴とする請求
項２〜５のいずれかに記載の電界効果トランジスタ。 - 【請求項７】 前記第１および第２のトンネル絶縁膜の
各々は、複数の絶縁膜が半導体膜または絶縁膜を介して
チャネル方向に積層されてなる多層構造を有することを
特徴とする請求項２〜６のいずれかに記載の電界効果ト
ランジスタ。 - 【請求項８】 半導体基板または半導体層上にゲート絶
縁膜およびゲート電極を順に形成する工程と、 前記ゲート絶縁膜の両側における前記半導体基板または
半導体層にそれぞれ第１および第２の凹部を形成する工
程と、 前記第１および第２の凹部内の側面にそれぞれトンネル
絶縁膜を形成する工程と、 前記第１および第２の凹部内にそれぞれソース領域およ
びドレイン領域を形成する工程とを備えたことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項９】 半導体基板または半導体層上にゲート絶
縁膜およびゲート電極を順に形成する工程と、 前記ゲート絶縁膜の両側における前記半導体基板または
半導体層にそれぞれソース領域およびドレイン領域を形
成する工程と、 前記ゲート絶縁膜および前記ゲート電極の両側面に第１
の材料層を形成する工程と、 前記半導体基板または半導体層の上面に第２の材料層を
形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の両側面に形成
された前記第１の材料層を除去する工程と、 前記半導体基板または半導体層上の前記第２の材料層を
エッチングにより除去することにより、前記ゲート絶縁
膜の両側面の近傍における前記半導体基板または半導体
層にそれぞれ第１および第２の溝を設ける工程と、 前記半導体基板または半導体層に設けられた前記第１お
よび第２の溝内にそれぞれ第１および第２のトンネル絶
縁膜を形成する工程とを備えたことを特徴とする電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360097A JP3423859B2 (ja) | 1997-06-20 | 1997-06-20 | 電界効果型半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360097A JP3423859B2 (ja) | 1997-06-20 | 1997-06-20 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117172A true JPH1117172A (ja) | 1999-01-22 |
| JP3423859B2 JP3423859B2 (ja) | 2003-07-07 |
Family
ID=15777013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16360097A Expired - Fee Related JP3423859B2 (ja) | 1997-06-20 | 1997-06-20 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423859B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004012630A1 (de) * | 2004-03-16 | 2005-06-30 | Infineon Technologies Ag | Feldeffekttransistor mit geringem Leckstrom und Verfahren zu seiner Herstellung |
| JP2008514016A (ja) * | 2004-09-20 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動性バルク・シリコンｐｆｅｔ |
| WO2010113715A1 (ja) * | 2009-03-31 | 2010-10-07 | 日鉱金属株式会社 | 半導体装置の製造方法及び半導体装置 |
| KR100998958B1 (ko) | 2003-03-20 | 2010-12-09 | 매그나칩 반도체 유한회사 | 고전압 반도체 소자 및 그의 제조 방법 |
-
1997
- 1997-06-20 JP JP16360097A patent/JP3423859B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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