WO2010113715A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a field effect transistor using a Schottky junction for a source / drain.
  • a semiconductor device integrated circuit in which a large number of circuit elements (for example, transistors) and wirings are formed on a single substrate is known.
  • a semiconductor element that constitutes the semiconductor device for example, a pair of source / drain formed in the element region defined on the surface layer of the silicon substrate with the channel region interposed therebetween, and a poly insulator via a gate insulating film on the channel region.
  • FET field effect transistor
  • Non-Patent Document 1 a technique has been proposed in which the source / drain of the FET is not composed of a diffusion layer formed by doping a silicon substrate with impurities, but is composed of metal (for example, Non-Patent Document 1). According to this technique, it is easy to form a shallow junction as compared with the case where the source / drain is formed of a diffusion layer, and the resistance can be significantly reduced.
  • the FET in which the source / drain is realized by a Schottky junction using a metal / silicon substrate is called a Schottky junction FET.
  • FIG. 2 is an explanatory view showing an example of a manufacturing process of a conventional Schottky junction FET.
  • FIG. 2 shows the formation of the source / drain after the gate 212 is formed on the silicon substrate 201.
  • the gate 212 of the Schottky junction FET 20 is formed on the silicon substrate 101 by a general semiconductor device manufacturing process.
  • the gate 212 includes a gate insulating film 203, a gate electrode 204, and an insulating film 205 covering the gate electrode.
  • the gate electrode 204 functions as a so-called gate for controlling the movement of electrons formed of a metal or a compound having metallic conductivity (for example, Ni, Co, Pt, or an alloy thereof). Electrode.
  • FIG. 2A after the gate insulating film 203, the gate electrode 204, and the insulating film 205 are formed on the entire surface of the silicon substrate 201, unnecessary portions of the gate electrode 204 and the insulating film 205 are removed by a photoetching process using the resist pattern 206 as a mask. Shows the state. After removing the gate electrode 204 and the insulating film 205 as shown in FIG. 2A, the gate insulating film 203 is further removed. Then, the silicon substrate 201 is etched by a predetermined depth by self-alignment (FIG. 2B). A source / drain is formed on the etching region 201a.
  • a silicon nitride film 207 is formed on the entire surface of the substrate (FIG. 2C). Then, the silicon nitride film 207 is etched back by anisotropic etching to form a sidewall 207a on the side surface of the gate 212 (FIG. 2D).
  • a resist pattern 208 provided with an opening 208a is formed by a photolithography process so that the etching region 201a of the silicon substrate 201 is exposed (FIG. 2E).
  • a metal film (for example, Ni) is formed on the entire surface by physical vapor deposition (PVD: Physical Vapor Deposition) such as sputtering (FIG. 2F), and the resist pattern 208 is peeled off (FIG. 2G).
  • PVD Physical Vapor Deposition
  • FIG. 2F physical vapor deposition
  • the resist pattern 208 is peeled off
  • the invention described in claim 1 includes a first step of forming a gate in an element region defined on the surface of the silicon substrate by the element isolation region; A second step of etching the silicon substrate by self-alignment using the gate and the element isolation region as a mask; A third step of forming an insulating film on the side surface of the gate; And a fourth step of selectively forming a metal film to be a source / drain in an etching region of the silicon substrate by an electroless plating method.
  • the metal film is a kind selected from the group consisting of gold, platinum, silver, copper, palladium, nickel, cobalt, and ruthenium. Or an alloy containing a combination of two or more kinds or an alloy containing at least one kind.
  • a gate is formed in an element region defined on a surface of a silicon substrate by an element isolation region, and is formed in an etching region of the silicon substrate etched using the gate and the element isolation region as a mask.
  • the source / drain is made of a metal film selectively formed by an electroless plating method.
  • the metal film is a kind of metal selected from the group consisting of gold, platinum, silver, copper, palladium, nickel, cobalt, ruthenium, or two. It is an alloy containing a combination of at least one species or an alloy containing at least one species.
  • the process of forming the source / drain of the Schottky junction FET is simplified, the yield of the semiconductor device can be improved and the price can be reduced. Specifically, the conventional photolithography process can be omitted.
  • the metal film to be the source / drain is formed by electroless plating instead of PVD, the interface with the silicon substrate becomes smooth, and improvement in device characteristics can be expected.
  • FIG. 1 is an explanatory diagram showing an example of a manufacturing process of the Schottky junction FET according to the present embodiment.
  • FIG. 1 shows the formation of the source / drain after the gate 111 is formed on the silicon substrate 101. That is, in the previous stage shown in FIG. 1A, the gate 111 of the Schottky junction FET 10 is formed on the silicon substrate 101 by a general semiconductor device manufacturing process.
  • an element isolation region 102 made of a silicon oxide film having a depth of 300 to 400 nm is formed in a predetermined region on the p-type silicon substrate 101.
  • An element region is defined by the element isolation region 102.
  • a gate insulating film (oxide film) 103 having a thickness of 5 nm is formed on the entire surface of the substrate, and a gate electrode 104 and an insulating film 105 made of polycrystalline silicon, metal film or silicide film having a thickness of 100 to 150 nm are formed thereon.
  • the gate electrode 104 and the insulating film 105 are removed by a photoetching process using the resist pattern 106 as a mask, leaving a portion to be a gate.
  • the gate insulating film 103 is further removed. Then, the silicon substrate 101 is etched by a predetermined depth (for example, 10 to 100 nm) by self-alignment (FIG. 1B). Source / drains are formed in the etching region 101a.
  • the self-aligned etching means etching using an existing pattern (as a mask) without using a photomask. In this embodiment, since the source / drain regions are etched using the gate 111 and the isolation oxide film (element isolation region) 102 as a mask, the etching is performed by self-alignment.
  • a silicon nitride film 107 having a thickness of 10 nm or less is formed on the entire surface of the substrate (FIG. 1C). Then, by performing etch back by anisotropic etching on the silicon nitride film 107, a sidewall 107a is formed on the side surface of the gate 111 (FIG. 1D). The steps up to this step are the same as in the conventional example (see FIG. 2).
  • a metal film (eg, Ni) 108 having a thickness of 10 to 100 ⁇ m is selectively formed in the etching region 101a by an electroless plating method (FIG. 1E).
  • a metal is formed on silicon by autocatalytic reaction of silicon. Therefore, the metal film 108 is formed only in the etching region 101 a of the silicon substrate 101.
  • the semiconductor device 10 is immersed in this electroless nickel plating solution at 70 ° C. for 2 minutes. As a result, a nickel film (metal film) 108 having a thickness of about 50 nm is formed.
  • the metal film formed by the electroless plating method for example, a kind of metal selected from the group of gold, platinum, silver, copper, palladium, cobalt, ruthenium or An alloy combining two or more kinds or an alloy containing at least one kind can be used. If these metals are used, a metal film can be easily formed by an electroless plating method and is also suitable as a source / drain material. Through the above steps, the Schottky junction FET 10 is obtained. The metal film 108 formed on both sides of the gate 111 becomes the source / drain 109 and 110 and forms a Schottky junction with the silicon substrate 101.
  • the gate (111) is formed in the element region defined on the surface layer of the silicon substrate (101) by the element isolation region (102) (first step, FIG. 1A), and the gate (111 ) And the element isolation region (102) as a mask, the silicon substrate (101) is etched by self-alignment (second step, FIG. 1B).
  • an insulating film silicon nitride film 107, sidewall 107a
  • a source / source is formed in the etching region (101a) of the silicon substrate (101).
  • a metal film (108) to be the drain (109, 110) is selectively formed by an electroless plating method (fourth step, FIG. 1E).
  • the metal film (108) formed in the fourth step includes at least one kind of metal selected from the group consisting of gold, platinum, silver, copper, palladium, nickel, cobalt, and ruthenium, or an alloy obtained by combining two or more kinds. Composed of alloy. Thereby, the source / drain can be easily formed by the electroless plating method.
  • the Schottky junction FET is formed on the silicon substrate.
  • the present invention can also be applied to the case where the Schottky junction FET is formed on an SOI (silicononinsulator) substrate.

Abstract

　ショットキー接合ＦＥＴのソース／ドレインを簡単な工程で形成できるとともに、デバイス特性を向上しうる半導体装置の製造方法を提供する。　素子分離領域によりシリコン基板表層に画成された素子領域にゲートを形成し（第１工程）、ゲート及び素子分離領域をマスクとして自己整合によりシリコン基板をエッチングし（第２工程）、ゲートの側面に絶縁膜を形成する（第３工程）。　そして、シリコン基板のエッチング領域に、ソース／ドレインとなる金属膜を、無電解めっき法により選択的に形成する（第４工程）。

Description

半導体装置の製造方法及び半導体装置
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ソース／ドレインにショットキー接合を利用した電界効果トランジスタの製造方法に関する。
　従来、一枚の基板上に多数の回路素子（例えば、トランジスタ）と配線が作り込まれた半導体装置（集積回路）が知られている。この半導体装置を構成する半導体素子としては、例えば、シリコン基板表層に画成された素子領域にチャネル領域を隔てて形成された一対のソース／ドレインと、チャネル領域上にゲート絶縁膜を介してポリシリコン層が形成されたゲートと、を備えた電界効果トランジスタ（ＦＥＴ：FieldEffectTransistor）が知られている。
　半導体装置の分野においては、高速化・高集積化を実現するために半導体素子の微細化が要求され、例えば、ＦＥＴのゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化が図られている。
　また、ＦＥＴのソース／ドレインを、シリコン基板に不純物をドープして形成される拡散層で構成するのではなく、金属によって構成する技術が提案されている（例えば、非特許文献１）。かかる技術によれば、ソース／ドレインを拡散層で構成する場合に比較して、浅い接合を形成することが容易で、しかも圧倒的に低抵抗とすることが可能となる。
　このようにソース／ドレインを、金属／シリコン基板によるショットキー接合で実現したＦＥＴは、ショットキー接合ＦＥＴと呼ばれている。
　以下、従来利用されているショットキー接合ＦＥＴの製造方法の典型例について、図面を参照して説明する。
　図２は、従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。
　図２には、シリコン基板２０１上にゲート２１２を形成した後のソース／ドレインの形成について示している。すなわち、図２Ａに示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にショットキー接合ＦＥＴ２０のゲート２１２が形成されている。
　なお、ゲート２１２は、ゲート絶縁膜２０３、ゲート電極２０４、ゲート電極をカバーする絶縁膜２０５で構成されている。ここで、ゲート電極２０４は、金属若しくは金属的な導電性を持つ化合物（例えば、Ｎｉ，Ｃｏ，Ｐｔ又はこれらの合金）により形成された、電子の移動を制御するためのいわゆるゲートの役割をする電極である。
　図２Ａは、シリコン基板２０１の全面にゲート絶縁膜２０３、ゲート電極２０４及び絶縁膜２０５を形成した後、フォトエッチング工程により、レジストパターン２０６をマスクとしてゲート電極２０４及び絶縁膜２０５の不要部分を除去した状態を示している。
　図２Ａに示すようにゲート電極２０４及び絶縁膜２０５を除去した後、さらにゲート絶縁膜２０３を除去する。そして、シリコン基板２０１を自己整合により所定の深さだけエッチングする（図２Ｂ）。このエッチング領域２０１ａの上部にソース／ドレインが形成される。
　次いで、レジストパターン２０６を剥離した後、基板全面に、例えば、シリコン窒化膜２０７を形成する（図２Ｃ）。そして、このシリコン窒化膜２０７に対して異方性エッチングによるエッチバックを行うことにより、ゲート２１２の側面にサイドウォール２０７ａを形成する（図２Ｄ）。
　サイドウォール２０７ａを形成した後、フォトリソグラフィ工程により、シリコン基板２０１のエッチング領域２０１ａが露出するように開口部２０８ａを設けたレジストパターン２０８を形成する（図２Ｅ）。スパッタリング等の物理気相成長（ＰＶＤ：PhysicalVaporDeposition）により金属膜（例えば、Ｎｉ）を全面に形成し（図２Ｆ）、レジストパターン２０８を剥離する（図２Ｇ）。
　以上の工程により、ショットキー接合ＦＥＴ２０が得られる。ゲート２１２の両側に形成された金属膜２０９がソース／ドレイン２１０，２１１となり、シリコン基板２０１との間でショットキー接合を形成する。
木下敦寛、他２名、「不純物偏析ショットキー接合トランジスタ」、東芝レビュー、Vol.59No.12(2004)
　しかしながら、上述した従来のショットキー接合ＦＥＴの製造方法では、シリコン基板２０１のエッチング領域２０１ａにソース／ドレイン２１０，２１１を形成するために、フォトリソグラフィ工程等の複雑な工程が必要となる。そのため、半導体装置の歩留まりの向上や低価格化を図るのに不利となっている。
　また、シリコン基板２０１のエッチング領域２０１ａにＰＶＤにより金属膜２０９を蒸着させるため、シリコン基板２０１と金属膜２０９の界面に凹凸が形成されやすく、デバイス特性の低下を招く虞がある。
　本発明は、ショットキー接合ＦＥＴのソース／ドレインを簡単な工程で形成できるとともに、デバイス特性を向上しうる半導体装置の製造方法を提供することを目的とする。
　上記目的を達成するため、請求項１に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域にゲートを形成する第１工程と、
　前記ゲート及び素子分離領域をマスクとして自己整合により前記シリコン基板をエッチングする第２工程と、
　前記ゲートの側面に絶縁膜を形成する第３工程と、
　前記シリコン基板のエッチング領域に、ソース／ドレインとなる金属膜を、無電解めっき法により選択的に形成する第４工程と、を備えることを特徴とする半導体装置の製造方法である。
　請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウ ムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。
　請求項３に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域に形成されたゲートと、前記ゲート及び素子分離領域をマスクとしてエッチングされた前記シリコン基板のエッチング領域に形成されたソース／ドレインと、を備えた半導体素子において、前記ソース・ドレインは、無電解めっき法により選択的に形成された金属膜からなることを特徴とする。
　請求項４に記載の発明は、請求項３に記載の半導体装置において、前記金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。
　本発明によれば、ショットキー接合ＦＥＴのソース／ドレインを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来のフォトリソグラフィ工程を省略することができる。
　また、ソース／ドレインとなる金属膜をＰＶＤではなく無電解めっき法により形成するので、シリコン基板との界面が滑らかとなり、デバイス特性の向上を期待できる。
本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。 従来のショットキー接合ＦＥＴの製造過程の一例について示す説明図である。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。
　図１は、本実施形態に係るショットキー接合ＦＥＴの製造過程の一例について示す説明図である。
　図１には、シリコン基板１０１上にゲート１１１を形成した後のソース／ドレインの形成について示している。
　すなわち、図１Ａに示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にショットキー接合ＦＥＴ１０のゲート１１１が形成されている。
　簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００～４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域が画成される。
　基板全面に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成し、この上に厚さ１００～１５０ｎｍの多結晶シリコン、金属膜又はシリサイド膜からなるゲート電極１０４及び絶縁膜１０５を形成する。そして、フォトエッチング工程により、レジストパターン１０６をマスクとして、ゲートとなる部分を残してゲート電極１０４及び絶縁膜１０５を除去する。
　以上の工程により図１Ａに示す状態が得られる。
　図１Ａに示すようにゲート電極１０４及び絶縁膜１０５を除去した後、さらにゲート絶縁膜１０３を除去する。そして、シリコン基板１０１を自己整合により所定の深さ（例えば、１０～１００ｎｍ）だけエッチングする（図１Ｂ）。このエッチング領域１０１ａにソース／ドレインが形成される。
　ここで、自己整合によるエッチングとは、ホトマスクを使わずに、既存のパターンを利用して（マスクとして）エッチング加工することをいう。本実施形態では、ゲート１１１及びアイソレーションの酸化膜（素子分離領域）１０２をマスクとしてソース／ドレイン領域をエッチングしているので、自己整合によるエッチングとなる。
　次いで、レジストパターン１０６を剥離した後、基板全面に、厚さ１０ｎｍ以下のシリコン窒化膜１０７を形成する（図１Ｃ）。そして、このシリコン窒化膜１０７に対して異方性エッチングによるエッチバックを行うことにより、ゲート１１１の側面にサイドウォール１０７ａを形成する（図１Ｄ）。
　なお、この工程までは従来例（図２参照）と同じである。
　サイドウォール１０７ａを形成した後、無電解めっき法により厚さ１０～１００μｍの金属膜（例えば、Ｎｉ）１０８をエッチング領域１０１ａに選択的に形成する（図１Ｅ）。無電解めっき法を利用すると、シリコン上では、シリコンの自触媒反応により金属が形成される。したがって、シリコン基板１０１のエッチング領域１０１ａにだけ金属膜１０８が形成される。
　具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整する。そして、この無電解ニッケルめっき液に半導体装置１０を７０℃で２分間浸漬させる。これにより、厚さ約５０ｎｍのニッケル膜（金属膜）１０８が形成される。
　なお、無電解めっき法により形成する金属膜の一例としてニッケルを用いた場合について示しているが、例えば、金、白金、銀、銅、パラジウム、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金を用いることができる。これらの金属であれば無電解めっき法により容易に金属膜を形成することができる上、ソース／ドレイン材料としても好適である。
　以上の工程によって、ショットキー接合ＦＥＴ１０が得られる。ゲート１１１の両側に形成された金属膜１０８がソース／ドレイン１０９，１１０となり、シリコン基板１０１との間でショットキー接合を形成する。
　上述したように、本実施形態では、素子分離領域（１０２）によりシリコン基板（１０１）表層に画成された素子領域にゲート（１１１）を形成し（第１工程、図１Ａ）、ゲート（１１１）及び素子分離領域（１０２）をマスクとして自己整合によりシリコン基板（１０１）をエッチングする（第２工程、図１Ｂ）。
　次いで、ゲート（１１１）の側面に絶縁膜（シリコン窒化膜１０７、サイドウォール１０７ａ）を形成し（第３工程、図１Ｃ、Ｄ）、シリコン基板（１０１）のエッチング領域（１０１ａ）に、ソース／ドレイン（１０９，１１０）となる金属膜（１０８）を、無電解めっき法により選択的に形成する（第４工程、図１Ｅ）。
　これにより、ショットキー接合ＦＥＴのソース／ドレインを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来のフォトリソグラフィ工程を省略することができる。
　また、ソース／ドレインとなる金属膜をＰＶＤではなく無電解めっき法により形成するので、シリコン基板との界面が滑らかとなり、デバイス特性の向上を期待できる。
　第４工程で形成する金属膜（１０８）は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金で構成される。これにより、無電解めっき法により容易にソース／ドレインを形成することができる。
　以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
　上記実施形態では、シリコン基板上にショットキー接合ＦＥＴを形成する場合について説明したが、ＳＯＩ（silicononinsulator）基板上にショットキー接合ＦＥＴを形成する場合にも本発明を適用することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０　　ショットキー接合ＦＥＴ
１０１　シリコン基板
１０２　素子分離領域
１０３　ゲート絶縁膜
１０４　ゲート電極
１０５　絶縁膜
１０６　レジストパターン
１０７　シリコン窒化膜（絶縁膜）
１０８　金属膜
１０９，１１０　ソース／ドレイン
１１１　ゲート

Claims (4)

  1. 　素子分離領域によりシリコン基板表層に画成された素子領域にゲートを形成する第１工程と、
    　前記ゲート及び素子分離領域をマスクとして自己整合により前記シリコン基板をエッチングする第２工程と、
    　前記ゲートの側面に絶縁膜を形成する第３工程と、
    　前記シリコン基板のエッチング領域に、ソース／ドレインとなる金属膜を、無電解めっき法により選択的に形成する第４工程と、を備えることを特徴とする半導体装置の製造方法。
  2. 　前記金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　素子分離領域によりシリコン基板表層に画成された素子領域に形成されたゲートと、
    　前記ゲート及び素子分離領域をマスクとしてエッチングされた前記シリコン基板のエッチング領域に形成されたソース／ドレインと、を備えた半導体素子において、
    　前記ソース・ドレインは、無電解めっき法により選択的に形成された金属膜からなることを特徴とする半導体装置。
  4. 　前記金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項３に記載の半導体装置。
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