JPH09293722A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09293722A JPH09293722A JP10562196A JP10562196A JPH09293722A JP H09293722 A JPH09293722 A JP H09293722A JP 10562196 A JP10562196 A JP 10562196A JP 10562196 A JP10562196 A JP 10562196A JP H09293722 A JPH09293722 A JP H09293722A
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Abstract
(57)【要約】
【課題】 ポリサイド構造の配線層形成において、不純
物が導入されたドープトポリシリコン膜上にチタン膜を
形成し、熱処理によりチタン膜をシリサイド化させチタ
ンシリサイド膜を形成すると、不純物の影響によりチタ
ンシリサイド膜の表面モホロジーが悪くなる。 【解決手段】 ドープトポリシリコン８膜上に不純物を
含まないポリシリコン膜９を形成し、その上にチタン膜
１０を形成した後熱処理を施し、チタン膜１０と不純物
を含まないポリシリコン膜９とを反応させてチタンシリ
サイド膜１０ａを形成する。
物が導入されたドープトポリシリコン膜上にチタン膜を
形成し、熱処理によりチタン膜をシリサイド化させチタ
ンシリサイド膜を形成すると、不純物の影響によりチタ
ンシリサイド膜の表面モホロジーが悪くなる。 【解決手段】 ドープトポリシリコン８膜上に不純物を
含まないポリシリコン膜９を形成し、その上にチタン膜
１０を形成した後熱処理を施し、チタン膜１０と不純物
を含まないポリシリコン膜９とを反応させてチタンシリ
サイド膜１０ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特にポリシリコン膜上に金属シリサイド
膜が積層されて成るポリサイド構造の導電膜の形成に関
するものである。
造方法に関し、特にポリシリコン膜上に金属シリサイド
膜が積層されて成るポリサイド構造の導電膜の形成に関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、製造工
程も複雑化し、配線層形成後のアニール等の熱処理に耐
え得る高耐熱配線技術が重要となっている。現在、リン
等の不純物をドーピングして比抵抗を低くしたポリシリ
コン膜（以下、ドープトポリシリコン膜と称す）上にチ
タン等のシリサイド膜を積層したポリサイド構造の配線
層が高耐熱配線の１つとして広く用いられている。図３
は従来の半導体装置の配線層の形成方法を示す断面図で
ある。まず、素子形成された半導体基板１（以下、基板
と称す）上の全面にシリコン酸化膜から成る絶縁膜２を
形成し、その上の全面にＣＶＤ（Chemical Vapor Depos
ition）法によってドープトポリシリコン膜３を形成す
る（図３（ａ））。次に、ドープトポリシリコン膜３上
の全面に、スパッタ法によりチタン膜４を形成し（図３
（ｂ））、続いて、基板１にアニール処理を施して、チ
タン膜４を下地のドープトポリシリコン膜３と反応させ
てシリサイド化させ、チタンシリサイド膜４ａに変成す
る（図３（ｃ））。この後、写真製版技術およびエッチ
ング技術を用いて、チタンシリサイド膜４ａとドープト
ポリシリコン膜３とをパターニングして、チタンシリサ
イド／ドープトポリシリコンのポリサイド構造の配線層
５を形成する（図３（ｄ））。
程も複雑化し、配線層形成後のアニール等の熱処理に耐
え得る高耐熱配線技術が重要となっている。現在、リン
等の不純物をドーピングして比抵抗を低くしたポリシリ
コン膜（以下、ドープトポリシリコン膜と称す）上にチ
タン等のシリサイド膜を積層したポリサイド構造の配線
層が高耐熱配線の１つとして広く用いられている。図３
は従来の半導体装置の配線層の形成方法を示す断面図で
ある。まず、素子形成された半導体基板１（以下、基板
と称す）上の全面にシリコン酸化膜から成る絶縁膜２を
形成し、その上の全面にＣＶＤ（Chemical Vapor Depos
ition）法によってドープトポリシリコン膜３を形成す
る（図３（ａ））。次に、ドープトポリシリコン膜３上
の全面に、スパッタ法によりチタン膜４を形成し（図３
（ｂ））、続いて、基板１にアニール処理を施して、チ
タン膜４を下地のドープトポリシリコン膜３と反応させ
てシリサイド化させ、チタンシリサイド膜４ａに変成す
る（図３（ｃ））。この後、写真製版技術およびエッチ
ング技術を用いて、チタンシリサイド膜４ａとドープト
ポリシリコン膜３とをパターニングして、チタンシリサ
イド／ドープトポリシリコンのポリサイド構造の配線層
５を形成する（図３（ｄ））。
【０００３】
【発明が解決しようとする課題】従来のポリサイド構造
の配線層５は、上述したように、チタン膜４を熱処理に
より下地のドープトポリシリコン膜３と反応させてチタ
ンシリサイド膜４ａに変成する。このようなチタン膜４
のシリサイド化工程において、ドープトポリシリコン膜
３中の不純物の影響により、ドープトポリシリコン膜３
とチタン膜４の反応、すなわちチタン膜４のシリサイド
化は精密に制御するのが難しいものであった。このため
形成されたチタンシリサイド膜４ａは、表面モホロジー
の悪い膜となり抵抗値の分布が不均一となる。これによ
り、チタンシリサイド／ドープトポリシリコンで構成さ
れる配線層５は、配線抵抗の均一性を良好に形成するの
が困難であり、またこれが素子の特性劣化の原因になる
等の問題点があった。
の配線層５は、上述したように、チタン膜４を熱処理に
より下地のドープトポリシリコン膜３と反応させてチタ
ンシリサイド膜４ａに変成する。このようなチタン膜４
のシリサイド化工程において、ドープトポリシリコン膜
３中の不純物の影響により、ドープトポリシリコン膜３
とチタン膜４の反応、すなわちチタン膜４のシリサイド
化は精密に制御するのが難しいものであった。このため
形成されたチタンシリサイド膜４ａは、表面モホロジー
の悪い膜となり抵抗値の分布が不均一となる。これによ
り、チタンシリサイド／ドープトポリシリコンで構成さ
れる配線層５は、配線抵抗の均一性を良好に形成するの
が困難であり、またこれが素子の特性劣化の原因になる
等の問題点があった。
【０００４】この発明は、以上のような問題点を解消す
るためになされたものであり、ドープトポリシリコン膜
上に表面モホロジーの良好な金属シリサイド膜を形成
し、配線抵抗の均一性が良好で信頼性の高い、ポリサイ
ド構造の配線層を形成することを目的とする。
るためになされたものであり、ドープトポリシリコン膜
上に表面モホロジーの良好な金属シリサイド膜を形成
し、配線抵抗の均一性が良好で信頼性の高い、ポリサイ
ド構造の配線層を形成することを目的とする。
【０００５】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置の製造方法は、半導体基板上に形成され
た絶縁膜上の全面に、不純物が導入されたドープトシリ
コン膜を形成し、さらにその上の全面に不純物を含まな
いシリコン膜を形成する第１の工程と、上記シリコン膜
上の全面に高融点金属膜を形成する第２の工程と、熱処
理により上記高融点金属膜と下地の上記シリコン膜とを
反応させて金属シリサイド膜を形成し、上記ドープトシ
リコン膜上に上記金属シリサイド膜が積層された導電膜
を形成する第３の工程と、を有するものである。
わる半導体装置の製造方法は、半導体基板上に形成され
た絶縁膜上の全面に、不純物が導入されたドープトシリ
コン膜を形成し、さらにその上の全面に不純物を含まな
いシリコン膜を形成する第１の工程と、上記シリコン膜
上の全面に高融点金属膜を形成する第２の工程と、熱処
理により上記高融点金属膜と下地の上記シリコン膜とを
反応させて金属シリサイド膜を形成し、上記ドープトシ
リコン膜上に上記金属シリサイド膜が積層された導電膜
を形成する第３の工程と、を有するものである。
【０００６】この発明の請求項２に係わる半導体装置の
製造方法は、写真製版技術およびエッチング技術を用い
て、ドープトシリコン膜とその上に積層された膜とをパ
ターニングする工程を、第２の工程と第３の工程との
間、あるいは第３の工程終了後に行うものである。
製造方法は、写真製版技術およびエッチング技術を用い
て、ドープトシリコン膜とその上に積層された膜とをパ
ターニングする工程を、第２の工程と第３の工程との
間、あるいは第３の工程終了後に行うものである。
【０００７】この発明の請求項３に係わる半導体装置の
製造方法は、ドープトシリコン膜が、Ｐ型不純物が導入
された領域とＮ型不純物が導入された領域とを有するも
のである。
製造方法は、ドープトシリコン膜が、Ｐ型不純物が導入
された領域とＮ型不純物が導入された領域とを有するも
のである。
【０００８】この発明の請求項４に係わる半導体装置の
製造方法は、ドープトシリコン膜上に金属シリサイド膜
が積層された導電膜でデュアルゲート電極を構成するも
のである。
製造方法は、ドープトシリコン膜上に金属シリサイド膜
が積層された導電膜でデュアルゲート電極を構成するも
のである。
【０００９】この発明の請求項５に係わる半導体装置の
製造方法は、ドープトシリコン膜およびシリコン膜をポ
リシリコンで構成するものである。
製造方法は、ドープトシリコン膜およびシリコン膜をポ
リシリコンで構成するものである。
【００１０】この発明の請求項６に係わる半導体装置の
製造方法は、高融点金属膜をチタンで構成するものであ
る。
製造方法は、高融点金属膜をチタンで構成するものであ
る。
【００１１】この発明の請求項７に係わる半導体装置の
製造方法は、シリコン膜の膜厚を高融点金属膜の膜厚の
１〜３倍程度に形成するものである。
製造方法は、シリコン膜の膜厚を高融点金属膜の膜厚の
１〜３倍程度に形成するものである。
【００１２】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１はこの発明の実施の形態１により半
導体装置の配線層の形成方法を示す断面図である。ま
ず、素子形成された半導体基板６（以下、基板と称す）
上の全面に、例えばシリコン酸化膜から成る絶縁膜７を
形成し、その上の全面にリン等の不純物がドーピングさ
れたドープトシリコン膜としてのドープトポリシリコン
膜８を、ＣＶＤ法により、例えば約０．０３μｍの膜厚
に堆積する（図１（ａ））。つぎに、ドープトポリシリ
コン膜８上の全面に、不純物がドーピングされていない
シリコン膜としてのポリシリコン膜９を、ＣＶＤ法によ
り、例えば約０．０６μｍの膜厚に堆積する。前工程の
ドープトポリシリコン膜８の形成とポリシリコン膜９の
形成とは、同一装置内で連続的に形成しても、他の装置
で形成しても良い（図１（ｂ））。
いて説明する。図１はこの発明の実施の形態１により半
導体装置の配線層の形成方法を示す断面図である。ま
ず、素子形成された半導体基板６（以下、基板と称す）
上の全面に、例えばシリコン酸化膜から成る絶縁膜７を
形成し、その上の全面にリン等の不純物がドーピングさ
れたドープトシリコン膜としてのドープトポリシリコン
膜８を、ＣＶＤ法により、例えば約０．０３μｍの膜厚
に堆積する（図１（ａ））。つぎに、ドープトポリシリ
コン膜８上の全面に、不純物がドーピングされていない
シリコン膜としてのポリシリコン膜９を、ＣＶＤ法によ
り、例えば約０．０６μｍの膜厚に堆積する。前工程の
ドープトポリシリコン膜８の形成とポリシリコン膜９の
形成とは、同一装置内で連続的に形成しても、他の装置
で形成しても良い（図１（ｂ））。
【００１３】次に、ポリシリコン膜９上の全面に、高融
点金属膜としてのチタン膜１０をスパッタ法により例え
ば約０．０３μｍの膜厚に堆積する（図１（ｃ））。次
に、基板６に従来と同様にアニール処理を施し、チタン
膜１０を下地のポリシリコン膜９と反応させてシリサイ
ド化させ、金属シリサイド膜としてのチタンシリサイド
膜１０ａに変成する。これにより、ドープトポリシリコ
ン膜８上にチタンシリサイド膜１０ａが約０．０７μｍ
の膜厚に形成された導電膜１１が形成される（図１
（ｄ））。次に、写真製版技術およびエッチング技術を
用いて、導電膜１１をパターニングして、チタンシリサ
イド／ドープトポリシリコンのポリサイド構造の配線層
１１ａを形成する（図１（ｅ））。
点金属膜としてのチタン膜１０をスパッタ法により例え
ば約０．０３μｍの膜厚に堆積する（図１（ｃ））。次
に、基板６に従来と同様にアニール処理を施し、チタン
膜１０を下地のポリシリコン膜９と反応させてシリサイ
ド化させ、金属シリサイド膜としてのチタンシリサイド
膜１０ａに変成する。これにより、ドープトポリシリコ
ン膜８上にチタンシリサイド膜１０ａが約０．０７μｍ
の膜厚に形成された導電膜１１が形成される（図１
（ｄ））。次に、写真製版技術およびエッチング技術を
用いて、導電膜１１をパターニングして、チタンシリサ
イド／ドープトポリシリコンのポリサイド構造の配線層
１１ａを形成する（図１（ｅ））。
【００１４】この実施の形態１では、ドープトポリシリ
コン膜８上に不純物がドーピングされていないポリシリ
コン膜９を形成して、このポリシリコン膜９とその上に
形成されたチタン膜１０とを反応させてチタンシリサイ
ド膜１０ａを形成する。すなわち、チタン膜１０のシリ
サイド化工程において、ドープトポリシリコン膜８は関
与することなく、不純物を含まないポリシリコン膜９を
用いるため、不純物による悪影響を受けることなく、制
御性良く、良好にシリサイド化することができる。この
ため、表面モホロジーが良好で、抵抗値の均一性の向上
したチタンシリサイド膜１０ａを形成することができ、
チタンシリサイド／ドープトポリシリコンで構成される
配線層１１ａも、配線抵抗の均一性が良好で信頼性の高
いものが形成できる。
コン膜８上に不純物がドーピングされていないポリシリ
コン膜９を形成して、このポリシリコン膜９とその上に
形成されたチタン膜１０とを反応させてチタンシリサイ
ド膜１０ａを形成する。すなわち、チタン膜１０のシリ
サイド化工程において、ドープトポリシリコン膜８は関
与することなく、不純物を含まないポリシリコン膜９を
用いるため、不純物による悪影響を受けることなく、制
御性良く、良好にシリサイド化することができる。この
ため、表面モホロジーが良好で、抵抗値の均一性の向上
したチタンシリサイド膜１０ａを形成することができ、
チタンシリサイド／ドープトポリシリコンで構成される
配線層１１ａも、配線抵抗の均一性が良好で信頼性の高
いものが形成できる。
【００１５】なお、不純物がドーピングされていないポ
リシリコン膜９の膜厚は、チタン膜１０の膜厚の１〜３
倍程度が望ましく、１倍未満であれば下層のドープトポ
リシリコン膜８までシリサイド化の反応に用いてしま
い、不純物の悪影響を受け、また３倍を超えるとシリサ
イド化工程終了後にもポリシリコン膜９が残存して、配
線抵抗が低減できない。このように、ポリシリコン膜９
の膜厚をチタン膜１０の膜厚の１〜３倍程度に形成する
ことにより信頼性の高い配線層１１ａが形成できる。
リシリコン膜９の膜厚は、チタン膜１０の膜厚の１〜３
倍程度が望ましく、１倍未満であれば下層のドープトポ
リシリコン膜８までシリサイド化の反応に用いてしま
い、不純物の悪影響を受け、また３倍を超えるとシリサ
イド化工程終了後にもポリシリコン膜９が残存して、配
線抵抗が低減できない。このように、ポリシリコン膜９
の膜厚をチタン膜１０の膜厚の１〜３倍程度に形成する
ことにより信頼性の高い配線層１１ａが形成できる。
【００１６】また、ドープトポリシリコン膜８およびポ
リシリコン膜９の形成は、ＣＶＤ法以外でも、スパッタ
法のようなＰＶＤ（Physical Vapor Deposition）法に
よるものでも良く、その場合、ドープトポリシリコン膜
８における不純物のドーピングは、成膜後にイオン注入
法または熱拡散法により行う。また、この実施の形態で
はドープトシリコン膜およびシリコン膜にドープトポリ
シリコン膜８およびポリシリコン膜９を用いたため、容
易に信頼性の高い配線層１１ａが形成できるが、それ以
外でも、アモルファスシリコンにそれぞれ不純物をドー
ピングしたものとしないものとを用いても良い。
リシリコン膜９の形成は、ＣＶＤ法以外でも、スパッタ
法のようなＰＶＤ（Physical Vapor Deposition）法に
よるものでも良く、その場合、ドープトポリシリコン膜
８における不純物のドーピングは、成膜後にイオン注入
法または熱拡散法により行う。また、この実施の形態で
はドープトシリコン膜およびシリコン膜にドープトポリ
シリコン膜８およびポリシリコン膜９を用いたため、容
易に信頼性の高い配線層１１ａが形成できるが、それ以
外でも、アモルファスシリコンにそれぞれ不純物をドー
ピングしたものとしないものとを用いても良い。
【００１７】さらにまた、チタン膜１０の形成もスパッ
タ法に限らずＣＶＤ法等他の方法によるものでも良い。
また、チタン膜１０を用いたチタンシリサイド膜１０ａ
は比抵抗が低く、低抵抗な配線層１１ａの形成に適して
いるが、チタン膜１０以外のタングステン、モリブデ
ン、コバルト、ニッケル等の他の高融点金属膜を用いて
金属シリサイド膜を形成しても良い。
タ法に限らずＣＶＤ法等他の方法によるものでも良い。
また、チタン膜１０を用いたチタンシリサイド膜１０ａ
は比抵抗が低く、低抵抗な配線層１１ａの形成に適して
いるが、チタン膜１０以外のタングステン、モリブデ
ン、コバルト、ニッケル等の他の高融点金属膜を用いて
金属シリサイド膜を形成しても良い。
【００１８】また、この実施の形態では、チタンシリサ
イド膜１０ａ形成後にパターニングして配線層１１ａを
形成したが、チタン膜１０形成後に、シリサイド化工程
よりも前にパターニングを行って、ドープトポリシリコ
ン膜８、ポリシリコン膜９およびチタン膜１０の三層か
らなるパターンを形成し、その後アニール処理を施して
チタン膜１０をシリサイド化させて配線層１１ａを形成
しても良い。このようなパターニング後にシリサイド化
する場合、従来のものではシリサイド化の制御性が悪
く、パターンが微細になるほど悪影響が出易いものであ
ったが、この実施の形態では、良好にシリサイド化でき
信頼性の高い配線層１１ａが得られる。
イド膜１０ａ形成後にパターニングして配線層１１ａを
形成したが、チタン膜１０形成後に、シリサイド化工程
よりも前にパターニングを行って、ドープトポリシリコ
ン膜８、ポリシリコン膜９およびチタン膜１０の三層か
らなるパターンを形成し、その後アニール処理を施して
チタン膜１０をシリサイド化させて配線層１１ａを形成
しても良い。このようなパターニング後にシリサイド化
する場合、従来のものではシリサイド化の制御性が悪
く、パターンが微細になるほど悪影響が出易いものであ
ったが、この実施の形態では、良好にシリサイド化でき
信頼性の高い配線層１１ａが得られる。
【００１９】実施の形態２．上記実施の形態１で示した
ようなポリサイド構造の配線層形成方法を、デュアルゲ
ート電極の形成に適用した例を以下に示す。なお、デュ
アルゲート電極とは、Ｎ型とＰ型の双方のＭＯＳＦＥＴ
を有する半導体装置で、Ｎ型ＭＯＳＦＥＴにおけるゲー
ト電極をＮ型不純物がドーピングされたポリシリコンで
構成し、Ｐ型ＭＯＳＦＥＴにおけるゲート電極をＰ型不
純物がドーピングされたポリシリコンで構成したもので
ある。
ようなポリサイド構造の配線層形成方法を、デュアルゲ
ート電極の形成に適用した例を以下に示す。なお、デュ
アルゲート電極とは、Ｎ型とＰ型の双方のＭＯＳＦＥＴ
を有する半導体装置で、Ｎ型ＭＯＳＦＥＴにおけるゲー
ト電極をＮ型不純物がドーピングされたポリシリコンで
構成し、Ｐ型ＭＯＳＦＥＴにおけるゲート電極をＰ型不
純物がドーピングされたポリシリコンで構成したもので
ある。
【００２０】図２は、この発明の実施の形態２による半
導体装置のデュアルゲート電極の形成方法を示す断面図
である。まず、基板６の所定領域にフィールド絶縁膜１
２を形成した後、絶縁膜としてのゲート酸化膜１３を形
成し、その後ＮＭＯＳＦＥＴ形成予定領域にＮ型不純物
がドーピングされたドープトシリコン膜としてのＮ型ド
ープトポリシリコン膜１４ａを、ＰＭＯＳＦＥＴ形成予
定領域にＰ型不純物がドーピングされたドープトシリコ
ン膜としてのＰ型ドープトポリシリコン膜１４ｂを形成
する。このＮ型およびＰ型のドープトポリシリコン膜１
４ａ、１４ｂの形成は、例えば、全面にポリシリコン膜
を堆積した後、レジストマスクを用いて選択的にイオン
注入により不純物をドーピングする（図２（ａ））。
導体装置のデュアルゲート電極の形成方法を示す断面図
である。まず、基板６の所定領域にフィールド絶縁膜１
２を形成した後、絶縁膜としてのゲート酸化膜１３を形
成し、その後ＮＭＯＳＦＥＴ形成予定領域にＮ型不純物
がドーピングされたドープトシリコン膜としてのＮ型ド
ープトポリシリコン膜１４ａを、ＰＭＯＳＦＥＴ形成予
定領域にＰ型不純物がドーピングされたドープトシリコ
ン膜としてのＰ型ドープトポリシリコン膜１４ｂを形成
する。このＮ型およびＰ型のドープトポリシリコン膜１
４ａ、１４ｂの形成は、例えば、全面にポリシリコン膜
を堆積した後、レジストマスクを用いて選択的にイオン
注入により不純物をドーピングする（図２（ａ））。
【００２１】次に、Ｎ型およびＰ型のドープトポリシリ
コン膜１４ａ、１４ｂ上の全面に、不純物がドーピング
されていないシリコン膜としてのポリシリコン膜１５
を、例えばＣＶＤ法により形成し（図２（ｂ））、その
上の全面に、高融点金属膜としてのチタン膜１６を例え
ばスパッタ法により形成する（図２（ｃ））。続いて基
板６にアニール処理を施し、チタン膜１６を下地のポリ
シリコン膜１５と反応させてシリサイド化させ、金属シ
リサイド膜としてのチタンシリサイド膜１６ａに変成す
る。これにより、Ｎ型およびＰ型のドープトポリシリコ
ン膜１４ａ、１４ｂ上にチタンシリサイド膜１６ａが積
層された導電膜１７が形成される（図２（ｄ））。次
に、写真製版技術およびエッチング技術を用いて、導電
膜１７をパターニングして、ＮＭＯＳＦＥＴ形成領域に
はチタンシリサイド／Ｎ型ドープトポリシリコンのポリ
サイド構造のＮ型ゲート電極１８ａを、ＰＭＯＳＦＥＴ
形成領域にはチタンシリサイド／Ｐ型ドープトポリシリ
コンのポリサイド構造のＰ型ゲート電極１８ｂを形成し
て、デュアルゲート電極１８の形成を完了する（図２
（ｅ））。この後、ソース・ドレイン領域（図示せず）
の形成および所定の工程を経て半導体装置を完成する。
コン膜１４ａ、１４ｂ上の全面に、不純物がドーピング
されていないシリコン膜としてのポリシリコン膜１５
を、例えばＣＶＤ法により形成し（図２（ｂ））、その
上の全面に、高融点金属膜としてのチタン膜１６を例え
ばスパッタ法により形成する（図２（ｃ））。続いて基
板６にアニール処理を施し、チタン膜１６を下地のポリ
シリコン膜１５と反応させてシリサイド化させ、金属シ
リサイド膜としてのチタンシリサイド膜１６ａに変成す
る。これにより、Ｎ型およびＰ型のドープトポリシリコ
ン膜１４ａ、１４ｂ上にチタンシリサイド膜１６ａが積
層された導電膜１７が形成される（図２（ｄ））。次
に、写真製版技術およびエッチング技術を用いて、導電
膜１７をパターニングして、ＮＭＯＳＦＥＴ形成領域に
はチタンシリサイド／Ｎ型ドープトポリシリコンのポリ
サイド構造のＮ型ゲート電極１８ａを、ＰＭＯＳＦＥＴ
形成領域にはチタンシリサイド／Ｐ型ドープトポリシリ
コンのポリサイド構造のＰ型ゲート電極１８ｂを形成し
て、デュアルゲート電極１８の形成を完了する（図２
（ｅ））。この後、ソース・ドレイン領域（図示せず）
の形成および所定の工程を経て半導体装置を完成する。
【００２２】この実施の形態では、この発明による配線
層の形成方法をポリサイド構造のデュアルゲート電極１
８の形成に適用したものである。従来、Ｎ型ゲート電極
上層部のチタンシリサイド膜はＮ型ドープトポリシリコ
ンとチタン膜との反応で形成され、一方、Ｐ型ゲート電
極上層部のチタンシリサイド膜はＰ型ドープトポリシリ
コンとチタン膜との反応で形成されていたため、Ｎ型ゲ
ート電極領域とＰ型ゲート電極領域との境界部でチタン
シリサイド膜が薄くなったり、剥れが生じたりすること
があったが、不純物を含まないポリシリコン膜１５とチ
タン膜１６との反応でチタンシリサイド膜１６ａを形成
することによって、Ｎ型ゲート電極１８ａ領域とＰ型ゲ
ート電極１８ｂ領域との双方において同じ状態でチタン
膜１６がシリサイド化できるため、Ｎ型ゲート電極１８
ａとＰ型ゲート電極１８ｂとの境界部で不都合を生じる
ことはない。このため、上層部のチタンシリサイド膜１
６ａの表面モホロジーが良好で、抵抗値の均一性が良
く、さらにＮ型とＰ型との境界部での信頼性が向上した
デュアルゲート電極１８が形成できる。
層の形成方法をポリサイド構造のデュアルゲート電極１
８の形成に適用したものである。従来、Ｎ型ゲート電極
上層部のチタンシリサイド膜はＮ型ドープトポリシリコ
ンとチタン膜との反応で形成され、一方、Ｐ型ゲート電
極上層部のチタンシリサイド膜はＰ型ドープトポリシリ
コンとチタン膜との反応で形成されていたため、Ｎ型ゲ
ート電極領域とＰ型ゲート電極領域との境界部でチタン
シリサイド膜が薄くなったり、剥れが生じたりすること
があったが、不純物を含まないポリシリコン膜１５とチ
タン膜１６との反応でチタンシリサイド膜１６ａを形成
することによって、Ｎ型ゲート電極１８ａ領域とＰ型ゲ
ート電極１８ｂ領域との双方において同じ状態でチタン
膜１６がシリサイド化できるため、Ｎ型ゲート電極１８
ａとＰ型ゲート電極１８ｂとの境界部で不都合を生じる
ことはない。このため、上層部のチタンシリサイド膜１
６ａの表面モホロジーが良好で、抵抗値の均一性が良
く、さらにＮ型とＰ型との境界部での信頼性が向上した
デュアルゲート電極１８が形成できる。
【００２３】なお、この実施の形態においても、ドープ
トポリシリコン膜１４ａ、１４ｂおよびポリシリコン膜
１５の代わりにアモルファスシリコンを用いても良く、
また、チタン膜１６以外の高融点金属膜を用いても良
い。さらに、Ｎ型およびＰ型のゲート電極１８ａ、１８
ｂのパターニングは、チタン膜のシリサイド化工程の前
に行っても良い。
トポリシリコン膜１４ａ、１４ｂおよびポリシリコン膜
１５の代わりにアモルファスシリコンを用いても良く、
また、チタン膜１６以外の高融点金属膜を用いても良
い。さらに、Ｎ型およびＰ型のゲート電極１８ａ、１８
ｂのパターニングは、チタン膜のシリサイド化工程の前
に行っても良い。
【００２４】また、この実施の形態では、デュアルゲー
ト電極１８の形成について説明したが、ドープトポリシ
リコン膜１４ａ、１４ｂが、Ｎ型不純物が導入された領
域とＰ型不純物が導入された領域とを有する場合であれ
ば、同様の効果が得られる。
ト電極１８の形成について説明したが、ドープトポリシ
リコン膜１４ａ、１４ｂが、Ｎ型不純物が導入された領
域とＰ型不純物が導入された領域とを有する場合であれ
ば、同様の効果が得られる。
【００２５】
【発明の効果】以上のようにこの発明によると、不純物
が導入されたドープトシリコン膜、不純物を含まないシ
リコン膜、および高融点金属膜を順次積層した後、熱処
理により上記高融点金属膜をシリサイド化するため、不
純物の悪影響を受けることなく制御性良く高融点金属膜
をシリサイド化することができ、表面モホロジーが良好
で、抵抗値の均一性の向上した金属シリサイド膜が形成
でき、信頼性の高い導電膜が得られる。
が導入されたドープトシリコン膜、不純物を含まないシ
リコン膜、および高融点金属膜を順次積層した後、熱処
理により上記高融点金属膜をシリサイド化するため、不
純物の悪影響を受けることなく制御性良く高融点金属膜
をシリサイド化することができ、表面モホロジーが良好
で、抵抗値の均一性の向上した金属シリサイド膜が形成
でき、信頼性の高い導電膜が得られる。
【００２６】またこの発明によると、熱処理により金属
シリサイド膜を形成する前あるいは後にパターニングを
行うため、抵抗値の均一性が良好で信頼性の高い導電膜
パターンが得られる。
シリサイド膜を形成する前あるいは後にパターニングを
行うため、抵抗値の均一性が良好で信頼性の高い導電膜
パターンが得られる。
【００２７】またこの発明によると、ドープトシリコン
膜が、Ｐ型不純物が導入された領域とＮ型不純物が導入
された領域とを有するため、これら二つの領域で均一な
金属シリサイド膜が形成でき、二つの領域の境界部での
信頼性が向上した導電膜を形成することができる。
膜が、Ｐ型不純物が導入された領域とＮ型不純物が導入
された領域とを有するため、これら二つの領域で均一な
金属シリサイド膜が形成でき、二つの領域の境界部での
信頼性が向上した導電膜を形成することができる。
【００２８】またこの発明によると、ドープトシリコン
膜上に金属シリサイド膜が積層された導電膜でデュアル
ゲート電極を構成するため、抵抗値の均一性が向上した
信頼性の高いデュアルゲート電極が得られる。
膜上に金属シリサイド膜が積層された導電膜でデュアル
ゲート電極を構成するため、抵抗値の均一性が向上した
信頼性の高いデュアルゲート電極が得られる。
【００２９】またこの発明によると、ドープトシリコン
膜およびシリコン膜をポリシリコンで構成するため、形
成が容易で信頼性の高い導電膜が形成でき、上述した効
果が確実に得られる。
膜およびシリコン膜をポリシリコンで構成するため、形
成が容易で信頼性の高い導電膜が形成でき、上述した効
果が確実に得られる。
【００３０】またこの発明によると、高融点金属膜をチ
タン膜で構成するため、低抵抗で信頼性の高い導電膜が
形成できる。
タン膜で構成するため、低抵抗で信頼性の高い導電膜が
形成できる。
【００３１】またこの発明によると、シリコン膜の膜厚
を高融点金属膜の１〜３倍程度に形成するため、シリコ
ン膜が高融点金属膜のシリサイド化に有効に用いられ、
信頼性の高い導電膜が形成できる。
を高融点金属膜の１〜３倍程度に形成するため、シリコ
ン膜が高融点金属膜のシリサイド化に有効に用いられ、
信頼性の高い導電膜が形成できる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
６ 半導体基板、７ 絶縁膜、 ８ ドープトシリコン膜としてのドープトポリシリコン
膜、 ９ シリコン膜としてのポリシリコン膜、 １０ 高融点金属膜としてのチタン膜、 １０ａ 金属シリサイド膜としてのチタンシリサイド
膜、１１ 導電膜、 １３ 絶縁膜としてのゲート酸化膜、 １４ａ ドープトシリコン膜としてのＮ型ドープトポリ
シリコン膜、 １４ｂ ドープトシリコン膜としてのＰ型ドープトポリ
シリコン膜、 １５ シリコン膜としてのポリシリコン膜、 １６ 高融点金属膜としてのチタン膜、 １６ａ 金属シリサイド膜としてのチタンシリサイド
膜、１７ 導電膜、 １８ デュアルゲート電極。
膜、 ９ シリコン膜としてのポリシリコン膜、 １０ 高融点金属膜としてのチタン膜、 １０ａ 金属シリサイド膜としてのチタンシリサイド
膜、１１ 導電膜、 １３ 絶縁膜としてのゲート酸化膜、 １４ａ ドープトシリコン膜としてのＮ型ドープトポリ
シリコン膜、 １４ｂ ドープトシリコン膜としてのＰ型ドープトポリ
シリコン膜、 １５ シリコン膜としてのポリシリコン膜、 １６ 高融点金属膜としてのチタン膜、 １６ａ 金属シリサイド膜としてのチタンシリサイド
膜、１７ 導電膜、 １８ デュアルゲート電極。
Claims (7)
- 【請求項１】 半導体基板上に形成された絶縁膜上の全
面に、不純物が導入されたドープトシリコン膜を形成
し、さらにその上の全面に不純物を含まないシリコン膜
を形成する第１の工程と、上記シリコン膜上の全面に高
融点金属膜を形成する第２の工程と、熱処理により上記
高融点金属膜と下地の上記シリコン膜とを反応させて金
属シリサイド膜を形成し、上記ドープトシリコン膜上に
上記金属シリサイド膜が積層された導電膜を形成する第
３の工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 写真製版技術およびエッチング技術を用
いて、ドープトシリコン膜とその上に積層された膜とを
パターニングする工程を、第２の工程と第３の工程との
間、あるいは第３の工程終了後に行うことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 ドープトシリコン膜が、Ｐ型不純物が導
入された領域とＮ型不純物が導入された領域とを有する
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。 - 【請求項４】 ドープトシリコン膜上に金属シリサイド
膜が積層された導電膜でデュアルゲート電極を構成する
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 ドープトシリコン膜およびシリコン膜を
ポリシリコンで構成することを特徴とする請求項１〜４
のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 高融点金属膜をチタンで構成することを
特徴とする請求項１〜５のいずれかに記載の半導体装置
の製造方法。 - 【請求項７】 シリコン膜の膜厚を高融点金属膜の膜厚
の１〜３倍程度に形成することを特徴とする請求項１〜
６のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10562196A JPH09293722A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10562196A JPH09293722A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293722A true JPH09293722A (ja) | 1997-11-11 |
Family
ID=14412571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10562196A Pending JPH09293722A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685904B1 (ko) * | 2005-10-04 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
| KR100800672B1 (ko) * | 2006-08-31 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
-
1996
- 1996-04-25 JP JP10562196A patent/JPH09293722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685904B1 (ko) * | 2005-10-04 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
| KR100800672B1 (ko) * | 2006-08-31 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
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