KR100685904B1 - 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 - Google Patents
풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 Download PDFInfo
- Publication number
- KR100685904B1 KR100685904B1 KR1020050093005A KR20050093005A KR100685904B1 KR 100685904 B1 KR100685904 B1 KR 100685904B1 KR 1020050093005 A KR1020050093005 A KR 1020050093005A KR 20050093005 A KR20050093005 A KR 20050093005A KR 100685904 B1 KR100685904 B1 KR 100685904B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- forming
- silicide
- metal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 34
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 abstract description 3
- 241000027294 Fusi Species 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000008571 general function Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 풀리 실리사이드 게이트(Fully Silicided Gate: 이하, FUSI 게이트)와 그 FUSI 게이트를 가진 반도체 소자의 제조 방법에 관한 것으로서, 기판 상에 게이트 절연막을 형성하는 제 1 단계; 상기 게이트 절연막 상에 폴리 실리콘 층을 형성하는 제 2 단계; 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 제 3 단계; 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 4 단계; 상기 게이트 전극의 측벽에 측벽 스페이스를 형성하는 제 5 단계; 상기 측벽 스페이스를 가진 상기 게이트 전극의 양측에 소오스 및 드레인 영역을 각각 형성하는 제 6 단계; 및 상기 소오스 및 상기 드레인 영역의 상부에 실리사이드 층을 형성하는 제 7 단계를 포함하여 구성되어, 기존의 FUSI 게이트 형성 공정과 비교하여 CMP와 같은 연마 공정을 배제할 수 있으므로 공정을 단순화시키고 또한 연마 공정의 수행으로 인한 스크래치(scratch) 및 잔류물(residue) 등의 발생을 방지하므로 소자의 특성을 향상시키는 효과가 창출된다
반도체, 풀리 실리사이드, 게이트, 연마
Description
도 1A 내지 도 1J는 종래 기술에 따른 풀리 실리사이드 게이트 형성 방법의 공정 단면도,
도 2A 내지 도 2I는 본 발명에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다.
* 도면의 주요 부분에 대한 설명
20: 웨이퍼(또는 기판) 21: 게이트 옥사이드
22: 폴리 실리콘 층 22a: FUSI 게이트 층
22b: FUSI 게이트 23,24,26: 금속층
25: 측벽 스페이서 27: 소오스/드레인 실리사이드층
S: 소오스 영역 D: 드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 소자의 풀리 실리사이드 게이트(Fully Silicided Gate: 이하, FUSI 게이트)와 그 FUSI 게이 트를 가진 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 사용되고 있는 폴리 실리콘 게이트(Poly Si Gate)는 반도체 소자의 사이즈(size) 감소에 따라 높은 게이트 저항(High gate Resistance), 다결정 실리콘 공핍(Poly depletion), 및 보론 관통(Boron penetration) 등의 문제가 발생되어서, 메탈 게이트(Metal Gate) 등으로 대체되고 있다. 하지만, 순수한 TiN, TaN, 및 TiSiN 등을 이용한 메탈 게이트는 NMOS나 PMOS의 일 함수(work function)가 거의 변화지 않기 때문에, 현재는 주로 실리사이드를 게이트 전체에 형성시켜주는 FUSI 게이트가 중요하게 대두되고 있다.
도 1A 내지 1J는 종래 기술에 따른 풀리 실리사이드 게이트 형성 방법의 공정 단면도이다.
도 1A에 도시된 바와 같이, 소자간 분리막(미도시)이 형성된 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판(10) 상에 게이트 산화막(11)을 형성한다.
도 1B에 도시된 바와같이, 게이트 리소그라피 및 에칭 공정을 통해 상기 게이트 산화막(11) 상에 폴리실리콘 게이트 층(12) 및 옥사이드 하드 마스크 층(13)을 형성한다.
도 1C에 도시된 바와 같이, 확장 이온 주입 공정을 수행한다.
도 1D에 도시된 바와 같이, 측벽 스페이서(spacer)(14)를 형성한다.
도 1E에 도시된 바와 같이, 선택적인 실리콘 성장 공정을 수행하여 상기 기판(10)의 소오스/드레인 영역 부분의 확장 영역(15)을 형성한다.
도 1F에 도시된 바와 같이, 소오스/드레인 영역에 불순물 이온을 주입한다.
도 1G에 도시된 바와 같이, 상기 소오스 드레인 영역 상에 Co가 있는 실리사이드층(16)을 형성한다.
도 1H에 도시된 바와 같이, 질화막 및 산화막(17)을 형성한다.
도 1I에 도시된 바와 같이, 게이트 노출을 위한 화학기계적 연마(CMP) 공정을 수행한다.
마지막으로, 도 1J에 도시된 바와 같이, 상기 게이트 전체를 Ni가 있는 실리사이드로 게이트(18)로 만들도록 한다.
도 1A 내지 도 1J를 참조하여 설명된 종래 기술에 따른 FUSI 게이트는, 일반 폴리 실리콘 게이트의 상술된 단점을 없앰과 아울러 게이트에 주입된 Ni와 같은 도펀트(dopant)에 의해 일 함수가 일반 폴리 실리콘 게이트와 비슷한 범위에서 움직이는 장점이 있다.
그러나, FUSI 게이트의 형성 공정은 도 1I에 도시된 바와 같이 CMP와 같은 공정이 필요하므로 기존의 실리사이드 형성 공정에 비해서 공정이 복잡하며, 특히 그 CMP 공정 시 발생하는 스크래치(scratch) 및 잔류물(residue) 등에 의해 소자의 특성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, 그 목적은 CMP 와 같은 공정 없이 간단히 FUSI 게이트를 만들 수 있도록 하는, FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 FUSI 게이트 형성 방법은, 기판 상에 폴리 실리콘 층을 형성하는 제 1 단계; 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 제 2 단계; 및 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 3 단계를 포함하여 구성된다.
상기 기판과 상기 폴리 실리콘 층 사이에 게이트 절연막을 형성하는 단계를 더 포함한다.
상기 제 2 단계는, 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및 상기 제 1 및 제 2 금속층을 열처리하는 단계를 포함하여 구성되며, 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 기판 상에 게이트 절연막을 형성하는 제 1 단계; 상기 게이트 절연막 상에 폴리 실리콘 층을 형성하는 제 2 단계; 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 제 3 단계; 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 4 단계; 상기 게이트 전극의 측벽에 측벽 스페이스를 형성하는 제 5 단계; 상기 측벽 스페이스를 가진 상기 게이트 전극의 양측에 소오스 및 드레인 영역을 각각 형성하는 제 6 단계; 및 상기 소오스 및 상기 드레인 영역의 상부에 실리사이드 층을 형성하는 제 7 단계를 포함하여 구성된다.
상기 제 3 단계는, 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및 상기 제 1 및 제 2 금속 층을 열처리하는 단계를 포함하여 구성되며, 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행할 수 있다.
상술된 바와 같이, 본 발명에서는 연마와 같은 공정 없이 폴리실리콘 전체를 균일한 FUSI 형태로 만들어 준 후 그 FUSI 층을 원하는 형태로 패터닝하여 게이트를 만들어 줌으로서, 간단히 FUSI 게이트를 만들 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법을 설명한다.
도 2A 내지 도 2I는 본 발명에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다
먼저, 도 2A에 도시된 바와 같이, 실리콘 웨이퍼(wafer)(또는 기판이라 칭함)(20) 위에 게이트 절연막으로서의 옥사이드층(21)을 형성하고, 그 게이트 옥사이드층(21) 위에 폴리 실리콘 층(22)을 형성한다. 상기 게이트 옥사이드층(21) 및 상기 폴리 실리콘 층(22)은 증착 방법을 사용하여 형성한다.
도 2B에 도시된 바와 같이, 상기 폴리 실리콘 층(22) 위에 그 폴리 실리콘 층(22)을 실리사이드층으로서의 NiSi 층으로 만들기 위해 Ni로 이루어진 제 1 금속층(23)과 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 캡 층(cap layer)로서의 제 2 금속층(24)을 순차적으로 형성한다. 상기 제 1 및 제 2 금속층들은 증착 방법을 사용하여 형성한다.
상기 제 1 금속층(23)은 다른 예로 Co로 이루어진 금속층으로 형성할 수 있다. 상기 제 1 금속층(23)은 또 다른 예로 Ti, Co, Ni, Mo 및 Ta 중의 어느 하나 또는 이들의 조합으로 이루어진 금속층으로 형성할 수 있다.
다음, 도 2B와 같은 중간 구조물을 열처리하여, 도 2C에 도시된 바와 같이 상기 폴리 실리콘 층(22)을 FUSI 층으로서의 메탈 게이트 층(22a)으로 만들도록 한다. 상기 메탈 게이트 층(22a)의 상부에 있는 금속층(23a,24a)은 상기 열처리 공정에서 상기 제 1 및 제 2 금속층(23,24)들이 반응치 못하고 남는 잔류 금속층을 나타낸다.
도 2D에 도시된 바와 같이, HF를 이용한 세정 공정을 통해 상기 잔류 금속층(23a,24a)을 제거한다.
도 2E에 도시된 바와 같이, 상기 메탈 게이트 층(22a) 및 상기 게이트 옥사이드층(21)을 노광 및 식각 공정을 통해 패터닝하여 FUSI 게이트 전극(22b)으로 만든다.
도 2F에 도시된 바와 같이, 상기 도 2E의 중간 구조물 전체 위에 실리콘 옥사이드(Si Oxide) 또는 실리콘 나트라이드(Si Nitride) 층을 형성한 후 식각하여, 상기 FUSI 게이트 전극(22b)의 양측에 측벽 스페이스(25)를 형성한다.
도 2G에 도시된 바와 같이, 상기 측벽 스페이스(25)를 가진 상기 FUSI 게이트 전극(22b)을 마스크로 하여 상기 기판(20)내에 불순물 이온을 주입함으로서, 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기 불순물 이온은 As, B, P, 및 In 중의 하나이다.
다음, 도 2H에 도시된 바와 같이, 상기 소오스/드레인 영역들(S/D)을 실리사이드화 시키기 위해 금속층(26)을 증착 방식으로 형성한다
마지막으로, 도 2I에 도시된 바와 같이, 상기 금속층(26)을 패터닝하고 열처리하여 상기 소오스/드레인 영역들(S/D)의 상부에 소오스/드레인 실리사이드층(27)을 형성한다. 상기 실리사이드층(27)의 형성 방법은 상기 FUSI 게이트 층(22a)의 형성 방법을 적용하면 된다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 기존의 FUSI 게이트 형성 공정과 비교하여 CMP와 같은 연마 공정을 배제할 수 있으므로 공정을 단순화시키고 또한 연마 공정의 수행으로 인한 스크래치(scratch) 및 잔류물(residue) 등의 발생을 방지하므로 소자의 특성을 향상시키는 효과가 창출된다.
Claims (11)
- 기판 상에 폴리 실리콘 층을 형성하는 단계;상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계;상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계;상기 제 1 및 제 2 금속층을 열처리하여, 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 단계; 및상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 3 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.
- 제 1 항에 있어서,상기 기판과 상기 폴리 실리콘 층 사이에 게이트 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행 함을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 금속층은 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 폴리 실리콘 층을 형성하는 단계;상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계;상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및상기 제 1 및 제 2 금속층을 열처리하여 폴리 실리콘 층을 실리사이드 층으로 만드는 단계;상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 단계;상기 게이트 전극의 측벽에 측벽 스페이스를 형성하는 단계;상기 측벽 스페이스를 가진 상기 게이트 전극의 양측에 소오스 및 드레인 영역을 각각 형성하는 단계; 및상기 소오스 및 상기 드레인 영역의 상부에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.
- 삭제
- 제 7 항에 있어서,상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행 함을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 2 금속층은 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093005A KR100685904B1 (ko) | 2005-10-04 | 2005-10-04 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
| US11/320,704 US20070077756A1 (en) | 2005-10-04 | 2005-12-30 | Methods of fabricating a fully silicided gate and semiconductor memory device having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093005A KR100685904B1 (ko) | 2005-10-04 | 2005-10-04 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100685904B1 true KR100685904B1 (ko) | 2007-02-26 |
Family
ID=37902448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050093005A KR100685904B1 (ko) | 2005-10-04 | 2005-10-04 | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070077756A1 (ko) |
| KR (1) | KR100685904B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200816312A (en) * | 2006-09-28 | 2008-04-01 | Promos Technologies Inc | Method for forming silicide layer on a silicon surface and its use |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293722A (ja) * | 1996-04-25 | 1997-11-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11297637A (ja) * | 1998-03-13 | 1999-10-29 | St Microelectronics Sa | シリコン半導体基板にチタン・シリサイド層を形成するプロセスおよびチタン・シリサイド層を含む半導体デバイス |
| KR20010058332A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| KR20010059735A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 금속 게이트전극을 갖는 모스트랜지스터 제조방법 |
| KR20040009750A (ko) * | 2002-07-25 | 2004-01-31 | 동부전자 주식회사 | 모스 트랜지스터의 제조 방법 |
| US6902994B2 (en) * | 2003-08-15 | 2005-06-07 | United Microelectronics Corp. | Method for fabricating transistor having fully silicided gate |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204103B1 (en) * | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
| US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
| US7122472B2 (en) * | 2004-12-02 | 2006-10-17 | International Business Machines Corporation | Method for forming self-aligned dual fully silicided gates in CMOS devices |
-
2005
- 2005-10-04 KR KR1020050093005A patent/KR100685904B1/ko not_active IP Right Cessation
- 2005-12-30 US US11/320,704 patent/US20070077756A1/en not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293722A (ja) * | 1996-04-25 | 1997-11-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11297637A (ja) * | 1998-03-13 | 1999-10-29 | St Microelectronics Sa | シリコン半導体基板にチタン・シリサイド層を形成するプロセスおよびチタン・シリサイド層を含む半導体デバイス |
| KR20010058332A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| KR20010059735A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 금속 게이트전극을 갖는 모스트랜지스터 제조방법 |
| KR20040009750A (ko) * | 2002-07-25 | 2004-01-31 | 동부전자 주식회사 | 모스 트랜지스터의 제조 방법 |
| US6902994B2 (en) * | 2003-08-15 | 2005-06-07 | United Microelectronics Corp. | Method for fabricating transistor having fully silicided gate |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070077756A1 (en) | 2007-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7666748B2 (en) | Method of forming amorphous source/drain extensions | |
| US6645818B1 (en) | Method to fabricate dual-metal gate for N- and P-FETs | |
| KR100500451B1 (ko) | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 | |
| KR100992036B1 (ko) | 응력이 가해진 게이트 금속 실리사이드층을 포함하는고성능 ｍｏｓｆｅｔ 및 그 제조 방법 | |
| KR101027107B1 (ko) | 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ | |
| US8110897B2 (en) | Semiconductor device with carbon-containing region | |
| US7176537B2 (en) | High performance CMOS with metal-gate and Schottky source/drain | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| US7843013B2 (en) | Semiconductor device and method for fabricating the same | |
| JP4850470B2 (ja) | 半導体装置の製造方法 | |
| US20070196988A1 (en) | Poly pre-doping anneals for improved gate profiles | |
| US20110006373A1 (en) | Transistor Structure | |
| KR20070084030A (ko) | 게이트 및 채널에 변형을 유도하여 ｃｍｏｓ 트랜지스터성능을 향상시키는 방법 | |
| US8980753B2 (en) | Metal gate transistor and method for fabricating the same | |
| US20100081246A1 (en) | Method of manufacturing a semiconductor | |
| US7473607B2 (en) | Method of manufacturing a multi-workfunction gates for a CMOS circuit | |
| JP2004096041A (ja) | 半導体装置およびその製造方法 | |
| US7745292B2 (en) | Method for fabricating a semiconductor gate structure | |
| KR100685904B1 (ko) | 풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의제조 방법 | |
| KR100549006B1 (ko) | 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법 | |
| KR100690910B1 (ko) | 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 | |
| US6350677B1 (en) | Method for forming a self-aligned silicide layer | |
| KR100678318B1 (ko) | 풀리실리사이드 게이트 형성 방법 | |
| TW201214575A (en) | Metal gate transistor and method for fabricating the same | |
| KR100685905B1 (ko) | 풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120119 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |