KR100678318B1 - 풀리실리사이드 게이트 형성 방법 - Google Patents

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Abstract

본 발명에 따르면, 반도체 기판 상에 게이트 유전층을 형성하는 단계와, 게이트 유전층 상에 비정질 실리콘층을 증착하는 단계와, 비정질 실리콘층 상에 금속층을 형성하는 단계와, 금속층 상에 하드 마스크를 증착하되 하드 마스크의 증착 시 인가되는 열적 버짓(thermal budget)에 의해 비정질 실리콘층 및 금속층이 어닐링(annealing)되어 금속 실리사이드층으로 실리사이드화하는 단계, 및 하드 마스크로 금속 실리사이드층을 패터닝하여 게이트를 형성하는 단계를 포함하는 풀리실리사이드 실리콘 형성 방법을 제시한다.
풀리실리사이드 실리콘, 비정질 실리콘, 코발트

Description

풀리실리사이드 게이트 형성 방법{Method of fabricating fully silicided gate}
도 1 내지 도 8은 본 발명의 실시예에 따른 비정질 실리콘(amorphous silicon)을 이용한 풀리실리사이드 실리콘(fully silicided gate) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9는 본 발명의 실시예예 따른 풀리실리사이드 실리콘을 촬영한 사진이다.
도 10은 종래의 폴리 실리콘(poly silicon)층 상에 실리사이드를 형성한 게이트를 촬영한 사진이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 풀리실리사이드 실리콘(fully silicided gate) 형성 방법에 관한 것이다.
반도체 소자의 채널(channel) 크기가 65㎚ 이하로 작아짐에 따라 게이트 형성 시, 폴리 실리콘층의 디플리션(depletion)에 의한 유효 산화막 두께(effective oxide thickness) 증가가 주요 문제로 인식되고 있다. 폴리 실리콘층의 디플리션 현상을 줄이는 방법으로 금속 게이트(metal gate)를 사용하는 방법이 고려될 수 있 다. 그러나, 이러한 금속 게이트 사용에는 NMOS와 PMOS 상에 각기 다른 금속을 사용하여야 하는 공정 상의 어려움이 있다. 이에 따라, 폴리 실리콘층 상에 금속층을 증착한 후 후속 열처리를 통해 실리사이드를 형성하는 FUSI(FUllY SIlicide silicon) 방법이 주목되고 있다.
그런데, 폴리 실리콘 상에 코발트(Co)를 증착한 후 어닐링(annealing) 공정을 거쳐서 코발트 실리사이드를 형성할 경우 실리콘과 코발트의 열처리만으로 FUSI를 형성하는 데 많은 어려움이 도출되고 있다.
도 10은 종래의 폴리 실리콘(poly silicon)층 상에 실리사이드를 형성한 게이트를 촬영한 사진이다.
도 10을 참조하면, 폴리 실리콘층 상에 코발트를 올려서 FUSI를 형성할 경우, 상대적으로 두껍고 좁은 폴리 실리콘 내부로 코발트가 확산하여 실리사이드를 형성해야 하므로, 폴리 실리콘 깊숙한 게이트 산화막 가까이에서는 FUSI가 형성되지 않는 현상이 도 10에 제시된 바와 같이 일어나며, 이를 보완하기 위해서는 보다 높은 온도의 고온 공정이 추가되어야 하는 어려움이 있다. 또한, 이러한 고온 공정의 추가는 과다한 열적 버짓(thermal budget)에 의해 트랜지스터 열화에 의한 소자 성능 저하가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 열적 버짓에 의한 소자 열화를 방지하며 풀리실리사이드 실리콘을 형성하는 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 게이트 유전층을 형성하는 단계; 상기 게이트 유전층 상에 비정질 실리콘층을 증착하는 단계; 상기 비정질 실리콘층 상에 금속층을 형성하는 단계; 및 상기 금속층 및 상기 비정질 실리콘층을 실리사이드화하는 어닐링(annealing) 단계를 포함하는 풀리실리사이드 실리콘 형성 방법을 제시한다.
상기 금속층은 코발트(Co)층으로 형성될 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는, 반도체 기판 상에 게이트 유전층을 형성하는 단계; 상기 게이트 유전층 상에 비정질 실리콘층을 증착하는 단계; 상기 비정질 실리콘층 상에 금속층을 형성하는 단계; 상기 금속층 상에 하드 마스크를 증착하되 상기 하드 마스크의 증착시 인가되는 열적 버짓(thermal budget)에 의해 상기 비정질 실리콘층 및 상기 금속층이 어닐링(annealing)되어 금속 실리사이드층으로 실리사이드화하는 단계; 및 상기 하드 마스크로 상기 금속 실리사이드층을 패터닝하여 게이트를 형성하는 단계를 포함하는 풀리실리사이드 실리콘 형성 방법을 제시한다.
상기 하드 마스크를 형성하는 단계는 상기 열적 버짓을 수반하는 TEOS 증착 단계를 포함할 수 있다.
상기 금속 실리사이드층을 위한 실리사이드화를 위해 상기 게이트 측벽에 상기 실리사이드화를 위한 열적 버짓을 수반하여 스페이서(spacer)를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 비정질 실리콘 상에 코발트(Co) 또는 니켈(Ni)을 형성하 여 실리사이드화함에 따라, 열적 버짓에 의한 소자 열화를 방지하며 풀리실리사이드 실리콘을 용이하게 형성하는 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는, 비정질 실리콘 상에 코발트(Co) 또는 니켈(Ni)을 형성하여 실리사이드화하여 풀리실리사이드 실리콘을 보다 용이하게 형성할 수 있다. 비정질 실리콘을 사용하면 기존의 공정보다 낮은 온도에서 보다 정교한 풀리실리사이드 실리콘을 보다 쉽게 형성할 수 있으며, 열적 버짓 측면에서도 트랜지스터의 열화에 의한 소자 성능 저하를 방지할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 비정질 실리콘(amorphous silicon)을 이용한 풀리실리사이드 실리콘(fully silicided gate) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 9는 본 발명의 실시예예 따른 풀리실리사이드 실리콘을 촬영한 사진이다.
도 1을 참조하면, 실리콘 반도체 기판(100) 상에 게이트 유전층(200)을 대략 16Å 두께로 증착한다.
도 2를 참조하면, 게이트 유전층(200) 상에 비정질 실리콘층(310)을 대략 1000Å 정도 증착한다. 이후에, 비정질 실리콘층(310) 상에 금속층, 예컨대, 코발트층(350)을 대략 300Å 두께로 형성한다.
도 3을 참조하면, 코발트층(350) 상에 하드 마스크층(hard mask layer: 400)를 TEOS 500Å의 증착으로 형성한다. 이때, TEOS층의 증착은 열적 버짓, 예컨대, 대략 650℃ 정도의 열적 버짓을 수반하므로, 이러한 증착 온도에 의해, 하부의 코발트층(350) 및 비정질 실리콘층(310)이 충분히 풀 실리사이드화되어 금속 실리사이드층(300)이 형성되게 된다. 즉, TEOS층을 형성하면서 실리사이드화를 위한 1차 어닐링이 자연스럽게 수반되어 수행되게 된다.
도 4를 참조하면, 하드 마스크층(400)을 패터닝하여 하드 마스크(401)를 형성하고, 하드 마스크(401)를 식각 마스크로 노출되는 부분을 반응성 이온 식각(RIE)하여 게이트(301)를 형성한다. 이후에, LDD(Lightly Doped Drain) 이온 주입을 수행하여 LDD층(501)을 형성한다.
도 5를 참조하면, 게이트(401) 측벽에 실리콘 질화물을 포함하는 스페이서(600)를 형성한다. 예컨대, ONO(Oxide/Nitride/Oxide) 구조로 스페이서(600)를 형성한다. 이러한 ONO층의 형성 시 수반되는 증착 온도는 실리사이드화를 위한 온도에 비해 높은 온도의 열적 버짓을 수반하므로, 게이트(401)에는 실질적으로 실리사이드화를 위한 2차 어닐링 과정이 수행되게 된다.
도 6을 참조하면, 소스/드레인 이온 주입을 수행하여 소스/드레인(503)을 형성한다.
도 7을 참조하면, 소스/드레인(503) 상에 코발트층을 증착한 후 샐리사이드(salicide) 공정을 수행하여 소스/드레인 전극(700)을 형성한다.
도 8을 참조하면, 게이트(301) 등을 덮는 절연층(800)을 USG 등을 포함하여 형성한다.
이와 같이 형성되는 게이트(301)는 도 9의 사진에 제시된 바와 같이 풀리실리사이드 실리콘로 형성되게 된다.
상술한 본 발명에 따르면, 비정질 실리콘 상에 FUSI 형성하므로, 게이트 계면까지 실리사이드시킬 수 있다. 이에 따라 보다 낮은 Rs의 게이트 전극을 형성하는 것이 가능하다. 이러한 실리사이드 과정은 보다 간단하게 FUSI를 형성할 수 있다. 또한, 열적 버짓에 의한 영향을 최소화할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 반도체 기판 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 비정질 실리콘층을 증착하는 단계;
    상기 비정질 실리콘층 상에 금속층을 형성하는 단계;
    상기 금속층 상에 하드 마스크를 증착하되 상기 하드 마스크의 증착시 인가되는 열적 버짓(thermal budget)에 의해 상기 비정질 실리콘층 및 상기 금속층이 어닐링(annealing)되어 금속 실리사이드층으로 실리사이드화하는 단계; 및
    상기 하드 마스크로 상기 금속 실리사이드층을 패터닝하여 게이트를 형성하 는 단계를 포함하는 것을 특징으로 하는 풀리실리사이드 실리콘 형성 방법.
  4. 제3항에 있어서,
    상기 하드 마스크를 형성하는 단계는
    상기 열적 버짓을 수반하는 TEOS 증착 단계를 포함하는 것을 특징으로 하는 풀리실리사이드 실리콘 형성 방법.
  5. 제3항에 있어서,
    상기 금속 실리사이드층을 위한 실리사이드화를 위해
    상기 게이트 측벽에 상기 실리사이드화를 위한 열적 버짓을 수반하여 스페이서(spacer)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 풀리실리사이드 실리콘 형성 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445371B2 (en) 2010-04-07 2013-05-21 International Business Machines Corporation Self-aligned contacts
CN104157576A (zh) * 2014-08-26 2014-11-19 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562718B1 (en) 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4625391A (en) * 1981-06-23 1986-12-02 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US4994402A (en) * 1987-06-26 1991-02-19 Hewlett-Packard Company Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device
US5407837A (en) * 1992-08-31 1995-04-18 Texas Instruments Incorporated Method of making a thin film transistor
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
US5467308A (en) * 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
JP2882392B2 (ja) * 1996-12-25 1999-04-12 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US6015997A (en) * 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US6037639A (en) * 1997-06-09 2000-03-14 Micron Technology, Inc. Fabrication of integrated devices using nitrogen implantation
JP3104689B2 (ja) * 1998-09-28 2000-10-30 日本電気株式会社 シリサイド層の形成方法および半導体装置の製造方法
US6373114B1 (en) * 1998-10-23 2002-04-16 Micron Technology, Inc. Barrier in gate stack for improved gate dielectric integrity
US6569595B1 (en) * 1999-02-25 2003-05-27 Kabushiki Kaisha Toshiba Method of forming a pattern
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
US6720241B2 (en) * 2001-06-18 2004-04-13 Matsushita Electric Industrial Co., Ltd. Method for manufacturing semiconductor device
US7429526B1 (en) * 2006-07-11 2008-09-30 Xilinx, Inc. Method of forming silicide gate with interlayer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562718B1 (en) 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates

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