KR100588035B1 - Ｍｏｓ 트랜지스터 게이트 코너의 산화를 향상시키는 방법 - Google Patents

Ｍｏｓ 트랜지스터 게이트 코너의 산화를 향상시키는 방법 Download PDF

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Abstract

전체적인 처리 계획의 열 소모비용(thermal budget)을 상당히 증가시키지 않으면서, 트랜지스터 게이트 코너의 산화율을 향상시키는 방법이 개시된다. 특히, 본 발명의 방법은 Si 함유 트랜지스터의 게이트 코너에 이온을 주입하는 단계와, 주입된 트랜지스터 게이트 코너를 포함하는 트랜지스터를 산화 분위기에 노출시키는 단계를 포함한다. 본 주입 단계에서 이용되는 이온은 O, Ge, As, B, P, In, Sb, Ga, F, Cl, He, Ar, Kr, Xe 및 이들의 혼합물을 포함한다.
게이트 코너, 열 소모 비용, 산화율, 측벽

Description

ＭＯＳ 트랜지스터 게이트 코너의 산화를 향상시키는 방법{METHOD OF ENHANCED OXIDATION OF MOS TRANSISTOR GATE CORNERS}
본 발명은 반도체 장치의 제조에 관한 것으로, 특히 전체적인 처리 계획의 열 소모비용(thermal budget)을 상당히 증가시키지 않으면서 코너의 산화율(rate of corner oxidation)이 향상되는 MOS(metal oxide semiconductor) 트랜지스터 제조 방법에 관한 것이다.
현대의 Si 기반 MIS(metal-insulator-semiconductor) FET(field effect transistor)는 게이트 코너의 이른바 측벽(sidewall) 또는 코너 산화를 사용하여 제조된다. 일반적으로 측벽 산화 공정은 CMOS(complementary metal oxide semiconductor) 로직, SRAM(static random access memory), DRAM(dynamic random access memory), 내장형(embedded) DRAM, 플래시 메모리와 같은 종래의 공정 흐름(process flow) 및 다른 유사한 공정 흐름에서 이용된다.
당업자에게 알려진 바와 같이, 게이트 코너의 측벽 산화는 게이트 코너의 게이트 절연체(gate insulator)를 두껍게 한다. 두꺼운 게이트 절연체는 장치 코너에서의 전기적 브레이크다운(breakdown)을 억제한다. 또한 코너 절연체는 산화 동안 코너를 효과적으로 둥글게 함으로써 전기장을 감소시킨다. 더 큰 코너 전기장 은 열등한 트랜지스터 신뢰성을 일으키는 큰 핫-캐리어 효과(hot-carrier effect)를 유발할 수 있다. 또한, 코너 산화 동안 성장된 평탄한 산화물(oxide)은 후속하는 이온 주입(ion-implantation step) 단계에서 스크린 산화물(screen oxide)로서 사용되어, 공정 통합 흐름(process integration flow)을 단순화시킨다. 측벽(또는 코너) 산화의 이러한 모든 이점은 당해 기술 분야에서 널리 알려져 있다. 따라서, 측벽(또는 코너) 산화의 이점에 대한 상세한 설명은 본 명세서에서 필요하지 않다.
종래 기술 공정에서, 일반적으로 게이트 코너의 산화는 공정 흐름에서 상대적으로 늦게 수행된다. 예를 들어, 일반적으로 게이트 코너의 산화는 웰 및 채널 주입(well and channel implantation)이 기판 상에 이미 존재하는 게이트 스택(gate stack)으로 수행된 후에 발생한다. 그러므로 코너 산화의 열 소모비용은 트랜지스터 장치를 제조할 때 고려해야할 매우 중요한 파라미터이다. 공정 흐름의 늦은 단계에서의 높은 열 소모비용은 바람직하지 않은 불순물 확산(dopant diffusion)과, 게이트 스택, 게이트 절연체 및 채널 물질의 반응 및 혼합을 유발할 수 있다. 따라서, 코너 산화물의 품질 및 신뢰성을 저하시키지 않으면서 코너 산화의 열 소모비용을 감소시키는 것이 매우 바람직하다.
일반적으로 코너 산화는 O2, H2O 또는 산소 래디컬(oxygen radical)과 같은 산화 분위기(oxidizing ambient)에서 수행된다. 습식(H2O) 또는 자유 래디컬 보조 산화 공정이(free radical assisted oxidation process) 빠른 속도 및 그에 따른 낮은 열 소모비용으로 인하여 바람직하다. 그러나, 게이트 스택에 새로운 물질을 투입하는 것은 이러한 경향을 방해할 수 있다. 금속 게이트 및 높은 유전 상수(dielectric constant) k 게이트 절연체는 급속 산화 공정(fast rate oxidation process)와 양립하지 않을 수 있다. 예를 들어, 물분자 및 산소 래디컬은 게이트 코너 산화 동안 게이트 금속을 산화시킬 수 있다. 특정 산화 분위기는 금속 이외의 Si를 선택적으로 산화하기 위하여 필요하다. 선택적 코너 산화를 위한 이러한 혼합물은 저율 산화 분위기(low-rate oxidation ambient)라고 당해 기술 분야에서 널리 알려져 있다. 코너 산화 분위기에 대한 다양한 양립 요건으로 인하여, 산화 분위기와는 독립적으로 코너 산화의 열 소모비용을 감소시키는 것이 매우 바람직하다.
종래 기술의 코너 산화 공정에 관한 상술한 문제점을 고려하면, 전체 공정 흐름의 열 소모비용을 상당히 증가시키지 않으면서 코너의 산화율을 향상시키는 새롭고 개선된 코너 산화 방법을 개발하는 것이 지속적으로 필요하다.
본 발명의 목적은 트랜지스터 게이트 코너의 산화를 향상시키는 방법을 제공하는 것이다.
본 발명의 다른 목적은 전체 처리 흐름의 열 소모비용을 상당히 증가시키지 않는 게이트 코너 산화를 향상시키는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이용되는 산화 분위기에 독립적인 게이트 코너 산화를 향상시키는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 금속 게이트 및 높은 유전 상수(high-k) 게이트 절연체의 여러 종류의 구현을 포함하는 다양한 게이트 스택 구조물과 양립 가능한 처리 단계를 사용하여 게이트 코너 산화를 향상시키는 방법을 제공하는 것이다. "높은 유전 상수"라는 용어는 SiO2 보다 큰 (진공에서 측정된) 유전 상수를 갖는 유전체 물질을 표시하기 위하여 사용된다.
이러한 목적 및 이점은, 트랜지스터 게이트 코너에 비 산화 억제(non-oxidation retarding) 또는 Si 이온을 주입하고 그 후 주입된 게이트 코너를 산화 분위기에 노출시킴으로써 달성된다. 본 발명에서 이용되는 트랜지스터는 MIS, MOSFET 및 게이트 코너를 포함하는 트랜지스터 등을 포함하지만, 이들에 한정되지는 않는다.
특히, 본 발명의 방법은,
(a) Si 함유 트랜지스터의 게이트 코너에 이온을 주입하는 단계 - 상기 이온은 비 산화 억제 이온, Si 이온 및 이들의 혼합물로부터 선택됨 - ; 및
(b) 주입된 게이트 코너를 포함하는 Si 함유 트랜지스터를 산화 분위기(oxidizing ambient)에 노출시키는 단계
를 포함한다.
"비 산화 억제 이온"이라는 문구는 실리콘의 산화율을 낮추지 않는 이온을 표시하기 위하여 본 명세서에서 사용된다. 이러한 비 억제 산화(non-retarding oxidation) 이온의 예시적인 예는 O, Ge, As, B, P, In, Sb, Ga, F, Cl, He, Ar, Kr, Xe와, Si 이온과의 혼합물을 함유하는 이들의 혼합물을 포함하지만, 이들에 한 정되지는 않는다.
상술한 바와 같이, 본 발명에서 이용되는 트랜지스터는 Si 함유 트랜지스터이다. "Si 함유 트랜지스터"라는 문구는 기판, 게이트 유전체, 게이트 도전체 또는 이들의 임의의 조합 영역 중 적어도 하나에서 Si 함유 물질을 포함하는 트랜지스터를 나타내기 위하여 사용된다.
도 1a 내지 1f는 향상된 게이트 코너 산화를 갖는 트랜지스터를 제조하는 본 발명이 이용되는 처리 단계를 도시하는 (단면도를 통한) 도면.
트랜지스터 게이트 코너의 산화를 향상시키는 방법을 제공하는 본 발명은 본 출원에 첨부된 도면을 참조하여 더 상세하게 설명될 것이다. 도면에서, 유사하고 그리고/또는 대응하는 요소는 유사한 번호로서 참조된다.
본 발명에서 이용될 수 있는 초기 구조를 도시하는 도 1a를 참조하자. 특히, 도 1a 도시된 초기 구조는 Si 함유 기판(10), 게이트 유전체(12) 및 게이트 스택(14)을 포함한다.
도 1a에 도시된 트랜지스터 구조는 당해 기술 분야에서 널리 알려진 종래의 물질을 포함하고 그 구조는 또한 당해 기술 분야에서 널리 알려진 종래의 처리 단계를 사용하여 제조된다. 예를 들어, Si 함유 기판(10)은 Si, SiGe, SiGeC, SiC 및 다른 유사한 Si 함유 반도체를 포함하여 임의의 Si 함유 반도체성 물질을 포함하지만, 이들에 한정되지는 않는다. 또한 Si/Si, Si/SiGe 및 SOI(silicon-on- insulator)등의 적층형 반도체(layered semiconductor)가 Si 함유 기판(10)으로서 본 발명에서 이용될 수 있다. Si 함유 기판(10)은 도핑되지 않을 수 있고, 또는 이와 달리 기판이 n 또는 p 형 도펀트 이온으로 도핑될 수 있다.
기판은 표면에 형성된 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 또는 LOCOS(local oxidation of silicon) 아이솔레이션 영역과 같은 다양한 아이솔레이션 영역을 포함할 수 있다. 또한, 기판은 웰 영역, 매립된 확산 영역 등을 포함할 수 있다. 명료화를 위하여, 본 발명의 도면은 상술한 영역 중 어떤 것의 존재를 구체적으로 도시하지는 않지만, 참조 부호 10은 그러한 영역을 포함하는 의미이다. 본 발명에서 이용되는 가장 바람직한 Si 함유 기판 중 하나는 Si로 이루어진 기판이다.
그 후 게이트 유전체(또는 게이트 절연체)(12)는 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 보조(plasma-assisted) CVD; 증발(evaporation), 스퍼터링(sputtering), 원자 층 화학 기상 증착(atomic layer chemical vapor deposition; ALCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE) 및 화학 용액 증착(chemical solution deposition)과 같은 종래의 증착 공정을 이용하여 기판(10)의 표면에 형성된다.
게이트 유전체(12)는 산화물(oxide), 질화물(nitride), 산화질화물(oxynitrides) 및 이들의 혼합물 또는 다층(multilayer)을 포함하는 유전체 물질로 이루어지지만, 이들에 한정되지는 않는다. 게이트 유전체(12)로서 본 발명에서 이용되는 가장 바람직한 유전체 물질은 SiO2이다. 본 발명에서 이용되는 유전체는 SiO2보다 높거나 낮은 유전 상수 k를 가질 수 있다는 것을 유의하여야 한다.
게이트 유전체(12)의 물리적 두께는 변할 수 있지만, 일반적으로 게이트 유전체는 약 0.4 내지 약 20nm의 두께를 가지고, 가장 바람직하게는 약 0.5 내지 약 10nm의 두께를 갖는다.
기판의 표면에 게이트 유전체를 형성한 후에, 게이트 스택(14)이 게이트 유전체(12)의 표면에 형성된다. 본 발명에서 이용되는 게이트 스택은 적어도 게이트 도전체(16)를 포함한다. 선택적으로, 게이트 스택은 또한 유전체 캡(dielectric cap)(18)을 포함할 수 있다.
게이트 스택(14)의 게이트 도전체(16)는 W, Pt, Pd, Ru, Rh, Ir, Co, Ni, Mo, Ti, Cr, Os 등의 원소 금속(elemental metal) 또는 이들의 조합 및 이들의 다층, 상기한 원소 금속의 실리사이드(silicide) 및 질화물, 도핑되지 않거나 도핑된 폴리실리콘, 비정질 실리콘 및 이들의 조합 또는 다층을 포함하는 임의의 도전성 물질로 이루어질 수 있지만, 이들에 한정되지는 않는다. 게이트 스택(14)의 게이트 도전체(16)로서 이용되는 가장 바람직한 도전성 물질 중 하나는 도핑된 폴리실리콘, Ti 확산 장벽층 및 텅스텐으로 이루어진 다층이다. 확산 장벽층은 본 발명에서 선택적이고 Ta, TiN, TaN 및 W2N과 같이 널리 알려진 다른 확산 장벽을 포함할 수 있다는 것을 유의하여야 한다.
게이트 도전체(16)는 CVD, 플라즈마 보조 CVD, 스퍼터링, 증발, 화학 용액 증착 및 도금(plating)과 같은 종래의 증착 공정을 이용하여 형성된다. 금속 실리사이드가 이용되면, 종래의 실리사이드화 공정(silicidation process)가 게이트 도전체를 형성하는 데 이용될 수 있다. 한편, 도핑된 폴리실리콘이 게이트 도전체(16)로서 이용되면, 도핑된 폴리실리콘은 인-시투 도핑 증착 공정(in-situ doping deposition process)에 의하여 형성될 수 있고, 이와 달리 도핑되지 않은 폴리실리콘의 층이 먼저 증착되고 그 후 종래의 이온 주입이 폴리실리콘의 층을 도핑하는데 이용된다.
본 발명에서 형성된 게이트 도전체(16)의 물리적 두께는 게이트 도전체를 형성하는데 사용된 공정뿐만 아니라 이용된 도전성 물질에 따라 변할 수 있다. 그러나, 일반적으로 게이트 도전체(16)는 약 10 내지 약 300nm의 두께를 가지고, 가장 바람직하게는 약 20 내지 약 200nm의 두께를 가진다.
필요에 따라서, 그 후 유전체 캡(18)이 게이트 도전체(16) 상에 형성되어 도 1a에 도시된 계층적 구조를 제공한다. 본 발명에 따르면, 유전체 캡(18)은 당해 기술 분야에서 널리 알려진 종래의 공정을 사용하여 적용되는 산화물, 질화물, 산화질화물 및 이들의 조합 또는 다층과 같은 임의의 종래 하드마스크(hardmask) 물질을 포함한다. 예를 들어, 유전체 캡은 CVD, 플라즈마 보조 CVD, 증발, 화학 용액 증착 등과 같은 종래의 증착 공정을 이용하여 적용될 수 있다. 이와 달리, 종래의 열 성장 공정(thermal growing process)가 유전체 캡(18)을 형성하는데 이용될 수 있다. 유전체 캡은 선택 사항이고 본 발명에서 이용될 필요가 없다는 점을 다시 한번 유의하여야 한다.
도면에 도시된 바와 같이 유전체 캡이 게이트 도전체 상에 존재하는 응용 예의 경우에, 포토레지스트(photoresist)의 층(도시되지 않음)이 그 후 유전체 캡 상에 형성되고 그 구조체는, 포토레지스트의 층을 방사 패턴(pattern of radiation)에 노광시키는 단계, 적당한 현상 용액(developer solution)을 이용함으로써 패턴을 현상시키는 단계와, 반응성 이온 에칭(reactive-ion etching)과 같은 종래의 건식 에칭 공정을 통하여 그 패턴을 하부의 유전체 캡에 전사하는 단계를 포함하는 종래의 리소그래피(lithography)를 행하게 된다. 포토레지스트를 제거한 후에, 결과로서 생기는 패터닝된 구조는 예를 들어 도 1b에 도시되어 있다. 패터닝된 유전체 캡(18)은 결과로서 생기는 구조의 게이트 영역의 채널 길이를 정의하는데 사용된다.
유전체 캡이 게이트 도전체 상에 존재하지 않으면, 패터닝된 레지스트는 종래의 리소그래피를 사용하여 게이트 도전체 상에 형성되고 패터닝된 레지스트는 게이트 도전체를 패터닝하는 동안 그 구조체 상에 남는다는 것을 유의하여야 한다.
도면이 게이트 도전체 상에 하나의 마스크된 영역(masked region)이 형성된 것을 도시하지만, 본 발명은 하나 이상의 마스크된 영역이 게이트 도전체 상에 형성되는 경우에도 적용된다는 것을 유의하여야 한다. 따라서, 본 발명은 기판(10)의 표면 상에 복수의 게이트 영역을 형성할 수 있다.
패터닝된 유전체 캡을 형성하고 포토레지스트를 제거한 후에, 패터닝된 유전체 캡(18)(또는 패터닝된 레지스트)에 의하여 보호되지 않는 게이트 도전체(16)의 노광된 부분은 게이트 유전체(12) 부분까지 제거되어 도 1c에 도시된 구조를 제공한다. 본 발명의 이 단계에 따르면, 게이트 도전체(16)의 노광된 부분은 유전체에 비하여 게이트 도전체 물질을 제거하는데 있어 매우 선택적인 이방성 에칭 공정(anisotropic etching process)를 이용하여 제거된다. 도 1c에 도시된 구조를 형성하는데 있어 본 발명에서 이용될 수 있는 이방성 에칭 공정 중 하나는, 할로겐 함유 플라즈마가 에천트 가스(etchant gas)로서 사용되는 반응성 이온 에칭(reactive-ion etching; RIE)이다. 본 발명의 이 에칭 단계 동안, 패터닝된 층 주위의 게이트 유전체(12)의 일부 또는 모두가 제거될 수 있다는 것을 유의하여야 한다.
도 1c에 도시된 구조는 패터닝된 유전체 캡(18) 및 패터닝된 게이트 도전체(16)로 이루어진 게이트 영역을 포함하는 트랜지스터 구조이다. 또한 트랜지스터 구조는 게이트 유전체(12) 및 기판(10)을 포함한다. 도 1c에 도시된 트랜지스터 구조는 패터닝된 게이트 도전체의 베이스에 위치한 게이트 코너 영역(20)을 포함한다. 유전체 캡이 이용되지 않으면, 그 구조는 패터닝된 유전체 캡이 그 구조상에 존재하지 않는 것을 제외하고는 도 1c에 도시된 구조와 유사하게 보일 것이라는 것을 유의하여야 한다.
본 발명의 다음 단계에 따르면, 이온이 트랜지스터 게이트 코너(20)에 주입되어 게이트 코너에서 주입 영역(implant region)(22)을 형성한다(도 1d를 참조). 측벽 산화율을 향상시킬 수 있는 본 발명의 이 단계에서 이용되는 이온은 비산화 억제 이온, Si 이온 및 이들의 혼합물을 포함하지만, 이들에 한정되지는 않는다. "비 산화 억제 이온"이라는 문구는 실리콘의 산화율을 낮추지 않는 이온을 표시하기 위하여 본 명세서에서 사용된다. 이러한 비 억제 산화 이온의 예시적인 예는 O, Ge, As, B, P, In, Sb, Ga, F, Cl, He, Ar, Kr, Xe 및 Si 이온과의 혼합물을 포함하는 이들의 혼합물을 포함하지만, 이들에 한정되지는 않는다.
게이트 코너 영역(20)에 주입 영역(22)을 형성하는 본 발명의 이 주입 단계는 약 1E13 내지 약 1E17cm-2의 이온 양을 사용하여 수행되고, 가장 바람직하게는 약 1E14 내지 1E16cm-2의 이온 양을 사용한다. 또한, 본 발명의 이 이온 주입 단계는 약 1eV 내지 약 1MeV의 에너지로 수행되고, 가장 바람직하게는 약 100eV 내지 약 100keV의 에너지로 수행된다. 상기 조건을 사용하면, 트랜지스터 구조에 존재하는 불순물이 심하게 확산되지 않는다는 것을 유의하여야 한다. 주입은 일반적인 이온 주입 공정을 사용하여 수행될 수 있고 또는 각도 이온 주입 공정(angle ion implantation process)도 본 발명에서 이용될 수 있다.
상기 이온을 게이트 코너 영역(20)에 주입한 후에, 도 1d에 도시된 구조에 대해서는 기판(10)(또는 남아있는 게이트 유전체(12)) 및/또는 패터닝된 게이트 도전체(16)의 노출된 측벽 상에 열 산화물 층(24)을 형성할 수 있는 종래의 측벽 산화 공정이 수행된다. 그 결과, 열 산화물 층(24)을 포함하는 구조가 예를 들어 도 1e에 도시되어 있다.
열 산화물 층(24)을 형성하는데 사용되는 조건은 수행되는 정확한 측벽 산화 공정에 따라서 변할 수 있다. 그러나, 일반적으로 본 발명에서 이용되는 측벽 산 화는 약 0.1초 내지 약 2시간의 시간 동안 약 600℃내지 약 1200℃의 온도에서 수행된다. 더 바람직하게는, 본 발명에서 이용되는 측벽 산화 공정은 약 1초 내지 약 1시간의 시간 동안 약 800℃내지 약 1100℃의 온도에서 수행된다. 본 발명은 급속 열 측벽 산화 공정(rapid thermal sidewall oxidation process) 또는 퍼니스 측벽 산화 공정(furnace sidewall oxidation process)를 사용하는 것도 고려한다는 것을 유의하여야 한다.
측벽 산화는 단일 목표 산화 온도(single targeted oxidation temperature)에서 수행될 수 있고, 이와 달리 가열 및 냉각을 위한 상승 속도(ramp rate)가 약 0.1℃/min 내지 약 1000℃/초인 다양한 상승 및 침액 주기(ramp and soak cycle)를 사용하여 수행될 수 있다.
이용된 조건에도 불구하고, 본 발명의 측벽 산화 단계는 산화 분위기(oxidizing ambient)에서 수행된다. 본 명세서에서 사용되는 "산화 분위기"라는 용어는 O2, 증기(steam), N2O, NO, 산소 래디컬(oxygen radical)과 이들의 혼합물을 포함하는 산소 함유 환경을 나타내지만, 이들에 한정되지는 않는다. 본 발명의 몇몇 실시예에서, 산화 분위기는 H2로 희석될 수 있어서, 결과적으로 생기는 산화 분위기는 Si 함유 기판 및 Si 함유 게이트 도전체를 산화시키지만 게이트 도전체의 금속을 산화시키지는 않는다. 선택적 산화 분위기가 이용되면, 일반적으로 선택적 분위기는 약 0.1 내지 약 40%의 산소 함유 환경 및 약 60 내지 약 99,99%의 H2를 포함한다.
그 결과, 본 발명의 측벽 산화 단계에 의하여 형성된 열 산화물 층의 물리적 두께는 이용되는 정확한 조건에 따라 변할 수 있다. 그러나, 일반적으로 열 산화물 층(24)의 두께는 약 1 내지 약 20nm의 두께를 가지고, 가장 바람직하게는 약 2 내지 약 10nm의 두께를 갖는다.
주입된 이온 및 이 이온에 의한 게이트 코너에서의 손상이 존재하기 때문에, 측벽 산화율은 게이트 코너 영역에서의 주입이 없는 종래의 공정에 비교하여 상당히 향상된다는 것을 유의하여야 한다. 몇몇 실시예에서는, 약 50% 이상의 게이트 코너 산화율의 향상이 관찰된다. 그러므로, 본 방법은 종래 기술 게이트 코너 산화 공정 보다 상당한 개선을 보인다.
게이트 측벽 산화 공정 다음에, 당업자에게 주지인 종래의 CMOS/DRAM 처리 단계가 수행될 수 있다. 예를 들어, 이온 주입 및 활성화 어닐링(activation annealing)이 도 1f에 도시된 바와 같은 패터닝된 게이트 도전체를 하부에 확산 영역(26)(즉, 소스/드레인 영역)을 형성하기 위하여 이용될 수 있다.
바람직한 실시예에 대하여 본 발명을 설명하고 도시하였지만, 당업자는 본 발명의 취지 및 범위를 벗어나지 않으면서 형태 및 상세 사항에 상술한 사항 및 다양한 변형을 가할 수 있다는 것을 이해할 것이다. 그러므로 본 발명은 설명되고 도시된 정확한 형태에 제한되지 않고, 첨부된 청구항의 범위 내에 해당한다.

Claims (23)

  1. 트랜지스터 게이트 코너(corner)를 산화시키는 방법에 있어서,
    (a) Si 함유 트랜지스터의 게이트 코너에 이온을 주입하여 적어도 상기 게이트 코너에 주입 영역을 형성하는 단계 - 상기 이온은 비 산화 억제 이온(non-oxidation retarding ion), Si 이온 및 이들의 혼합물로 이루어진 군으로부터 선택됨 - ;
    (b) 주입된 트랜지스터 게이트를 포함하는 Si 함유 트랜지스터를 산화 분위기(oxidizing ambient)에 노출시키는 단계; 및
    (c) 기판 내에 확산 영역을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 비 산화 억제 이온은 O, Ge, As, B, P, In, Sb, Ga, F, Cl, He, Ar, Kr, Xe 및 이들의 혼합물로 이루어진 군으로부터 선택되는 방법.
  3. 제1항에 있어서, 상기 Si 함유 트랜지스터는 Si 함유 기판, 게이트 유전체, 게이트 도전체 및 선택 사항인 유전체 캡(dielectric cap)을 포함하는 방법.
  4. 제3항에 있어서, 상기 Si 함유 기판은 Si, SiGe, SiGeC, SiC, Si/Si, Si/SiGe 및 실리콘-온-절연체(silicon-on-insulator)로 이루어진 군으로부터 선택된 Si 함유 반도체성 물질을 포함하는 방법.
  5. 제3항에 있어서, 상기 게이트 유전체는 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride) 또는 이들의 혼합물 및 이들의 다층인 방법.
  6. 제3항에 있어서, 상기 게이트 도전체는 원소 금속(elemental metal), 원소 금속의 실리사이드 또는 질화물, 비정질 실리콘 및 이들의 조합 또는 이들의 다층으로 이루어진 군으로부터 선택되는 방법.
  7. 제6항에 있어서, 상기 게이트 도전체는 도핑된 폴리실리콘, Ti 장벽 및 텅스텐의 다층인 방법.
  8. 제3항에 있어서, 상기 선택 사항인 유전체 캡은 산화물, 질화물, 산화질화물 또는 이들의 조합 및 이들의 다층인 방법.
  9. 제1항에 있어서, 단계 (a)는 약 1E13 내지 약 1E17cm-2의 이온 양을 사용하여 수행되는 방법.
  10. 제9항에 있어서, 상기 이온 양은 약 1E14 내지 약 1E16cm-2인 방법.
  11. 제1항에 있어서, 단계 (a)는 약 1eV 내지 약 1MeV의 에너지로 수행되는 방 법.
  12. 제11항에 있어서, 상기 에너지는 약 100eV 내지 약 100keV인 방법.
  13. 제1항에 있어서, 단계 (a)는 각도 주입 공정(angle implant process)를 사용하여 수행되는 방법.
  14. 제1항에 있어서, 상기 Si 함유 트랜지스터는 MOS 또는 FET 트랜지스터인 방법.
  15. 제1항에 있어서, 단계 (b)는 약 0.1초 내지 약 2시간 동안 약 600℃ 내지 약 1200℃의 온도에서 수행되는 방법.
  16. 제15항에 있어서, 상기 온도는 약 1초 내지 약 1시간 동안 약 800℃ 내지 약 1100℃인 방법.
  17. 제1항에 있어서, 상기 산화 분위기는 산소 함유 환경을 포함하는 방법.
  18. 제17항에 있어서, 상기 산소 함유 환경은 O2, 증기(stream), N2O, NO, 산소 자유 래디컬(oxygen free radical) 또는 이들의 혼합물을 포함하는 방법.
  19. 제1항에 있어서, 상기 산화 분위기는 H2로 희석되는 방법.
  20. 제19항에 있어서, 상기 희석된 산화 환경은 약 0.1 내지 약 40%의 산소 함유 분위기 및 약 60 내지 약 99.9%의 H2를 포함하는 방법.
  21. 삭제
  22. 제1항에 있어서, 상기 확산 영역은 이온 주입 및 어닐링으로 형성되는 방법.
  23. 트랜지스터 게이트 코너를 산화시키는 방법에 있어서,
    (a) Si 함유 트랜지스터의 게이트 코너에 이온을 주입하는 단계 - 상기 이온은 Si, O, Ge, As, B, P, In, Sb, Ga, F, Cl 및 이들의 혼합물로 이루어진 군으로부터 선택됨 - ; 및
    (b) 주입된 트랜지스터 게이트를 포함하는 Si 함유 트랜지스터를 산화 분위기에 노출시키는 단계
    를 포함하는 방법.
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