KR100575449B1 - 반도체 장치의 제조방법 - Google Patents
반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR100575449B1 KR100575449B1 KR1020040032585A KR20040032585A KR100575449B1 KR 100575449 B1 KR100575449 B1 KR 100575449B1 KR 1020040032585 A KR1020040032585 A KR 1020040032585A KR 20040032585 A KR20040032585 A KR 20040032585A KR 100575449 B1 KR100575449 B1 KR 100575449B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- gate insulating
- semiconductor substrate
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 46
- 229910007991 Si-N Inorganic materials 0.000 claims abstract description 33
- 229910006294 Si—N Inorganic materials 0.000 claims abstract description 33
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 7
- -1 BF2 ions Chemical class 0.000 claims description 5
- 238000005121 nitriding Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 230000003647 oxidation Effects 0.000 abstract description 14
- 238000007254 oxidation reaction Methods 0.000 abstract description 14
- 229910018557 Si O Inorganic materials 0.000 abstract description 13
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 13
- 238000001312 dry etching Methods 0.000 abstract description 4
- 238000010405 reoxidation reaction Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 235000013842 nitrous oxide Nutrition 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005502 peroxidation Methods 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02K—DYNAMO-ELECTRIC MACHINES
- H02K7/00—Arrangements for handling mechanical energy structurally associated with dynamo-electric machines, e.g. structural association with mechanical driving motors or auxiliary dynamo-electric machines
- H02K7/10—Structural association with clutches, brakes, gears, pulleys or mechanical starters
- H02K7/116—Structural association with clutches, brakes, gears, pulleys or mechanical starters with gears
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
게이트 전극 건식 식각 시 발생되는 데미지(damage)를 규어링(curing)하기 위해 수행되는 산화 공정을 포함하는 반도체 제조 공정에서, 먼저 반도체 기판 상면에 Si-N 결합을 포함하는 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상면에 게이트 전극을 형성한다. 이어서, 상기 게이트 전극에 의해 노출된 게이트 절연막과 상기 반도체 기판의 표면을 산소 라디칼(O*)로 처리하여 상기 게이트 절연막의 절연 특성을 향상시키고, 상기 반도체 기판의 표면부위를 부분적으로 산화시킨다. 이로써, Si-N 결합이 Si-O 결합으로 전환되면서, 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
Description
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6 내지 도 10는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 11 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : n 웰
14 : 소자 분리막 16 : 액티브 영역
18 : 제1 실리콘 산화막 20 : 실리콘 질화막
20a : 제3 실리콘 산화막 21 : 산질화막
22, 23 : 게이트 절연막 24 : 다결정 실리콘
26 : 금속 실리사이드막 28, 44 : 게이트 도전막
30 : 하드마스크막 32, 46a : 제2 실리콘 산화막
34 : 제4 실리콘 산화막 36 : 소오/드레인 영역
40 : 장벽막 42 : 금속막
46 : 절연막 스페이서
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 게이트 전극 식각시 발생되는 데미지를 큐어링(curing)하기 위해 수행되는 산화 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 NMOS 트랜지스터와 PMOS 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide-semiconductor) 구조를 포함한다. 상기 CMOS 구조의 반도체 장치는 낮은 소모 전력, 빠른 동작 속도, 우수한 노이즈 마진(noise margin) 및 우수한 동작 특성 등의 많은 장점을 갖는다.
디램(DRAM) 반도체 장치에서도 상술한 특성 때문에 주변회로에 CMOS 구조를 적용하고 있다. 그리고, 통상적으로 디램(DRAM) 반도체 장치에서는 N+ 다결정 실리콘을 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극 물질로 사용한다. 이러한 방법을 싱글(single) 게이트 기술이라 한다.
그러나, 싱글(single) 게이트 기술은 PMOS 트랜지스터 부분에는 베리드 채널 트랜지스터(buried channel transistor)로써 NMOS 트랜지스터 부분의 표면 채널 트랜지스터(surface channel transistor)에 비하여 상대적으로 높은 문턱 전압(threshold voltage, VT)을 나타내고 있다.
이러한 문턱 전압의 차는 현재의 통상적인 디램(DRAM) 반도체 장치에서는 문 제가 되지 않으나, 더 낮은 전력(low power) 소모를 요구하는 디램(DRAM) 반도체 장치에서는 해결되어야 할 문제이다.
이를 해결하기 위한 방안으로써, N+ 다결정 실리콘을 NMOS 트랜지스터의 게이트 전극 물질로 사용하고 P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용하는 듀얼 게이트 기술이 제안되고 있다. P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용할 경우, NMOS 트랜지스터 및 PMOS 트랜지스터 모두에서 표면 채널 트랜지스터(surface channel transistor)로서 작용하여 문턱 전압이 낮게 된다.
반면에, P+ 다결정 실리콘을 PMOS 트랜지스터에 적용할 경우에, 게이트 전극의 물질인 P+ 다결정 실리콘에 주입된 보론의 확산도(diffusivity)가 매우 크기 때문에, 후속에 열에 의하여 채널 영역에 확산 침투되어 채널 이동도를 떨어뜨리고 결국에 전류 전달 용량(current driving capability)을 떨어뜨린다.
이러한 보론의 확산 침투 현상을 억제하기 위하여 게이트 절연막의 일부분으로 Si-N 결합을 포함하는 산질화막 또는 실리콘 질화막을 사용하여 해결하고 있다.
한편, 게이트 전극을 형성하는 게이트 패터닝 공정을 수행할 경우에, 건식 식각에 의하여 게이트 전극, 상기 게이트 전극에 의하여 노출된 게이트 절연막 및 반도체 기판의 표면이 통상적으로 데미지(damage)가 발생한다. 이 결과로 게이트 절연막의 질을 떨어지고 디램 장치의 리프레시(reflesh) 특성이 열화된다.
이를 해결하기 위하여 상기 데미지(damage)를 큐어링(curing)하기 위해 산화 공정을 더 수행하는 것이 바람직하다. 이러한 방법을 '게이트 폴리실리콘 재산화 공정(gate polysilicon reoxidation process)'이라고 한다. 상기의 재산화 공정(gate polysilicon reoxidation process)은 통상적으로 건식 산화 공정, 또는 습식 산화 공정을 이용하여 이루어진다.
그러나, 보론 확산 침투를 방지하기 위하여 사용되는 Si-N 결합을 포함하는 게이트 절연막이 있는 게이트 전극에 있어서, 재산화 공정은 우선적으로 Si-N결합이 재산화 공정을 방해하기 때문에 Si-N 결합을 Si-O결합으로 전환시키는 것이 바람직하다. 통상적인 건식 산화 공정 또는 습식 산화 공정으로는 상기 Si-N 결합을 Si-O결합으로 전환할 수 없기 때문에 바람직하지 않다.
이와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명의 목적은 Si-N 결합을 갖는 게이트 절연막의 특성을 개선할 수 있는반도체 장치 제조방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치 제조방법에 의하면, 먼저 반도체 기판 상면에 Si-N 결합을 포함하는 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상면에 게이트 전극을 형성한다. 이어서, 상기 게이트 전극에 의해 노출된 게이트 절연막과 상기 반도체 기판의 표면을 산소 라디칼(O*)로 처리하여 상기 게이트 절연막의 절연 특성을 향상시키고, 상기 반도체 기판의 표면부위를 부분적으로 산화시킨다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 기판 상에 Si-N 결합을 포함하는 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 측면에 절연막 스페이서를 형성한다. 이어서, 상기 게이트 전극 및 상기 절연막 스페이서에 의해 노출된 게이트 절연막과 상기 반도체 기판의 표면을 산소 라디칼로 처리하여 상기 게이트 절연막의 절연 특성을 향상시키고, 상기 반도체 기판의 표면부위를 부분적으로 산화시킨다.
이로써, Si-N 결합이 Si-O 결합으로 전환되면서, 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 통하여 보다 상세하게 설명한다.
<실시예1>
도 1 내지 도 5는 본 실시예에 따른 PMOS 트랜지스터 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, p형 불순물이 도핑된 반도체 기판(10)에 n형 불순물이 도핑된 n-웰(12)을 형성한다. 이어서, 상기 반도체 기판(10)의 상부(또는 표면부위)에 액티브 영역(16)을 한정하는 필드산화 영역인 소자분리막(14)을 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정을 이용하여 형성한다. 반도체 기판(10)은 바람직하게 실리콘 기판이다.
이어서, 상기 반도체 기판(10) 상에 Si-N 결합을 포함하는 게이트 절연막(22)을 형성한다. 바람직하게 상기 Si-N 결합을 포함하는 게이트 절연막(22)은 먼저 상기 반도체 기판(10)상에 제1 실리콘 산화막(18)을 형성하고, 상기 제1 실리콘 산화막(18)상에 실리콘 질화막(20)을 적층하여 형성한다.
구체적으로, 상기 제1 실리콘 산화막(18)은 반도체 기판(10)을 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 형성할 수 있다. 예를 들면, 급속 열산화법에 의하면, 수 Torr의 가스 압력을 유지하고 기판의 온도를 800 내지 950℃까지 올려 10 내지 30초간 유지하여 상기 반도체 기판(10)의 표면부위를 산화시켜서 상기 제1 실리콘 산화막(18)을 형성한다. 가열은 텅스텐 할로겐 램프 또는 아크 램프로부터의 적외선광을 이용한다.
이어서, 상기 제1 실리콘 산화막(18) 상면에 원자층 증착(atomic layer deposition ;ALD) 또는 저압화학기상 증착(low pressure chemical vapor deposition ;LPCVD) 방법을 이용하여 실리콘 질화막(20)을 형성한다. 원자층 증착 또는 저압화학기상 증착방법에서는, 바람직하게 실리콘 소스로는 SiH4, SiCl2H2, SiCl4 중에서 선택된 하나를 사용하고, 질소 소스로는 N2, NH3, N2O 중에서 선택된 하나를 사용한다.
도 2를 참조하면, Si-N 결합을 포함하는 게이트 절연막(22)이 형성된 반도체 기판(10) 상에 게이트 도전막(28)을 형성한다. 이어서, 상기 게이트 도전막(28) 상에 하드마스크막(30)을 적층하여 형성한다.
게이트 도전막(28)은 바람직하게 불순물이 주입된 다결정 실리콘막(24)을 증착한다. 이어서, 상기 다결정 실리콘막(24) 상에 금속 실리사이드막(26)을 적층하여 형성한다. 여기서, 바람직하게 다결정 실리콘막에 주입된 불순물은 B 또는 BF2 이온이다.
구체적으로, 상기 불순물이 주입된 다결정 실리콘막은 바람직하게 게이트 절연막(22) 상에 저압화학기상 증착(low pressure chemical vapor deposition ;LPCVD) 방법을 다결정 실리콘막을 형성한 후에, 상기 다결정 실리콘막에 이온주입 공정을 이용하여 보론(B) 또는 BF2 이온을 이온주입하여 형성할 수 있다.
이어서, 상기 불순물이 주입된 다결정 실리콘막(24) 상에 텅스텐 실리사이드막을 증착하여 금속 실리사이드막(26)을 형성하고, 상기 금속실리사이드막(26) 상에 실리콘 질화물을 증착하여 하드마스크막(30)을 형성한다.
도 3을 참조하면, 상기 하드마스크막(30) 상에 포토 레지스트막을 도포하고, 포토공정을 수행하여 게이트 전극 형성영역을 한정하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크으로 이용하여 상기 하드마스크막(30) 및 게이트 도전막(28)을 건식 식각을 수행하여 하드마스크 패턴(30a)과 게이트 전극(28a)을 형성한다. 게이트 전극(28a)은 불순물이 주입된 다결정 실리콘 패턴(24a)와 금속 실리사이드 패턴(26a)을 포함한다.
이때, 게이트 전극(26a)에 의하여 노출된 게이트 절연막(22)과 반도체 기판(10)에 데미지(damage)가 발생한다. 이러한 데미지(damage)는 게이트 절연막(22)의 질을 떨어뜨리고, 반도체 기판(10)에서 누설전류를 발생시켜 리프레 시 특성을 열화시킨다.
도 4를 참조하면, 상기 데미지를 큐어링하기 위하여 게이트 전극(28a)이 형성된 반도체 기판(10)을 산소 라디칼(O*) 을 이용하여 산화시킨다. 이를 소위 '게이트 폴리실리콘 재산화 공정(gate polysilicon reoxidation process)' 이라고 한다.
구체적으로, 상기 재산화 공정은 H2 및 O2의 혼합 가스를 소스로 800℃ 이상의 온도와 1 torr 이하의 압력에서 해리된 산소 라디칼를 이용하는 것이다.
이로써, 게이트 전극(28a)의 일부분이 산화되어 제2 실리콘 산화막(32)을 형성하고, 또한 게이트 전극(28a)에 의해 노출된 실리콘 질화막(20)의 Si-N 결합이 Si-O 결합으로 전환되어 제3 실리콘 산화막(20a)을 형성하면서 데미지가 큐어링되고, 또한 제1 실리콘 산화막(18)에 발생한 데미지도 큐어링 된다. 또한, 반도체 기판(10)의 표면에 발생한 데미지를 큐어링하면서 LOCOS(local oxidation of silicon)인 제4 실리콘 산화막(34)을 형성한다.
결국에 본 발명의 핵심으로, 실리콘 질화막(20)의 Si-N 결합을 Si-O 결합으로 전환하면서, 게이트 전극(28a)에 의하여 노출된 Si-N 결합을 포함하는 게이트 절연막(22)과 반도체 기판(10)에 발생한 데미지를 큐어링하여 양질의 게이트 절연막(22a)을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
도 5를 참조하면, 하드마스크막(30a) 및 제2 실리콘 산화막(32)을 이온주입 마스크로 이용하여 고농도의 p+ 불순물을 이온주입을 실시하여 고농도의 p+ 소스/드레인영역(36)을 형성하여 PMOS 트랜지스터를 완성한다.
이로써, 실리콘 질화막(20)의 Si-N 결합이 Si-O 결합으로 전환되면서, 게이트 전극(28a)에 의하여 노출된 게이트 절연막(22)과 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막(22a)을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
<실시예2>
실시예 1에서는 게이트 전극 물질로써, 불순물이 도핑된 다결정 실리콘과 금속 실리사이드막을 순차적으로 적층한다. 이어서, 게이트 전극을 패터닝한 후에 재산화 공정을 수행한다. 그러나, 본 실시예에서는 게이트 전극의 저항을 줄이기 위하여 게이트 전극 물질로써, 불순물이 도핑된 다결정 실리콘, 장벽막 및 금속막을 순차적으로 적층한다. 이어서, 게이트 전극을 패터닝한다. 이어서, 재산화 공정을 수행하면 상기 금속막의 과산화로 인하여 문제점을 발생하기 때문에 상기 게이트 전극 측면에 절연막 스페이서를 형성한다. 이어서 재산화 공정을 적용한다. 상술한 게이트 전극의 물질과 절연막 스페이서 공정을 제외하고는 실시예 1에서 제공하는 반도체 장치 형성방법과 동일하다.
그러므로 본 실시예는 실시예 1에서와 동일한 부재에 대하여는 동일한 참조번호로 나타내고, 실시예 1에서 반복되는 도면 및 설명은 생략한다.
도 6 내지 도 10는 본 실시예에 따른 PMOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 상기 도1에서 보이듯이, p형 불순물이 도핑된 반도체 기판(10)에 n형 불순물이 도핑된 n-웰(12)을 형성한다. 이어서, 상기 반도체 기판(10)의 상부(또는 표면부위)에 액티브 영역(16)을 한정하는 필드산화 영역인 소자분리막(14)을 형성한다. 이어서, 상기 반도체 기판(10) 상에 Si-N 결합을 포함하는 게이트 절연막(22)을 형성한다. 바람직하게 상기 Si-N 결합을 포함하는 게이트 절연막(22)은 먼저 상기 반도체 기판(10)상에 제1 실리콘 산화막(18)을 형성하고, 상기 제1 실리콘 산화막(18)상에 실리콘 질화막(20)을 적층하여 형성한다.
이어서, Si-N 결합을 포함하는 게이트 절연막(22)이 형성된 반도체 기판(10) 상면에 게이트 도전막(44) 및 하드마스크막(30)을 순차적으로 적층한다. 게이트 도전막(44)은 바람직하게 불순물인 보론(B)이 주입된 P+ 다결정 실리콘막(24), 장벽막(40), 금속막(42) 및 하드마스크막(30)을 순차적으로 형성한다. 상기 장벽막(40)은 바람직하게 텅스텐질화막이다. 그리고 상기 금속막(42)은 바람직하게 텅스텐막이다.
도 7을 참조하면, 상기 하드마스크막(30) 상에 포토 레지스트막을 도포하고, 포토공정을 수행하여 게이트 전극 형성영역을 한정하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크으로 이용하여 상기 하드마스크막(30) 및 게이트 도전막(44)을 건식 식각을 수행하여 하드마스크 패턴(30a)과 게이트 전극(44a)을 형성한다. 게이트 전극(44a)은 불순물이 주입된 다결정 실리콘 패턴(24a), 장벽막 패턴(40a) 및 금속막 패턴(42a)을 포함한다.
이때, 게이트 전극(26a)에 의하여 노출된 게이트 절연막(22)과 반도체 기판(10)에 데미지(damage)가 발생한다. 이러한 데미지(damage)는 게이트 절연막(22)의 질을 떨어뜨리고, 반도체 기판(10)에서 누설전류를 발생시켜 리프레시 특성을 열화시킨다.
도 8를 참조하면, 상기 게이트 전극(44a)이 형성된 반도체 기판(10) 전면에 실리콘 질화막을 증착한다. 이어서 상기 실리콘 질화막을 이방성 식각을 수행하여 상기 게이트 전극(44a)의 측면에 절연막 스페이서(46)을 형성한다.
이때, 절연막 스페이서(46)에 의하여 노출된 게이트 절연막(22)과 반도체 기판(10)에 추가의 데미지(damage)가 발생한다.
그리고, 바람직하게 후속에 산소 라디칼을 사용하여 상기의 데미지를 큐어링하기 위한 재산화 공정에서 상기 금속막 패턴(42a)의 산화를 억제하도록 상기 실리콘 질화막의 증착 두께를 설정한다.
도 9를 참조하면, 게이트 전극(44a)과 상기 게이트 전극(44a)의 측면에 절연막 스페이서(46)에 의하여 노출된 게이트 절연막(22)와 반도체 기판(10) 표면을 산소 라디칼을 이용하여 재 산화 공정을 수행한다. 상기 재산화 공정은 H2 및 O2의 혼합 가스를 소스로 800℃ 이상의 온도와 1 torr 이하의 압력에서 해리된 산소 라디칼를 이용하는 것이다.
이로써, 게이트 전극(44a) 측면에 형성된 절연막 스페이서막(46)의 일부분이 Si-N 결합에서 Si-O 결합으로 전환되어 제2 실리콘 산화막(46a)을 형성하고, 또한 절연막 스페이서(46)에 의해 노출된 실리콘 질화막(20)의 Si-N 결합이 Si-O 결합으로 전환되어 제3 실리콘 산화막(20a)을 형성하면서 데미지가 큐어링되고, 또한 제1 실리콘 산화막(18)에 발생한 데미지도 큐어링 된다. 또한, 반도체 기판(10)의 표면에 발생한 데미지를 큐어링하면서 LOCOS(local oxidation of silicon)인 제4 실리콘 산화막(34)을 형성한다.
본 발명에 의하면, 실리콘 질화막(20)의 Si-N 결합을 Si-O 결합으로 전환하면서, 게이트 전극(44a)과 절연막 스페이서(46)에 의하여 노출된 Si-N 결합을 포함하는 게이트 절연막(22)과 반도체 기판(10)에 발생한 데미지를 큐어링하여 양질의 게이트 절연막(22a)을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
도 10를 참조하면, 하드마스크막(30a) 및 제2 실리콘 산화막(32)을 이온주입 마스크로 이용하여 고농도의 p+ 불순물을 이온주입을 실시하여 고농도의 p+ 소스/드레인영역(36)을 형성하여 PMOS 트랜지스터를 완성한다.
이로써, 실리콘 질화막(20)의 Si-N 결합이 Si-O 결합으로 전환되면서, 게이트 전극(44a)에 의하여 노출된 게이트 절연막(22)과 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막(22a)을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
<실시예3>
실시예 1 및 2에서는 Si-N 결합을 포함하는 게이트 절연막으로써, 반도체 기판 상에 실리콘 산화막을 형성하고, 이어서 상기 실리콘 산화막의 상부에 실리콘 질화막을 적층하여 복합층을 형성한다. 그러나, 본 실시예에서는 반도체 기판 상에 실리콘 산화막을 형성하고, 이어서 상기 실리콘 산화막의 일부를 질소 분위기 하에서 질화처리하여 산질화막을 형성한다. 상기 Si-N 결합을 포함하는 게이트 절연막 을 형성하는 방법을 제외하고는 실시예 1 및 2에서 제공하는 반도체 장치 형성방법과 동일하다.
그러므로 본 실시예는 실시예 1 및 2에서와 동일한 부재에 대하여는 동일한 참조번호로 나타내고, 실시예 1 및 2에서 반복되는 도면 및 설명은 생략한다.
도 11 내지 도 12는 본 실시예에 따른 PMOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 상기 도1에서 보이듯이, p형 불순물이 도핑된 반도체 기판(10)에 n형 불순물이 도핑된 n-웰(12)을 형성한다. 이어서, 필드산화영역인 소자분리막(14)을 형성한다. 이어서, 반도체 기판(10) 상에 제1 실리콘 산화막(18)을 형성한다.
도 12를 참조하면, 제1 실리콘 산화막(18)의 일부를 질소분위기 하에서 질화처리를 수행하여 산질화막(21)을 형성한다. 이로써, 반도체 기판(10) 상에 Si-N 결합을 포함하는 게이트 절연막(23)을 완성한다.
구체적으로, 질화처리를 수행하는 방법은 바람직하게 플라즈마 질화처리(plasma nitridation) 또는 어닐링(annealing) 방법이 있다.
상기 플라즈마 질화처리는 예컨대, 질소(N2), 암모니아(NH3) 또는 혼합 가스와 플라즈마 발생원으로 디커플드 플라즈마(decoupled plamsa) 방식을 이용하여 수행될 수 있다. 또한, 어닐링은 예컨대, 일산화질소(NO) 또는 일산화이질소(N2O) 가스와 노(furance)를 이용하여 수행될 수 있다.
후속 공정은 상술한 실시예 1 및 2의 도 2 내지 도 5 및 도 6 내지 도 10에 서 설명한 방법과 동일하게 수행하여 반도체 장치를 완성한다.
이로써, Si-N 결합이 Si-O 결합으로 전환되면서, 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
상기와 같은 본 발명에 따른 반도체 장치 제조방법에 의하면, Si-N 결합이 Si-O 결합으로 전환되면서, 반도체 기판에 발생한 데미지를 큐어링하여 양질의 게이트 절연막을 얻을 수 있고, 반도체 장치의 리프레시 특성을 향상시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 반도체 기판 상에 Si-N 결합을 포함하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극에 의해 노출된 게이트 절연막과 상기 반도체 기판의 표면을 산소 라디칼로 처리하여 상기 게이트 절연막의 절연성을 향상시키고, 상기 반도체 기판의 표면부위를 부분적으로 산화시키는 단계를 포함하되,상기 게이트 절연막을 형성하는 단계는상기 반도체 기판 상에 실리콘 산화막을 형성하는 단계; 및상기 실리콘 산화막을 질화성 분위기 하에서 상기 실리콘 산화막 일부를 질화처리하여 산질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 Si-N 결합을 포함하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 측면에 절연막 스페이서를 형성하는 단계; 및상기 게이트 절연막 및 상기 절연막 스페이서에 의해 노출된 게이트 절연막과 상기 반도체 기판의 표면을 산소 라디칼로 처리하여 상기 게이트 절연막의 절연성을 향상시키고, 상기 반도체 기판의 표면부위를 부분적으로 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제10항에 있어서, 상기 게이트 절연막을 형성하는 단계는상기 반도체 기판 상에 실리콘 산화막을 형성하는 단계; 및상기 실리콘 산화막 상에 실리콘 질화막을 적층하여 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제10항에 있어서, 상기 게이트 절연막을 형성하는 단계는상기 반도체 기판 상에 실리콘 산화막을 형성하는 단계; 및상기 실리콘 산화막을 질화성 분위기 하에서 상기 실리콘 산화막 일부를 질화처리하여 산질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제10항에 있어서, 상기 게이트 전극을 형성하는 단계는상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 하드마스크막을 형성하는 단계; 및상기 하드마스크막 및 상기 게이트 도전막을 패터닝하여 하드 마스크 패턴 및 그 하부에 상기 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제13항에 있어서, 상기 게이트 도전막을 형성하는 단계는상기 게이트 절연막 상에 불순물이 주입된 다결정 실리콘막을 증착하는 단계;상기 다결정 실리콘막 상에 장벽막을 형성하는 단계; 및상기 장벽막 상에 금속막을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제14항에 있어서, 상기 불순물은 B 또는 BF2 이온인 것을 특징으로 하는 반 도체 장치의 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040032585A KR100575449B1 (ko) | 2004-05-10 | 2004-05-10 | 반도체 장치의 제조방법 |
US11/125,198 US20050250343A1 (en) | 2004-05-10 | 2005-05-10 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040032585A KR100575449B1 (ko) | 2004-05-10 | 2004-05-10 | 반도체 장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050107845A KR20050107845A (ko) | 2005-11-16 |
KR100575449B1 true KR100575449B1 (ko) | 2006-05-03 |
Family
ID=35239987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040032585A KR100575449B1 (ko) | 2004-05-10 | 2004-05-10 | 반도체 장치의 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050250343A1 (ko) |
KR (1) | KR100575449B1 (ko) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015074A (ko) * | 2001-04-27 | 2004-02-18 | 인터내셔널 비지네스 머신즈 코포레이션 | Mos 트랜지스터 게이트 코너의 산화를 향상시키는 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6320238B1 (en) * | 1996-12-23 | 2001-11-20 | Agere Systems Guardian Corp. | Gate structure for integrated circuit fabrication |
US20020009861A1 (en) * | 1998-06-12 | 2002-01-24 | Pravin K. Narwankar | Method and apparatus for the formation of dielectric layers |
JP3875455B2 (ja) * | 1999-04-28 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
KR100560867B1 (ko) * | 2000-05-02 | 2006-03-13 | 동경 엘렉트론 주식회사 | 산화방법 및 산화시스템 |
JP2003188371A (ja) * | 2001-12-17 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
US6884685B2 (en) * | 2003-02-14 | 2005-04-26 | Freescale Semiconductors, Inc. | Radical oxidation and/or nitridation during metal oxide layer deposition process |
US6746925B1 (en) * | 2003-03-25 | 2004-06-08 | Lsi Logic Corporation | High-k dielectric bird's beak optimizations using in-situ O2 plasma oxidation |
US6987056B2 (en) * | 2003-07-08 | 2006-01-17 | Hynix Semiconductor Inc. | Method of forming gates in semiconductor devices |
US7405125B2 (en) * | 2004-06-01 | 2008-07-29 | Macronix International Co., Ltd. | Tunnel oxynitride in flash memories |
-
2004
- 2004-05-10 KR KR1020040032585A patent/KR100575449B1/ko not_active IP Right Cessation
-
2005
- 2005-05-10 US US11/125,198 patent/US20050250343A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015074A (ko) * | 2001-04-27 | 2004-02-18 | 인터내셔널 비지네스 머신즈 코포레이션 | Mos 트랜지스터 게이트 코너의 산화를 향상시키는 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20050107845A (ko) | 2005-11-16 |
US20050250343A1 (en) | 2005-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100618815B1 (ko) | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 | |
JP4938262B2 (ja) | 半導体装置およびその製造方法 | |
KR100757026B1 (ko) | 반도체 장치의 제조 방법 | |
JP4271920B2 (ja) | 半導体素子のcmos及びその製造方法 | |
KR100611784B1 (ko) | 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 | |
JP4762169B2 (ja) | 半導体装置の製造方法 | |
JP2001015748A (ja) | 半導体装置及びその製造方法 | |
JP2007123662A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2006073796A (ja) | 半導体装置及びその製造方法 | |
JP2006059980A (ja) | 半導体装置及びその製造方法 | |
KR100575449B1 (ko) | 반도체 장치의 제조방법 | |
JP2004247528A (ja) | 半導体装置の製造方法 | |
JPH07335876A (ja) | ゲート絶縁膜の形成方法 | |
KR100603510B1 (ko) | 반도체 소자의 제조 방법 | |
KR100945648B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
KR100539159B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
KR100486825B1 (ko) | 반도체 소자의 제조방법 | |
JPH118317A (ja) | 半導体装置およびその製造方法 | |
KR100557631B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
KR100481396B1 (ko) | 반도체 소자의 제조 방법 | |
KR20070028687A (ko) | 반도체소자의 이중 게이트 형성 방법 | |
JP2000269490A (ja) | 半導体装置の製造方法 | |
KR100629169B1 (ko) | 반도체 소자의 제조 방법 | |
KR20050106711A (ko) | 게이트 구조물 및 트랜지스터의 제조 방법 | |
KR20100077756A (ko) | 선택적 플라즈마질화를 이용한 반도체장치 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090415 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |