JP2007123662A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させる技術を提供する。
【解決手段】シリコン基板１の表面に酸化シリコン膜を堆積した後、酸化シリコン膜上にＡＬＤ法によってＨｆ−Ａｌ−Ｎ膜を堆積する。次に、９００℃〜１０００℃の非酸化性雰囲気中でシリコン基板１を急速アニールすることによって、緻密で誘電率の高いＨｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜７を形成し、続いて酸素ラジカル雰囲気中でシリコン基板１を熱酸化処理することによって、ゲート絶縁膜７中の酸素欠損を低減する。
【選択図】図８

Description

本発明は、半導体装置の製造技術および半導体装置に関し、特に、酸化シリコンよりも誘電率が高い材料で構成されたゲート絶縁膜（高誘電率ゲート絶縁膜）を有するＭＩＳトランジスタを備えた半導体装置およびその製造に適用して有効な技術に関する。

近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。しかし、ゲート酸化膜の膜厚が２ｎｍ程度まで薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって、シリコン基板中の電子がゲート酸化膜を通り抜けてゲート電極に逃げるゲートリーク現象が顕著になってくる。

そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてゲートリーク電流を低減することができるからである。高誘電体材料としては、Ｈｆ−Ｏ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-Ｏ、Ｈｆ-Ａｌ-Ｏ-Ｎなどのハフニウム化合物に代表される金属酸化物や金属酸窒化物が検討されている。

非特許文献１(2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231)は、酸化ハフニウム（Ｈｆ−Ｏ）からなるゲート絶縁膜上にルテニウムなどの金属膜からなるゲート電極を形成したＭＩＳＦＥＴを開示している。
2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231

上記した金属酸化物または金属酸窒化物系の高誘電率ゲート絶縁膜は、ＣＶＤ(Chemical Vapor Deposition)法あるい原子層制御成膜（ＡＬＤ：Atomic Layer Deposition)法を用いてシリコン基板上に堆積される。しかし、このようにして堆積された膜は、比較的密度が低いためにリーク電流が多く、かつ誘電率も低い。そこで、成膜後に７５０℃以上の高温アニールを行って、膜の緻密化および高誘電率化を図る必要がある。

ところが、酸素を含む雰囲気中で上記の高温アニールを行った場合は、膜中の酸素の一部が解離してシリコン基板との界面でＳｉ-Ｏ結合を形成する。その結果、ゲート絶縁膜の一部が酸化シリコン膜になるので、ゲート絶縁膜の誘電率が低下してしまう。一方、上記した界面におけるＳｉ-Ｏ結合の形成を防ぐために、酸素を含まない雰囲気中で高温アニールを行った場合は、ゲート絶縁膜中の金属-Ｏ結合から酸素が脱離するために、膜中に酸素欠損が生じ、キャリア移動度の低下といったＭＩＳトランジスタの特性劣化を引き起こしてしまう。

このように、シリコン基板上に形成する金属化合物系ゲート絶縁膜は、高誘電率化と酸素欠損の低減とを両立させることが困難であることが本発明者の検討によって明らかとなった。

本発明の目的は、金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、シリコン基板上にＭＩＳＦＥＴのゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程を含む半導体装置の製造方法であって、前記シリコン基板上に前記ゲート絶縁膜を形成する工程は、以下の工程を含んでいる。
（ａ）前記シリコン基板の主面上に酸化シリコン膜を形成する工程と、
（ｂ）前記酸化シリコン膜上に、原子層制御成膜法を用いて金属化合物膜を堆積する工程と、
（ｃ）前記工程（ｂ）の後、非酸化性雰囲気中で、前記シリコン基板の主面を急速アニール処理する工程と、
（ｄ）前記工程（ｃ）の後、酸素ラジカルを含んだ雰囲気中で、前記シリコン基板の主面を熱処理する工程。

上記した手段によれば、工程（ｃ）の急速アニール処理によって、緻密で誘電率の高い金属化合物系ゲート絶縁膜が得られ、工程（ｄ）の熱処理によって、このゲート絶縁膜中の酸素欠陥が低減されるので、高誘電率でしかも酸素欠損が低減された金属化合物系ゲート絶縁膜を形成することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させることができるので、ＭＩＳトランジスタの微細化を推進することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本実施の形態によるＭＩＳトランジスタの製造方法を、図１〜図１１を用いて工程順に説明する。

まず、図１に示すように、例えばｐ型の単結晶シリコン基板１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成する。次に、基板１のｎチャネル型ＭＩＳトランジスタ形成領域（図の左側。以下、ｎＭＩＳ形成領域という）にホウ素をイオン注入し、ｐチャネル型ＭＩＳトランジスタ形成領域（図の右側。以下、ｐＭＩＳ形成領域という）にリンをイオン注入する。さらに、基板１のｎＭＩＳ形成領域とｐＭＩＳ形成領域とに、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入する。続いて、基板１を熱処理し、上記不純物をシリコン基板１中に拡散させることによって、基板１の主面にｐ型ウエル３およびｎ型ウエル４を形成する。次に、フッ酸などのウェットエッチング液を用い、シリコン基板１（ｐ型ウエル３およびｎ型ウエル４）の表面の自然酸化膜を除去することによって、シリコン面を露出させる。

次に、図２に示すように、シリコン基板１（ｐ型ウエル３およびｎ型ウエル４）の表面に膜厚０．６ｎｍ程度の薄い酸化シリコン膜５を堆積する。酸化シリコン膜５は、熱酸化法または化学溶液洗浄法を用いて堆積する。

次に、図３に示すように、ＮＨ_３／Ｎ_２ガスと有機ハフニウム化合物と有機アルミニウム化合物とを用いた原子層制御成膜(ＡＬＤ)法によって、酸化シリコン膜５上にＨｆ−Ａｌ−Ｎ膜６を堆積する。有機ハフニウム化合物は、例えばＴＤＭＡＨ(Tetrakis-Dimethylamido-Hafnium)を用い、有機アルミニウム化合物は、例えばＴＭＡ(Trimethyl-Aluminum)を用いる。

このとき、Ｈｆ−Ａｌ−Ｎ膜６は、１原子層〜２原子層程度の極めて薄い膜厚で堆積することが望ましい。図４は、シリコン基板１（ｐ型ウエル３およびｎ型ウエル４）の表面に形成した酸化シリコン膜５の原子配列状態とその上部に堆積したＨｆ−Ａｌ−Ｎ膜６の原子配列状態を模式的に示した図である。

次に、シリコン基板１を図５に示すフラッシュアニール装置２０のチャンバ２１に搬入する。フラッシュアニール装置２０のチャンバ２１内には、ウエハ状のシリコン基板１を載せるサセプタ２２が設置されている。このサセプタ２２には、シリコン基板１を加熱するためのヒータ２３が内蔵されている。また、サセプタ２２の上方には、シリコン基板１の主面を急速アニールするためのＸｅフラッシュランプ２３が設置されている。一方、チャンバ２１の外部には、ラジカル供給部２４が設置されている。このラジカル供給部２４では、例えばオゾンを紫外線で分解することによって酸素ラジカルが生成される。また、ここで生成した酸素ラジカルは、配管２５を通じてチャンバ２１の内部に導入される。

次に、チャンバ２１の内部にＮＨ_３／Ｎ_２ガスを導入することによって、チャンバ２１の内部を非酸化性雰囲気に設定する。また、サセプタ２２に内蔵されたヒータ２３をＯＮにして、サセプタ２２上のシリコン基板１を２５０℃〜４００℃に加熱する。

次に、この状態でＸｅフラッシュランプ２３をＯＮにして、シリコン基板１の主面を約０．６秒で９００℃〜１０００℃まで急速アニールする。続いて、シリコン基板１を０．１秒間、この温度に保持した後、急冷させる。この急速アニール処理を行うと、酸化シリコン膜５中のＳｉ-Ｏ結合およびＨｆ−Ａｌ−Ｎ膜６中のＨｆ−Ａｌ−Ｎ結合が再結合する。その結果、図６に示すように、シリコン基板１（ｐ型ウエル３およびｎ型ウエル４）の主面上には、上記各原子がほぼ均一に分散されたＨｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜７が形成される。

このように、非酸化性雰囲気中において、酸化シリコン膜５とＨｆ−Ａｌ−Ｎ膜６との積層膜を９００℃〜１０００℃程度まで急速アニールすることにより、緻密で誘電率の高いＨｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜７が得られる。ただし、この急速アニールは、非酸化性雰囲気中で行われるため、Ｈｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜７中には、図７に示すように、酸素欠損８が生じる。

そこで、次に、チャンバ２１の内部を排気した後、ラジカル供給部２４で生成した酸素ラジカルを、配管２５を通じてチャンバ２１の内部に導入する。そして、サセプタ２２上のシリコン基板１を４００℃程度に加熱し、約３０秒間、ゲート絶縁膜７を熱酸化処理する。この熱酸化処理を行うことにより、ゲート絶縁膜７中に酸素が供給され、酸素欠損８が低減される。酸素ラジカルは、通常の酸素分子に比べて活性が高いので、４００℃程度の比較的低い温度条件下での熱酸化処理によっても、ゲート絶縁膜７中の酸素欠損８を低減することができる。また、４００℃程度の比較的低い温度条件下では、ゲート絶縁膜７とシリコン基板１との界面に酸化シリコン層が形成されることもない。これにより、高誘電率で、かつ実質的に酸素欠損８を有しないＨｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなる界面準位が１０^１０ｃｍ^−２オーダー以下のゲート絶縁膜７が得られる。

なお、上記のように、膜厚０．６ｎｍ程度の薄い酸化シリコン膜５上に１原子層〜２原子層程度の極めて薄いＨｆ−Ａｌ−Ｎ膜６を堆積して形成したゲート絶縁膜７は、その膜厚が極めて薄い。従って、例えば１ｎｍ〜４ｎｍ程度のゲート絶縁膜７を形成したい場合は、Ｈｆ−Ａｌ−Ｎ膜６の堆積とその後の急速アニールとを複数回繰り返しながら、Ｈｆ−Ａｌ−Ｎ膜６の膜厚を増やし、最後に４００℃程度の酸素ラジカル雰囲気中で熱酸化処理を行って膜中の酸素欠損８を低減する。この場合も、一回の堆積工程で堆積するＨｆ−Ａｌ−Ｎ膜６の膜厚を１原子層〜２原子層程度まで薄くすることにより、その後の急速アニールにおいて、Ｈｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜の各構成原子を膜中にほぼ均一に分散させることができる。

次に、図９に示すように、ｐ型ウエル３の表面に形成されたゲート絶縁膜７上にｎチャネル型ＭＩＳトランジスタのゲート電極１０ｎを形成する。また、ｎ型ウエル３の表面に形成されたゲート絶縁膜７上にｐチャネル型ＭＩＳトランジスタのゲート電極１０ｐを形成する。ゲート電極１０ｎは、ゲート絶縁膜７上にスパッタリング法で堆積したＨｆ膜またはＡｌ膜などをパターニングして形成し、ゲート電極１０ｐは、ゲート絶縁膜７上にスパッタリング法で堆積したコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などをパターニングして形成する。

次に、図１０に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ⁻型半導体領域１１を形成し、ｎ型ウエル４にホウ素をイオン注入してｐ⁻型半導体領域１２を形成した後、ゲート電極１０ｎ、１０ｐの側壁にサイドウォールスペーサ１３を形成する。ｎ⁻型半導体領域１１は、ｎチャネル型ＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成し、ｐ⁻型半導体領域１２は、ｐチャネル型ＭＩＳトランジスタをＬＤＤ構造にするために形成する。サイドウォールスペーサ１３は、基板１上にＣＶＤ法またはＡＬＤ法で酸化シリコン膜または酸窒化シリコン膜を堆積し、続いてこの酸化シリコン膜または酸窒化シリコン膜を異方性エッチングすることによって形成する。

次に、図１１に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、シリコン基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ^＋型半導体領域（ソース、ドレイン）１４を形成し、ｎ型ウエル４にｐ^＋型半導体領域（ソース、ドレイン）１５を形成する。ここまでの工程により、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）、およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、Ｈｆ−Ａｌ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜を例示したが、他のＨｆ化合物膜からなるゲート絶縁膜を形成する場合にも適用することができる。例えば前記ＴＤＭＡＨを用いたＡＬＤ法によって酸化シリコン膜上に１原子層〜２原子層程度のＨｆ−Ｎ膜を堆積し、続いて前述した急速アニール処理を行うと、緻密で誘電率の高いＨｆ−Ｓｉ−Ｏ−Ｎ膜からなるゲート絶縁膜が得られる。次に、酸素ラジカル雰囲気中でこのゲート絶縁膜を熱酸化処理することにより、膜中の酸素欠損を低減することができる。

前記実施の形態では、Ｈｆ化合物系ゲート絶縁膜の形成方法を例示したが、Ｈｆ化合物以外の金属化合物からなる高誘電率ゲート絶縁膜の形成にも適用することができる。

本発明は、金属化合物材料からなる高誘電率ゲート絶縁膜を有するＭＩＳトランジスタの製造に適用することができる。

本発明の一実施の形態であるＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 図１に続くＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 図２に続くＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 シリコン基板の表面に形成した酸化シリコン膜の原子配列状態とその上部に堆積したＨｆ−Ａｌ−Ｎ膜の原子配列状態を模式的に示した図である。 ゲート絶縁膜の製造工程で用いるフラッシュアニール装置の概略図である。 本発明の一実施の形態であるＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 急速アニール処理によって得られたゲート絶縁膜の原子配列状態を模式的に示した図である。 酸素ラジカル雰囲気中での熱酸化処理によって得られたゲート絶縁膜の原子配列状態を模式的に示した図である。 図６に続くＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 図９に続くＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。 図１０に続くＭＩＳトランジスタの製造方法を示す半導体基板の要部断面図である。

符号の説明

１ シリコン基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
６ Ｈｆ−Ａｌ−Ｎ膜
７ ゲート絶縁膜
８ 酸素欠損
１０ｎ、１０ｐ ゲート電極
１１ ｎ⁻型半導体領域
１２ ｐ⁻型半導体領域
１３ サイドウォールスペーサ
１４ ｎ^＋型半導体領域（ソース、ドレイン）
１５ ｐ^＋型半導体領域（ソース、ドレイン）
２０ フラッシュアニール装置
２１ チャンバ
２２ サセプタ
２３ ヒータ
２４ ラジカル供給部
２５ 配管
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ

Claims (6)

1. シリコン基板上にＭＩＳＦＥＴのゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程を含む半導体装置の製造方法であって、
   前記シリコン基板上に前記ゲート絶縁膜を形成する工程は、
   （ａ）前記シリコン基板の主面上に酸化シリコン膜を形成する工程と、
   （ｂ）前記酸化シリコン膜上に、原子層制御成膜法を用いて金属化合物膜を堆積する工程と、
   （ｃ）前記工程（ｂ）の後、非酸化性雰囲気中で、前記シリコン基板の主面を急速アニール処理する工程と、
   （ｄ）前記工程（ｃ）の後、酸素ラジカル雰囲気中で、前記シリコン基板の主面を熱酸化処理する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記工程（ａ）の後、前記工程（ｄ）に先だって、前記工程（ｂ）と前記工程（ｃ）とを複数回繰り返すことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記金属化合物膜は、Ｈｆ−Ａｌ−Ｎ膜またはＨｆ−Ｎ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記工程（ｂ）と前記工程（ｃ）とを、熱処理装置のチャンバ内で連続して行うことを特徴とする請求項１記載の半導体装置の製造方法。
5. シリコン基板上に形成された金属化合物膜からなるゲート絶縁膜上にゲート電極が形成されたＭＩＳＦＥＴを有する半導体装置であって、
   前記金属化合物膜からなる前記ゲート絶縁膜は、界面準位が１０^１０ｃｍ^−２オーダー以下であることを特徴とする半導体装置。
6. 前記金属化合物膜は、Ｈｆ化合物膜であることを特徴とする請求項５記載の半導体装置。

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