JP2005166696A - 金属化合物薄膜およびその製造方法、ならびに当該金属化合物薄膜を含む半導体装置およびその製造方法 - Google Patents

金属化合物薄膜およびその製造方法、ならびに当該金属化合物薄膜を含む半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 金属酸化膜を含む高誘電率膜中における酸素や金属元素の拡散を抑制し、この膜を用いた素子の信頼性を向上させる。
【解決手段】 基板表面を洗浄した後（Ｓ１０）、界面層または拡散防止膜を形成し（Ｓ１２）、その上に金属酸化膜を堆積する（Ｓ１４）。つづいて、ＮＨ３雰囲気下でアニールを行い、金属酸化膜中に窒素を拡散させる（Ｓ１６）。ステップ１４およびステップ１６の処理を所定回数行った後（Ｓ１８のＹＥＳ）、Ｏ２雰囲気下でアニールを行う（Ｓ２０）。Ｏ２雰囲気下でのアニールを６５０℃より高い温度で行うことにより、金属酸化膜のリーク電流を低減することができる。
【選択図】 図３

Description

本発明は、金属化合物薄膜およびその製造方法、ならびに当該金属化合物薄膜を含む半導体装置およびその製造方法に関する。
従来、ＭＯＳＦＥＴのゲート絶縁膜として、リーク電流特性が良好で界面準位密度の低いシリコン酸化膜が使用されてきた。ところが、シリコン酸化膜をゲート絶縁膜とするトランジスタでは、素子サイズの微細化にともないゲート絶縁膜の厚みが薄くなり、そのため、トンネル電流によるゲートリーク電流が増大するという課題が生じるようになってきた。ゲートリーク電流が増大すると、ゲートオフ時において実質的なリーク電流が生じ、半導体装置の回路が正常に動作しなかったり、消費電力が増加する等の問題が生じてしまう。こうした問題を解消するため、近年、ゲート絶縁膜の材料として高い誘電率を有する金属酸化物などの高誘電体膜を使用することが検討されている。
しかしながら、高誘電体である金属酸化膜は多結晶粒子の集合体からなり、粒界を経由して不純物や金属の移動が起こりやすい。このため、ゲート電極にドープした不純物や金属原子が高誘電体ゲート絶縁膜を突き抜けてチャネル領域に到達し、素子の信頼性を損なうことがあった。
また、従来の高誘電体ゲート絶縁膜では、その成膜プロセス上の問題により、良好な膜質を安定的に得ることが困難であった。現在、トランジスタの高誘電体ゲート絶縁膜の成膜方法としては、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法が有力視されている。ところが、ＡＬＤ法に利用される原料自体が不純物として高誘電体ゲート絶縁膜中に残留し、また、膜の欠陥を誘起することがあった。また、高誘電体ゲート絶縁膜を構成する膜の化学量論比が設計値からずれ、所望の膜特性が得られない場合があった。こうした現象について図１０を参照して説明する。図１０は、ＡＬＤ法により高誘電体ゲート絶縁膜を形成したときの層構造の模式図である。図１０（ａ）および図１０（ｂ）は、それぞれ、熱アニールによる膜質改善処理の前後の状態に対応する。熱アニール前は、図１０（ａ）に示すように、高誘電体ゲート絶縁膜中に不純物がくまなく分布している。アニール後、膜全体から不純物が除去されるとともに、膜を緻密化することができる。しかしながら、高誘電体ゲート絶縁膜の下部、特に基板近傍の領域においては不純物が充分に除去されず残存しがちとなる。また、金属酸化物は一般に結晶化しやすく、アニール後の図１０（ｂ）の状態では、膜の一部で結晶化が起こる。こうした不純物の残存や膜の結晶化は、高誘電体ゲート絶縁膜を含む素子の特性の劣化をもたらす原因となり得る。たとえば漏れ電流の増大、閾値特性のばらつき等を生む原因となる。
特許文献１には、ＭＩＳ型トランジスタの高誘電体ゲート酸化膜に窒素を導入する構成が記載されている。具体的には、高誘電体ゲート酸化膜形成後、この膜をアンモニア雰囲気下で加熱し膜上部に拡散バリア層を形成する方法が記載されている。また、高誘電体ゲート酸化膜上部にシリコン窒化膜を形成した後、熱処理することにより高誘電体ゲート酸化膜とシリコン窒化膜の界面に窒素を偏析させる方法が記載されている（段落００４３、００４６）。こうした方法を採用することにより、ゲート電極からの不純物や金属原子の拡散を防ぐことができるとされている。
特開２００２−２９９６０７号公報
しかしながら、同文献記載の方法は窒素を膜上部に偏在させるものであり、高誘電体ゲート絶縁膜全体にわたって窒素の含有量を高くする方法について有効な知見を与えるものではなく、ゲート電極中のボロン等の元素の突き抜けを抑制する効果にも一定の限界があった。また、図１０を参照して説明した、高誘電体ゲート絶縁膜の結晶化や不純物の残存によるトランジスタの性能劣化についての問題については何ら解決策を示すものではなかった。
本発明は上記事情に鑑みなされたものであって、その目的とするところは、高い誘電率を有し、不純物や金属の拡散の起こりにくい信頼性の高い金属化合物薄膜を備えた半導体装置を提供することにある。
また本発明の別の目的は、こうした半導体装置に好適に用いることのできる窒素含有金属化合物薄膜を安定的に製造する方法を提供することにある。
本発明によれば、基板上に、原子層堆積法により金属酸化膜を形成する工程と、金属酸化膜に対して、窒素化合物ガスを含む雰囲気中で第一のアニールを行い、金属酸化膜中に窒素を拡散させ、金属酸窒化膜を形成する工程と、金属酸窒化膜に対して、酸化性ガスを含む雰囲気中で６５０℃より高い温度で第二のアニールを行う工程と、を含むことを特徴とする金属化合物薄膜の製造方法が提供される。
ここで、窒素化合物ガスとしては、アンモニア、ヒドラジン、またはジメチルヒドラジン等を含むガスを用いることができる。また、酸化性ガスとしては、酸素、ＮＯ、Ｎ２Ｏ等の酸素を含むガスを用いることができる。
窒素化合物ガスを含む雰囲気中での第一のアニールにより、金属酸化膜に窒素を拡散させ、金属酸窒化膜を形成することができる。また、第一のアニール時の温度を高くすることにより、金属酸化膜中の窒素含有量を高くすることができる。しかし、本発明者らの検討により、金属酸化膜中の窒素含有量が高くなると、リーク電流が大きくなるという新たな課題が生じることが判明した。第二のアニールを上記温度範囲で行うことにより、金属酸化膜の膜質を良好にすることができ、リーク電流を低減することができる。このようにリーク電流を低減することができるのは、このような温度範囲の第二のアニールにより、金属酸窒化膜中のリークパスとなる導電性を誘発する金属窒化物の結合の生成が低減されるからであり、さらに膜中に生じている欠陥等を酸素原子で埋めることができ、これにより膜質が向上するためと考えられる。また、本発明において、アンモニアアニールを用いて窒素を導入し、その後に酸化性ガスを用いたアニールを行うことにより、膜質を改善することができる。
本発明の金属化合物薄膜の製造方法において、窒素を拡散させる工程において、６５０℃より高い温度で第一のアニールを行うことができる。
第一のアニールをこのような温度範囲で行うことにより、金属酸化膜中の窒素含有量を高くすることができる。窒化化合物ガスを用いたアニールを行うことにより、窒素を金属酸化膜中に拡散することができ、金属の周囲に酸素原子と窒素原子とが配置された構造とすることができ、金属酸化膜が結晶化するのを防ぐことができる。また、第一のアニールをこのような温度範囲で行うことにより、金属化合物薄膜を非晶質状とすることができ、金属化合物薄膜を半導体基板上に設けた場合でも、熱的に安定な高誘電体ゲート絶縁膜が形成可能となる。
本発明によれば、基板上に、原子層堆積法により金属酸化膜を形成する工程と、金属酸化膜に対して、窒素化合物ガスを含む雰囲気中で６５０℃より高い温度で第一のアニールを行い、金属酸化膜中に窒素を拡散させ、金属酸窒化膜を形成する工程と、金属酸窒化物に対して、酸化性ガスを含む雰囲気中で第二のアニールを行う工程と、を含むことを特徴とする金属化合物薄膜の製造方法が提供される。
本発明の金属化合物薄膜の製造方法において、金属酸化膜を形成する工程および金属酸窒化物を形成する工程を複数回繰り返した後に、第二のアニールを行う工程を行うことができる。
このようにすることにより、第二のアニールの回数を減らすことができるので、金属酸化膜とその下層に形成されている半導体基板等との間の界面に低誘電率層が形成されるのを防ぐことができる。また、金属化合物薄膜中に均一に窒素を分散させることができ、ゲート電極中のボロン等の元素の拡散を抑制する拡散バリア効果を高めることができる。
本発明の金属化合物薄膜の製造方法において、金属酸化膜は、Ｈｆ、Ｚｒ、Ａｌ、Ｓｉ、Ｙ、およびランタノイドの群から選択される一以上の元素を含むことができる。
このような材料を用いることにより、金属化合物薄膜を高誘電率にすることができ、たとえばトランジスタのゲート絶縁膜として物理膜厚を厚くしても換算膜厚を薄くして膜厚を薄くして用いることができる。これらの中でも、とくに、Ｈｆ、Ｚｒ、Ｙ、およびランタノイド等の遷移金属が好ましく用いられる。遷移金属は酸素等の他の原子との結合が緩やかなため、第一のアニールにより窒素を良好に導入することができ、また、第二のアニールにより、酸素を良好に導入することができる。これにより、膜質を良好にすることができる。
本発明によれば、半導体基板上に、金属化合物薄膜を形成する工程を含む半導体装置の製造方法であって、金属化合物薄膜を、上記いずれかに記載の金属化合物薄膜の製造方法により形成することを特徴とする半導体装置の製造方法が提供される。本発明の金属化合物薄膜は、たとえば、トランジスタのゲート絶縁膜やキャパシタ用絶縁膜として用いることができる。
本発明によれば、半導体基板上に、金属化合物薄膜からなるゲート絶縁膜と導電膜とをこの順で形成する工程と、ゲート絶縁膜および導電膜をパターニングしてゲート部分を形成する工程とを含む半導体装置の製造方法であって、金属化合物薄膜からなるゲート絶縁膜を、上記いずれかに記載の金属化合物薄膜の製造方法により形成することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、すくなくともＨｆ、Ｎ、およびＯを含み、膜中の窒素濃度が５原子％以上であって、Ｘ線光電子分光法によってＨｆ４ｆ軌道の結合エネルギー１７．５〜１８．５ｅＶおよび１９．５〜２０．５ｅＶの２つのスペクトルピークを有するとともに、１５〜１７ｅＶのスペクトルピークを有しないことを特徴とする金属化合物薄膜が提供される。
本発明によれば、半導体基板と、半導体基板上に形成された金属化合物薄膜と、を含む半導体装置であって、金属化合物薄膜は、すくなくともＨｆ、Ｎ、およびＯを含み、膜中の窒素濃度が５原子％以上であって、Ｘ線光電子分光法によってＨｆ４ｆ軌道の結合エネルギー１７．５〜１８．５ｅＶおよび１９．５〜２０．５ｅＶの２つのスペクトルピークを有するとともに、１５〜１７ｅＶのスペクトルピークを有しないことを特徴とする半導体装置が提供される。
以上説明したように本発明によれば、高い絶縁性および高い誘電率を有し、拡散バリア効果のある信頼性の高い金属化合物薄膜を備えた半導体装置を得ることができる。
また、本発明によれば、こうした半導体装置に好適に用いることのできる金属化合物薄膜を安定的に製造することができる。
図１は、本発明の実施の形態におけるＭＩＳ型トランジスタの概略構造を示す図である。
図１（ａ）に示すように、トランジスタは、シリコン基板１０２表面の素子分離膜１０４によって分離された素子領域に形成されている。シリコン基板１０２表面に高誘電体ゲート絶縁膜１０６を介してゲート電極１０８が形成され、その側壁にサイドウォール１１０が形成されている。ゲート電極１０８の両脇に位置するシリコン基板１０２表面近傍にソース／ドレイン１１２が形成されている。
本実施の形態において、高誘電体ゲート絶縁膜１０６は、窒素を含む金属酸化膜により構成される。金属酸化膜に窒素を導入した場合、結晶温度が高くなって膜質が改善するとともに熱的および化学的安定性が向上する。また、膜中の窒素濃度を高くすると、金属酸化膜中への元素の拡散を遮断することができる。
さらに、膜中の窒素濃度を高くすると、膜を熱的および化学的に安定にすることができ、シリコンやシリコン酸化膜と反応して合金を形成しにくくすることができる。一般に、高誘電率膜からなるゲート絶縁膜を設けた場合、シリコン基板との界面において、高誘電率膜とシリコンとの反応によりシリサイドやシリケートの薄膜が生成し、これが誘電率の低下、ひいては換算膜厚の増大をもたらす原因となる。本実施の形態において、高誘電体ゲート絶縁膜１０６中の窒素の含有量を高くすることにより、このような問題を解決することができる。
また、トランジスタは、図１（ｂ）に示すように、シリコン基板１０２と高誘電体ゲート絶縁膜１０６との間に拡散防止膜１０５が設けられた構成とすることもできる。このような構成とすることにより、高誘電体ゲート絶縁膜１０６の膜質を向上させ、また、シリコン基板１０２と高誘電体ゲート絶縁膜１０６との反応により、両者の界面にシリサイドやシリケートの薄膜が生成することを、より一層確実に抑制することができる。拡散防止膜１０５としては、窒化膜および酸窒化膜を用いることができ、具体的には、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム膜、酸窒化アルミニウム膜（ＡｌＯＮ）、シリコン酸窒化膜等が挙げられる。拡散防止膜１０５として窒化シリコンを形成する場合、たとえばシリコン基板１０２をアンモニア雰囲気で約７００〜８００℃で約３０秒間、アニールする。これにより、約０．３〜１．０ｎｍの物理膜厚の拡散防止膜１０５を得ることができる。
図２は、図１（ａ）に示すトランジスタの製造工程を示す図である。
まず、図２（ａ）に示すように、シリコン基板１０２中に公知の方法によりＳＴＩ（Shallow Trench Isolation）構造の素子分離膜１０４を設ける。次いで基板全面に高誘電体ゲート絶縁膜１０６を形成する（図２（ｂ））。高誘電体ゲート絶縁膜１０６はＡＬＤ法により形成される。高誘電体ゲート絶縁膜１０６の成膜方法の詳細については後述する。
その後、高誘電体ゲート絶縁膜１０６上にゲート電極１０８を成膜し（図２（ｃ））、ゲート電極１０８および高誘電体ゲート絶縁膜１０６を選択的に除去（パターニング）し、次いでこれらの側壁に、ＣＶＤ法によりサイドウォール１１０を形成する。以上によりゲート部分を形成する（図２（ｄ））。つづいてゲート電極の両脇のシリコン基板１０２表面近傍に不純物を注入してソース／ドレイン１１２を形成する（図２（ｅ））。以上の工程によりＭＩＳ型トランジスタを作製することができる。
次に、上記工程における高誘電体ゲート絶縁膜１０６の成膜方法について説明する。
図３は、本実施の形態における高誘電体ゲート絶縁膜１０６の成膜工程を示すフローチャートである。
まず、シリコン基板１０２表面をＨＦで洗浄する（Ｓ１０）。つづいて、シリコン基板１０２表面に界面層または拡散防止膜を形成する（Ｓ１２）。界面層は、たとえば熱酸化により形成されたシリコン酸化膜とすることができる。これにより、より界面準位を低減させることができ、よりトランジスタ特性を向上させることができる。また、ステップ１２において、拡散防止膜１０５を形成してもよい。キャパシタ用絶縁膜を形成する場合、ステップ１２の処理は省略することができる。高誘電体ゲート絶縁膜１０６と基板との密着性を良好にすることができる。その後、界面層上に金属酸化膜を堆積する（Ｓ１４）。金属酸化膜は、シリコン基板１０２の温度を適度に制御した条件で、膜の原料をシリコン基板１０２上に供給することにより形成される。ここで、膜の原料は、金属化合物である。たとえば、酸化アルミニウム層を形成する場合はトリメチルアルミニウム（ＴＭＡ）である。ＺｒＯ2を成膜する場合、塩化ジルコニウム（ＺｒＣｌ4）等の原料ガスを適宜選択して用いる。またＨｆＯ2を成膜する場合、塩化ハフニウム（ＨｆＣｌ4）、ハフニウムイソプロポキシド（Ｈｆ（ｉＯＰｒ）4）等の原料ガスを用いることができる。ＨｆＡｌＯを成膜する場合、トリメチルアルミニウム（ＴＭＡ）および塩化ハフニウム（ＨｆＣｌ4）等の原料ガスを用いることができる。なお、Ｈｆの原料としては、Ｈｆ［Ｎ（ＣＨ３）２］４やＨｆ［Ｎ（Ｃ２Ｈ５）２］４等を用いることもできる。
金属酸化膜を形成後、窒素化合物ガスを含む雰囲気下でアニールを行う（Ｓ１６）。ここでは、アンモニア（ＮＨ３）雰囲気下でアニールを行う。このアンモニアアニールにより、金属酸化膜中に窒素が導入され、金属酸窒化膜が形成される。本実施の形態において、アンモニアアニール時の温度は、６５０℃より高い温度とすることができる。より好ましくは７００℃以上、さらに好ましくは７５０℃以上とすることができる。これにより、金属酸窒化膜中の窒素含有量を高くすることができる。また、アンモニアアニールをこのような温度範囲で行うことにより、金属酸窒化膜をアモルファス状態に形成することができる。金属酸窒化膜をアモルファス状態に形成することにより、後の工程で金属酸窒化膜を酸化性ガス雰囲気下でアニールする際に、金属酸窒化膜とその下のシリコン基板１０２との間の界面に低誘電率層が形成されるのを防ぐこともできる。アンモニアアニール温度の上限は、高誘電体ゲート絶縁膜１０６の膜特性を損なわない温度であればどのような温度とすることもできるが、たとえば１０５０℃以下、より好ましくは９５０℃以下とすることができる。これにより形成された金属酸窒化膜が結晶化するのを防ぐことができるとともに、金属酸窒化膜のリーク電流を低く抑えることができる。
ステップ１４の処理とステップ１６の処理を所定回数繰り返して所定膜厚の高誘電体ゲート絶縁膜１０６を形成した後（Ｓ１８のＹｅｓ）、酸化性ガス雰囲気下でアニールを行う（Ｓ２０）。ここで、酸化性ガスは、Ｏ２、ＮＯ、Ｎ２Ｏ等の酸素原子を含むガスとすることができる。これらの中でも酸素ガスを用いることが好ましい。これにより、高誘電体ゲート絶縁膜１０６が再酸化される。ここでは、酸素雰囲気下でアニールを行う。本実施の形態において、酸素アニール時の温度は、６５０℃より高い温度とすることができる。より好ましくは７００℃以上とすることができ、さらに好ましくは８５０℃以上とすることができる。これにより、ゲートリーク電流特性を向上することができる。酸素アニール温度の上限は、高誘電体ゲート絶縁膜１０６の膜特性を損なわない温度であればどのような温度とすることもできるが、たとえば９５０℃以下とすることができる。これにより金属酸化膜が結晶化するのを防ぐことができる。また、酸素アニールの時間は、たとえば、１秒〜６００秒とする。後述するように、アンモニアアニールを高温で行った直後の膜は、ゲートリーク電流特性が悪いという問題がある。これは、膜中の窒素濃度が高くなり、金属の周囲に窒素が導入されると、その部分が導電性を帯びリーク電流が生じやすくなるためと考えられる。しかし、上述したような温度範囲で酸素アニールを行うことにより、リークパスとなるような導電性を誘発する金属窒化物の結合の発生を低減させることができる。また、膜中から不純物を除去したり膜中の欠陥部分に酸素原子を導入することができる。これにより、高誘電体ゲート絶縁膜１０６のゲートリーク電流特性を良好にすることができる。
この後、ポリシリコン層により構成されたゲート電極１０８を成膜する。
図４は、上記プロセスを実現する成膜装置の一例である。
図示した成膜装置２００は、金属酸化膜を形成するためのＡＬＤ装置２１０と、ランプ式加熱によるアニールを行うアニール室２１２がロードロック室２１４を介してつながっているためシリコン基板１０２を大気にさらすことなく連続処理できるようになっている。
（例５）
図１（ａ）に示した構造のＭＩＳ型トランジスタを作製した。トランジスタの作製プロセスは、図２を参照して実施の形態で説明した方法と同様に行った。高誘電体ゲート絶縁膜１０６は、図３を参照して説明した手順で行った。高誘電体ゲート絶縁膜１０６の成膜は、図４に示した成膜装置２００を用いて一般的なＡＬＤ法により行った。
本実施例では、高誘電体ゲート絶縁膜１０６としてＨｆＡｌＯＮ膜を成膜した。
まず、シリコン基板１０２表面をＤＨＦ（希フッ酸）で洗浄し、成膜装置２００のロードロック室２１４に入れた。その後、シリコン基板１０２をアニール室２１２に搬送した。酸素雰囲気下で約８５０〜９５０℃で約３０秒間、アニールを行い、シリコン基板１０２表面にシリコン酸化膜（界面層）を形成した。これにより、物理膜厚が約１．０〜２．０ｎｍのシリコン酸化膜が形成された。
次に、シリコン基板１０２をＡＬＤ装置２１０に搬送した。
図５に本実施例で使用したＡＬＤ装置２１０の概略図を示す。ＡＬＤ装置２１０は、酸化剤としてのＨ２Ｏの原料タンク２２０、Ａｌの原料としてＴＭＡ（トリメチルアルミニウム：Ａｌ（ＣＨ３）３）の原料タンク２２２、Ｈｆの原料としてＴＤＭＡＨ（テトラキスジメチルアミノハフニウム：Ｈｆ［Ｎ（ＣＨ３）２］４）の原料タンク２２４を含む。原料タンク２２０〜２２４は、恒温水槽２２６、恒温水槽２２８および恒温槽２３０によって、それぞれ、約２５℃、約２０℃、および約６０℃の一定温度に保たれている。シリコン基板１０２は、ＡＬＤ装置２１０の成膜室２３２に搬送した。成膜室２３２内に設けられた抵抗加熱ヒーター２３４により、シリコン基板１０２を約２００〜３００℃の温度に保った。アルゴン（Ａｒ）ガスを各原料のキャリアガスおよびパージガスとして用いた。ガスの流量は、マスフローコントローラー（ＭＦＣ１〜４）によって制御した。また、バルブによって成膜室２３２に導入する原料ガスを切り替えた。ここで、ＴＭＡ、パージガス、Ｈ２Ｏガス、パージガス、ＴＤＭＡＨ、パージガス、Ｈ２Ｏガス、パージガスの順にガスを導入し、これらを数回繰り返した。
図１１は、ガス導入のパターンを示す図である。まず、Ａｌ２Ｏ３層を形成し、つづいてＨｆＯ２層を形成し、これらを繰り返すことにより、膜厚約０．８ｎｍのＨｆＡｌＯｘ層を形成した。その後、シリコン基板１０２をアニール室２１２に搬送し、アンモニア（ＮＨ３）雰囲気で８５０℃で約３０秒間、アンモニアアニールを行った。これにより金属酸窒化膜ＨｆＡｌＯＮが形成された。ついで、再びＡＬＤ装置２１０にて膜厚約０．８ｎｍのＨｆＡｌＯｘ層を形成後、アニール室２１２にて同条件にてアニールを行った。これらの処理を５回繰り返すことによって、膜厚約４．０ｎｍのＨｆＡｌＯＮ膜を形成した。
その後、８５０℃で酸素アニール（酸素ガス、３０秒）を行った。これにより、高誘電体ゲート絶縁膜１０６を形成した。この後、ポリシリコン層を堆積し、ゲート電極１０８を形成した。
（例１）
アンモニアアニール時の温度を６５０℃、酸素アニール時の温度を６５０℃とした以外は例５と同様に行った。
（例２）
アンモニアアニール時の温度を７５０℃、酸素アニール時の温度を６５０℃とした以外は例５と同様に行った。
（例３）
酸素アニール時の温度を６５０℃とした以外は例５と同様に行った。
（例４）
アンモニアアニール時の温度を９５０℃、酸素アニール時の温度を６５０℃とした以外は例５と同様に行った。
図６は、例５、および例１〜４で作製した高誘電体ゲート絶縁膜１０６中の窒素量（原子量％）を示す図である。高誘電体ゲート絶縁膜１０６中の窒素量は、ＸＰＳの分析結果により求めた。例２に示したように、アンモニアアニール時の温度を７５０℃とすることすることにより、６５０℃（例１）で行ったときに比べて窒素濃度を５倍以上とすることができ、効果的に窒素を取り込むことができることが判明した。また、例５、および例２〜４において、窒素は高誘電体ゲート絶縁膜１０６中にほぼ均一に分散していた。
以上の結果から、アンモニアアニール時の温度を高い温度（たとえば６５０℃より高い温度）とすることにより、金属酸化膜中に高濃度で窒素を均一に導入することができることが判明した。
図７は、例１〜４で作製した高誘電体ゲート絶縁膜１０６のＨｆ４ｆ軌道のＸＰＳスペクトルを示す図である。
図７の（ａ）〜（ｄ）は、それぞれ例１〜４の高誘電体ゲート絶縁膜１０６のＸＰＳスペクトルを示す。図７の（ｅ）は、粉末状のＨｆＮのＸＰＳスペクトルを示す。ここで、結合エネルギー１５〜１７ｅＶに測定されるスペクトルピークは、Ｈｆ原子の周囲が窒素原子のみに囲まれた構造を有するときに測定されるものである。高誘電体ゲート絶縁膜１０６がこのような構造を有すると、高誘電体ゲート絶縁膜１０６のリーク電流が大きくなる。上述したように、アンモニアアニールを行うことにより、高誘電体ゲート絶縁膜１０６中に窒素が導入されるが、図７の（ａ）〜（ｄ）のＸＰＳスペクトルは、結合エネルギー１５〜１７ｅＶに測定されるスペクトルピークを有しない。このことから、アンモニアアニールにより膜中に窒素を導入した場合、窒素は分散されており、Ｈｆの周囲には酸素原子と窒素原子が分散した構造となっていることが示唆される。このような構造とすることにより、ＨｆＡｌＯＮ中にメタリックな結合が生じるのを防ぐことができ、ゲートリーク電流の増加を抑えることができる。
また、ＴＥＭ（透過型電子顕微鏡）により断面を確認したところ、例５、および例２〜４においては、高誘電体ゲート絶縁膜１０６がアモルファス（非晶質）状であった。このように、アンモニアアニール時の温度を上述した所定範囲の温度とすることにより、高誘電体ゲート絶縁膜１０６を非晶質とすることができ、熱的に安定な高誘電体ゲート絶縁膜を得ることができる。
また、アンモニアアニールの温度を７５０℃以上の温度で行うと、温度が高くなるにつれ、ＨｆＯ２を示す結合エネルギー１８ｅＶ前後、および２０ｅＶ前後のピークが低エネルギー側にシフトするとともに、不明瞭になっている。これらの結果から、アンモニアアニールの温度を上げると、ＨｆＡｌＯＮ膜中において、ＯがＮに置換され、ＨｆＯ２が減少していると考えられる。
図８は、例５で作製した高誘電体ゲート絶縁膜１０６のＨｆ４ｆ軌道のＸＰＳスペクトルを示す図である。
本例においても、ＸＰＳスペクトルは結合エネルギー１５〜１７ｅＶに測定されるスペクトルピークを有しなかった。また、ＨｆＯ２を示す結合エネルギー１８ｅＶ前後（１７．５〜１８．５ｅＶ）、および２０ｅＶ前後（１９．５〜２０．５ｅＶ）のピークが明瞭に示された。ここで、二つのピークの間の谷部分（１８．５〜１９ｅＶ）の強度に対する１８ｅＶ前後のピークの強度比が１．５以上、２０ｅＶ前後のピークの強度比が１．２以上となる明瞭なピークが測定された。
図９は、例５および例３で作製したトランジスタのゲートリーク電流特性を示す図である。図９の（ａ）は例５、（ｂ）は例３の結果を示す。図示したように、例５で作製したトランジスタは、例３で作製したトランジスタに比べてゲート電圧に対するゲートリーク電流が低下していた。また、例５で作成したトランジスタのゲートリーク電流は、例１で作製したトランジスタと同等以下に低減していた。高誘電体ゲート絶縁膜１０６中の窒素濃度が高くなり、Ｈｆの周囲に窒素原子が配置されると、ＨｆＡｌＯＮ中のリークパスとなる導電性を誘発する金属窒化物の結合が部分的に形成され、膜のリーク電流が生じやすくなる。本実施例において、酸素アニールを高温で行っているために、膜が再酸化され、金属窒化物の結合が低減し、また膜中の欠陥部分も減少する。これにより、膜質を改善することができ、例１の膜に比べて窒素の含有量が高いにも関わらず、リーク電流を抑えることができたと考えられる。酸素アニール時の温度を７５０℃、９５０℃とした場合も例５と同様の結果が得られた。
以上の結果から、アンモニアアニール時の温度を高い温度（たとえば６５０℃より高い温度）とすることにより、高誘電体ゲート絶縁膜１０６中に窒素を高濃度で均一に分散して導入することができることが示された。また、酸素アニール時の温度を高い温度（たとえば６５０℃より高い温度）とすることにより、ゲートリーク電流を低減することができることが示された。
図８において、ＨｆＯ２を示す結合エネルギーのピークが明瞭となっていることからも、酸素アニール時の温度を高くすることにより、高誘電体ゲート絶縁膜１０６が再酸化され、高誘電体ゲート絶縁膜１０６の性質を良好にすることができたと考えられる。
以上、本発明の実施の形態および実施例について説明した。これらは例示であり様々な変形例が可能であること、またそうした変形例も本発明の範囲にあることは当業者には理解されるところである。
たとえば、上記実施の形態では、アルミニウムやハフニウムを含む高誘電体ゲート絶縁膜について説明したが、これに限定されず、Ｚｒ、Ｌａ等のランタノイド、Ｓｉ、Ｙ等を含む種々の金属化合物層を適用することができる。
具体的には、ＺｒＯ２、ＨｆＯ２、（Ｚｒ、Ｈｆ）Ｏ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＬａＯｘ等の金属酸化物、
上記金属酸化物に窒素が導入された金属酸窒化物、
等が例示される。また、これらの金属化合物に対し、適宜、珪素等が導入されていてもよい。また、これらの金属を組み合わせて用いることもできる。
これらの材料についても、ハフニウムと同様、所定の温度範囲のアンモニアアニールにより金属酸化物の結晶化を抑えるとともに、窒素の導入量を高くすることができる。とくに、Ｚｒ、Ｌａ等のランタノイド、およびＹ等の遷移金属は、ハフニウムと同様に、酸素等の他の原子との結合が緩やかなため、アンモニアアニールにより窒素を良好に導入することができ、また、酸素アニールにより、酸素を良好に導入することができる。これにより、膜質を良好にすることができる。
本発明の実施の形態におけるＭＩＳ型トランジスタの概略構造を示す図である。 図１に示したトランジスタの製造工程を示す図である。 本発明の実施の形態における高誘電体ゲート絶縁膜の成膜工程を示すフローチャートである。 高誘電体絶縁膜を形成するための成膜装置の概略構造を示す図である。 高誘電体絶縁膜を形成するための成膜装置の概略構造を示す図である。 例１〜４で作製した高誘電体ゲート絶縁膜中の窒素量（原子量％）を示す図である。 例１〜４で作製した高誘電体ゲート絶縁膜のＨｆ４ｆ軌道のＸＰＳスペクトルを示す図である。 例５で作製した高誘電体ゲート絶縁膜のＨｆ４ｆ軌道のＸＰＳスペクトルを示す図である。 例５および例３で作製したトランジスタのゲートリーク電流特性を示す図である。 従来の高誘電体ゲート絶縁膜に生じていた問題を示す図である。 ガス導入のパターンを示す図である。
符号の説明
１０２ シリコン基板
１０４ 素子分離膜
１０５ 拡散防止膜
１０６ 高誘電体ゲート絶縁膜
１０８ ゲート電極
１１０ サイドウォール
１１２ ソース／ドレイン
２００ 成膜装置
２１０ ＡＬＤ装置
２１２ アニール室
２１４ ロードロック室
２２０、２２２、２２４ 原料タンク
２２６、２２８、２３０ 恒温水槽
２３２ 成膜室
２３４ ヒーター

Claims (9)

  1. 基板上に、原子層堆積法により金属酸化膜を形成する工程と、
    前記金属酸化膜に対して、窒素化合物ガスを含む雰囲気中で第一のアニールを行い、前記金属酸化膜中に窒素を拡散させ、金属酸窒化膜を形成する工程と、
    前記金属酸窒化膜に対して、酸化性ガスを含む雰囲気中で６５０℃より高い温度で第二のアニールを行う工程と、
    を含むことを特徴とする金属化合物薄膜の製造方法。
  2. 請求項１に記載の金属化合物薄膜の製造方法において、
    前記金属酸窒化膜を形成する工程において、６５０℃より高い温度で前記第一のアニールを行うことを特徴とする金属化合物薄膜の製造方法。
  3. 基板上に、原子層堆積法により金属酸化膜を形成する工程と、
    前記金属酸化膜に対して、窒素化合物ガスを含む雰囲気中で６５０℃より高い温度で第一のアニールを行い、前記金属酸化膜中に窒素を拡散させ、金属酸窒化膜を形成する工程と、
    前記金属酸窒化膜に対して、酸化性ガスを含む雰囲気中で第二のアニールを行う工程と、
    を含むことを特徴とする金属化合物薄膜の製造方法。
  4. 請求項１乃至３いずれかに記載の金属化合物薄膜の製造方法において、
    前記金属酸化膜を形成する工程および前記金属酸窒化膜を形成する工程を複数回繰り返した後に、前記第二のアニールを行う工程を行うことを特徴とする金属化合物薄膜の製造方法。
  5. 請求項１乃至４いずれかに記載の金属化合物薄膜の製造方法において、
    前記金属酸化膜は、Ｈｆ、Ｚｒ、Ａｌ、Ｓｉ、Ｙ、およびランタノイドの群から選択される一以上の元素を含むことを特徴とする金属化合物薄膜の製造方法。
  6. 半導体基板上に、金属化合物薄膜を形成する工程を含む半導体装置の製造方法であって、
    前記金属化合物薄膜を、請求項１乃至５いずれかに記載の金属化合物薄膜の製造方法により形成することを特徴とする半導体装置の製造方法。
  7. 半導体基板上に、ゲート絶縁膜と導電膜とをこの順で形成する工程と、前記ゲート絶縁膜および前記導電膜をパターニングしてゲート部分を形成する工程とを含む半導体装置の製造方法であって、
    前記ゲート絶縁膜を、請求項１乃至５いずれかに記載の金属化合物薄膜の製造方法により形成することを特徴とする半導体装置の製造方法。
  8. 少なくともＨｆ、Ｎ、およびＯを含み、膜中の窒素濃度が５原子％以上であって、Ｘ線光電子分光法によってＨｆ４ｆ軌道の結合エネルギー１７．５〜１８．５ｅＶおよび１９．５〜２０．５ｅＶの２つのスペクトルピークを有するとともに、１５〜１７ｅＶのスペクトルピークを有しないことを特徴とする金属化合物薄膜。
  9. 半導体基板と、
    前記半導体基板上に形成された金属化合物薄膜と、を含む半導体装置であって、
    前記金属化合物薄膜は、少なくともＨｆ、Ｎ、およびＯを含み、膜中の窒素濃度が５原子％以上であって、Ｘ線光電子分光法によってＨｆ４ｆ軌道の結合エネルギー１７．５〜１８．５ｅＶおよび１９．５〜２０．５ｅＶの２つのスペクトルピークを有するとともに、１５〜１７ｅＶのスペクトルピークを有しないことを特徴とする半導体装置。
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US10/928,045 US7482234B2 (en) 2003-11-28 2004-08-27 Method of fabricating a metal oxynitride thin film that includes a first annealing of a metal oxide film in a nitrogen-containing atmosphere to form a metal oxynitride film and a second annealing of the metal oxynitride film in an oxidizing atmosphere
US12/333,577 US7772678B2 (en) 2003-11-28 2008-12-12 Metallic compound thin film that contains high-k dielectric metal, nitrogen, and oxygen

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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054395A (ja) * 2004-08-16 2006-02-23 Sony Corp キャパシタおよびその製造方法、並びに半導体メモリ装置
JP2007012684A (ja) * 2005-06-28 2007-01-18 Mitsubishi Electric Corp 半導体装置とゲート酸化膜の製造方法
JP2007067229A (ja) * 2005-08-31 2007-03-15 National Institute Of Advanced Industrial & Technology 絶縁ゲート型電界効果トランジスタの製造方法
JP2007123662A (ja) * 2005-10-31 2007-05-17 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2008205136A (ja) * 2007-02-19 2008-09-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2009016530A (ja) * 2007-07-04 2009-01-22 Mitsubishi Electric Corp 炭化珪素電界効果型トランジスタ及びその製造方法
JP2012104569A (ja) * 2010-11-08 2012-05-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2016018888A (ja) * 2014-07-08 2016-02-01 豊田合成株式会社 半導体装置およびその製造方法
JP2016127194A (ja) * 2015-01-07 2016-07-11 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP2019068107A (ja) * 2019-01-21 2019-04-25 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法およびゲート形成方法
JP2019071497A (ja) * 2019-02-13 2019-05-09 豊田合成株式会社 半導体装置およびその製造方法
JP2022531859A (ja) * 2019-05-03 2022-07-12 アプライド マテリアルズ インコーポレイテッド 材料構造を向上させる処理

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087480B1 (en) * 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法
JP4748927B2 (ja) * 2003-03-25 2011-08-17 ローム株式会社 半導体装置
JP5190250B2 (ja) * 2007-11-02 2013-04-24 パナソニック株式会社 半導体装置
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
US8564094B2 (en) 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
US20150376000A1 (en) * 2014-06-30 2015-12-31 Texas Instruments Incorporated Method for reducing discharge defects and electrode delamination in piezoelectric optical mems devices
CN105514168A (zh) * 2016-01-12 2016-04-20 清华大学 半导体结构、形成方法以及场效应晶体管
US10388750B2 (en) 2016-01-12 2019-08-20 Tsinghua University Semiconductor structure and method for forming the same
CN105513963A (zh) * 2016-01-12 2016-04-20 清华大学 半导体结构、形成方法以及场效应晶体管
CN107910265A (zh) * 2017-11-17 2018-04-13 清华大学 制备半导体结构的方法、半导体结构及场效应晶体管

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299607A (ja) 2001-03-28 2002-10-11 Toshiba Corp Ｍｉｓ型電界効果トランジスタ及びこれの製造方法
JP4104834B2 (ja) * 2001-04-13 2008-06-18 株式会社東芝 Ｍｉｓ型電界効果トランジスタの製造方法
US6790755B2 (en) * 2001-12-27 2004-09-14 Advanced Micro Devices, Inc. Preparation of stack high-K gate dielectrics with nitrided layer
AU2003221212A1 (en) 2002-03-26 2003-10-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
US7199023B2 (en) * 2002-08-28 2007-04-03 Micron Technology, Inc. Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
US6875678B2 (en) * 2002-09-10 2005-04-05 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers in integrated circuit devices
JP2004186567A (ja) * 2002-12-05 2004-07-02 Toshiba Corp 半導体装置および半導体装置の製造方法
US7101811B2 (en) 2003-05-08 2006-09-05 Intel Corporation Method for forming a dielectric layer and related devices
US7144825B2 (en) * 2003-10-16 2006-12-05 Freescale Semiconductor, Inc. Multi-layer dielectric containing diffusion barrier material

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534133B2 (ja) * 2004-08-16 2010-09-01 ソニー株式会社 キャパシタおよびその製造方法、並びに半導体メモリ装置
JP2006054395A (ja) * 2004-08-16 2006-02-23 Sony Corp キャパシタおよびその製造方法、並びに半導体メモリ装置
JP2007012684A (ja) * 2005-06-28 2007-01-18 Mitsubishi Electric Corp 半導体装置とゲート酸化膜の製造方法
JP2007067229A (ja) * 2005-08-31 2007-03-15 National Institute Of Advanced Industrial & Technology 絶縁ゲート型電界効果トランジスタの製造方法
JP2007123662A (ja) * 2005-10-31 2007-05-17 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2008205136A (ja) * 2007-02-19 2008-09-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2009016530A (ja) * 2007-07-04 2009-01-22 Mitsubishi Electric Corp 炭化珪素電界効果型トランジスタ及びその製造方法
JP2012104569A (ja) * 2010-11-08 2012-05-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2016018888A (ja) * 2014-07-08 2016-02-01 豊田合成株式会社 半導体装置およびその製造方法
JP2016127194A (ja) * 2015-01-07 2016-07-11 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP2019068107A (ja) * 2019-01-21 2019-04-25 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法およびゲート形成方法
JP2019071497A (ja) * 2019-02-13 2019-05-09 豊田合成株式会社 半導体装置およびその製造方法
JP2022531859A (ja) * 2019-05-03 2022-07-12 アプライド マテリアルズ インコーポレイテッド 材料構造を向上させる処理
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