KR100540476B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로 특히. 정전용량감소를 방지하고 누설전류 특성을 향상시킨 캐패시터 제조방법에 관한 것이다. 이를 위한 본 발명은 기판상에 하부전극을 형성하는 단계; HF와 NH4OH를 이용하여 상기 하부전극을 세정하는 단계; NH3 어닐링을 실시하여 상기 하부전극을 질화시키는 단계; 질화된 상기 하부전극 상에 질화막을 증착하는 단계; 상기 질화막 상에 유전체 및 상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.
캐패시터, 탄탈륨옥사이드, 누설전류, 정전용량
Description
도1 내지 도4는 종래기술에 따른 캐패시터 제조방법을 도시한 도면,
도5 내지 도9는 본 발명의 일실시예에 따른 캐패시터 제조방법을 도시한 도면,
도10 내지 도11은 본 발명의 일실시예에 따라 제작된 캐패시터의 누설전류 특성을 종래기술과 비교하여 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 폴리실리콘 하부전극
22 : 질화막
23 : Ta2O5 유전체
24 : 상부전극
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 Ta2O5 유전체를 이용한 캐패시터 제조시, 누설전류 특성과 정전용량을 향상시킨 캐패시터 제조방법에 관한 것이다.
주지된 바와 같이, 캐패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능하며, 하부전극과 상부전극 사이에 유전체가 개재된 구조를 갖는다.
이러한 캐패시터의 용량은 전극 표면적과 유전체의 유전율에 비례하기 때문에 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나(예를들면 Hemi Spherical Grain 기술을 이용) 또는 전극들간의 거리를 줄이는 것이 필수적이다.
이하, 도1 내지 도4를 참조하여 종래의 캐패시터 제조방법을 설명한다.
먼저 도1에 도시된 바와 같이 트랜지스터 등의 일련의 소자가 완성된 반도체 기판(10)상에 캐패시터의 하부전극으로 사용될 폴리실리콘(11)을 형성한다. 다음으로 도2에 도시된 바와 같이, HF 클리닝 공정을 실시하여 상기 폴리실리콘 하부전극(11) 상에 형성된 자연산화막을 제거한다.
이와같이 자연산화막을 제거한 이후에, 질소분위기에서 급속열처리를 실시하 거나 NH3 플라즈마(Plasma) 처리를 실시하여 상기 폴리실리콘 하부전극(11)의 표면을 질화시킨다. 이는 유전체 형성후 진행되는 산소분위기의 고온 열공정에서 산소가 유전체를 뚫고 들어와 폴리실리콘 하부전극(11)을 산화시키는 것을 방지하기 위함이다.
다음으로 도3에 도시된 바와 같이 폴리실리콘 하부전극(11) 상에 Ta2O5 유전체(12)를 증착한다. Ta2O5 유전체(12)는 탄탈륨에틸레이드(Ta(OC2H5
)5)와 같은 소스가스와 산소 등의 반응가스를 반응기 내에서 반응시켜 적정온도로 가열된 웨이퍼 상에 증착된다.
이와 같이 Ta2O5 유전체를 증착한 이후에, Ta2O5 유전체의 결정화를 유도시키고 유전체내의 탄소나 산소 공핍을 감소시키기 위해 산소분위기에서 고온의 열처리가 수행되는데, 이러한 열처리는 N2O 또는 O2 분위기에서 650℃ ∼ 800℃의 고온에서 장시간 동안 수행된다.
다음으로 도4에 도시된 바와 같이 Ta2O5 유전체(12) 상에 TiN과 폴리실리콘으로 형성된 상부전극(13)을 증착하여 캐패시터 제조를 완료한다.
이와같은 종래의 방법에 따른 캐패시터 제조방법에서는 유전체 제조후 수행되는 고온의 열처리 공정에서 산소가 Ta2O5 유전체를 뚫고 들어와 폴리실리콘으로 이루어진 하부전극을 산화시키는 단점이 있었다.
이러한 점을 방지하기 위하여 폴리실리콘 하부전극을 형성한 이후에 질소분 위기의 급속열처리 또는 NH3 플라즈마 처리를 실시하여 폴리실리콘의 산화를 방지하고자 하지만, NH3 플라즈마 처리의 경우에는 단차피복성(Step Coverage)이 좋지않은 특성때문에 메모리 셀(Cell)의 전면에 걸쳐 질화처리가 되지않아 하부전극의 산화를 충분히 방지하지 못하였다.
이와같이 산화된 하부전극은 Ta2O5 유전체와 더불어 이중 유전체로 작용하여 소자의 정전용량을 감소시킴과 동시에 누설전류 특성도 악화시키는 요인으로 작용하였다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 정전용량과 누설전류 특성을 향상시킨 반도체 소자의 캐패시터 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 기판상에 하부전극을 형성하는 단계; HF와 NH4OH를 이용하여 상기 하부전극을 세정하는 단계; NH3 어닐링을 실시하여 상기 하부전극을 질화시키는 단계; 질화된 상기 하부전극 상에 질화막을 증착하는 단계; 상기 질화막 상에 유전체 및 상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.
본 발명은 Ta2O5 유전체를 이용한 캐패시터 제조시, 폴리실리콘 하부전극 형성후 수행되는 질화처리를 퍼니스(Furnace)에서 수행되는 NH3 어닐링과 질화막 증착의 두 단계로 수행함으로써, 하부전극이 산화되는 것을 보다 확실하게 방지하여 정전용량의 감소와 누설전류 특성의 저하를 방지한 캐패시터 제조방법에 관한 것이다. 또한, 본 발명은 하부전극 형성후 수행되는 HF 클리닝 공정을 HF + NH4OH 클리닝 공정으로 대체하여 누설전류 특성의 향상을 얻은 캐패시터 제조방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도5 내지 도9는 본 발명의 일실시예에 따른 캐패시터 제조방법을 도시한 도면으로 이를 참조하여 설명하면 먼저, 도5에 도시된 바와 같이 트랜지스터 등의 일련의 소자가 완성된 반도체 기판(20)상에 캐패시터의 하부전극으로 사용될 폴리실리콘(21)을 형성한다. 본 발명의 일실시예에서는 하부전극으로 폴리실리콘을 사용하였지만 금속을 이용하여 하부전극을 형성할 수도 있다.
다음으로 도6에 도시된 바와 같이, HF와 NH4OH를 이용한 클리닝 공정을 실시하여 상기 폴리실리콘 하부전극(11) 상에 형성된 자연산화막을 제거한다. HF와 NH4OH를 이용한 클리닝 공정을 실시하게 되면, HF 만을 이용하여 클리닝 공정을 실 시하는 것에 비해 화학적 산화막이 하부전극 상에 어느 정도 남아있게 되어 누설전류 특성을 향상시킬 수 있는 장점이 있다.
이와같이 자연산화막을 제거한 이후에, 하부전극의 표면을 질화시키는 공정이 수행되는데, 이는 유전체 형성후 진행되는 산소분위기의 고온 열공정에서 산소가 유전체를 뚫고 들어와 폴리실리콘 하부전극(21)을 산화시키는 것을 방지하기 위함이다.
본 발명의 일실시예에서는 종래와 달리 하부전극을 질화시키는 공정을 두 단계로 나누어서 실시한다.
먼저, 도6에 도시된 바와 같이 퍼니스(Furnace)에서 NH3 가스를 이용하여 NH3 어닐링을 실시한다.
퍼니스에서 실시되는 NH3 어닐링은 종래의 NH3 플라즈마 처리에 비하여 단차피복성(Step Coverage)이 좋으므로, 셀의 사이즈가 점차 미세화 되어가는 추세에 발맞추어 메모리 셀의 전면에 걸쳐서 향상된 질화특성을 얻을 수 있으며, 이와 같이 향상된 질화특성은 후속 산소분위기의 고온 열처리시에 폴리실리콘이 산화되는 것을 방지하는데 큰 역할을 한다
본 발명의 일실시예에서 NH3 어닐링은 500 ∼ 700℃ 의 온도와 1 ∼ 200Torr 의 압력을 갖는 퍼니스에서 1 ∼ 3시간 동안 수행되며, 사용되는 NH3 가스의 양은 1 ∼ 20slm 의 범위를 갖는다.
이와같은 NH3 어닐링 이후에, 도7에 도시된 바와 같이 질화된 폴리실리콘 하부전극(21) 상에 질화막(22)을 증착하는데, 이는 폴리실리콘 하부전극(21)이 산화되는 것을 보다 확실하게 방지하기 위해서이다.
질화막(22) 역시 퍼니스에서 증착되며 500 ∼ 700℃ 의 온도와 0.1 ∼ 1.0 Torr 의 압력범위에서 3 ∼ 10 분 동안 수행된다. 이때, NH3 가스와 DCS(Di Chloro Silen, 화학식 : SiH2Cl2)가스를 3 ∼ 4 : 1 의 비율로 혼합하여 사용하여 질화막(22)을 증착한다.
다음으로 도8에 도시된 바와 같이 질화막(22) 상에 Ta2O5 유전체(23)를 증착한다. Ta2O5 유전체(23)는 탄탈륨에틸레이드(Ta(OC2H5)5
)를 소스가스로 하고 O2 가스를 반응가스로 하여 형성되는데, 탄탈륨에틸레이드(Ta(OC2H5)5)를 170 ∼ 190℃ 로 유지되는 기화기에서 기상상태로 만들고, 반응가스인 O2 가스를 10 ∼1000sccm 정도를 사용하고, 반응로 내의 압력은 0.1 ∼ 2.0 Torr를 유지하고, 300 ∼ 400℃ 로 가열된 웨이퍼에 Ta2O5 유전체(23)를 형성한다.
이와 같이 Ta2O5 유전체(23)를 증착한 이후에, Ta2O5 유전체(23)의 결정화를 유도하고 유전체 내의 탄소나 산소 공핍을 감소시키기 위해 산소분위기에서 고온의 열처리가 수행되는데, 이러한 열처리는 N2O 또는 O2 분위기에서 650℃ ∼ 800℃의 고온에서 10 ∼ 30 분 동안 수행된다.
다음으로 도9에 도시된 바와 같이 Ta2O5 유전체(23) 상에 TiN과 폴리실리콘으로 형성된 상부전극(24)을 증착하여 캐패시터 제조를 완료한다.
도10과 도11은 본 발명의 일실시예에 따른 캐패시터와 종래기슬에 따른 캐패시터에 있어서 전압-전류 특성을 도시한 그래프이다. 먼저 도10을 참조하면 종래기술인 HF 클리닝과 NH3 플라즈마 처리를 적용한 경우가 본 발명의 일실시예에 따른 경우보다 누설전류 특성이 양호한 것 처럼 보이나, 동일한 유효산화막 두께(Tox)를 고려하여 본다면 도11에 도시된 바와 같이 본 발명의 일실시예에 따라 제조된 캐패시터에서 누설전류 특성이 양호한 것을 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 캐패시터 제조에 적용하게 되면 하부전극의 산화에 따른 정전용량의 감소를 방지할 수 있어 신뢰성있는 소자 동작을 가능케 하며, 또한 누설전류 특성이 향상되어 전력소모를 감소시킬 수 있는 효과가 있다
Claims (9)
- 기판 상에 하부전극용 전도막을 형성하는 단계;HF와 NH4OH를 이용하여 상기 하부전극용 전도막을 세정하는 단계;NH3 어닐링을 실시하여 상기 하부전극용 전도막 표면을 질화시키는 단계;질화된 상기 하부전극용 전도막 상에 실리콘질화막을 증착하는 단계;상기 실리콘질화막 상에 고유전체 박막 및 상부전극용 전도막을 차례로 형성하는 단계를 포함하는 캐패시터 제조방법.
- 제1항에 있어서,상기 NH3 어닐링은 퍼니스에서 실시되는 것을 특징으로 하는 캐패시터 제조방법.
- 제2항에 있어서,상기 NH3 어닐링은 500 ∼ 700℃의 온도와 1 ∼ 200 Torr의 압력에서 1 ∼ 3시간 동안 수행되는 것을 특징으로 하는 캐패시터 제조방법.
- 제3항에 있어서,상기 NH3 어닐링에 사용되는 NH3 가스의 양은 1 ∼ 3 slm 인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서,상기 실리콘질화막을 증착하는 단계는 퍼니스에서 수행되며, 500 ∼ 700℃ 의 온도와 0.1 ∼ 1 Torr 의 압력에서 3 ∼ 10 분 동안 수행되는 것을 특징으로 하는 캐패시터 제조방법.
- 제5항에 있어서상기 실리콘질화막은 NH3 가스와 DCS 가스를 3 ∼ 4 : 1 의 비율로 혼합하여 증착하는 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서,상기 하부전극용 전도막은 폴리실리콘막 또는 금속막인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서상기 유전체 박막은 Ta2O5 박막인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서,상기 상부전극용 전도막은 TiN막/폴리실리콘막 적층막인 것을 특징으로 하는 캐패시터 제조방법.
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