KR20010059659A - 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 - Google Patents

반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 Download PDF

Info

Publication number
KR20010059659A
KR20010059659A KR1019990067180A KR19990067180A KR20010059659A KR 20010059659 A KR20010059659 A KR 20010059659A KR 1019990067180 A KR1019990067180 A KR 1019990067180A KR 19990067180 A KR19990067180 A KR 19990067180A KR 20010059659 A KR20010059659 A KR 20010059659A
Authority
KR
South Korea
Prior art keywords
capacitor
semiconductor device
manufacturing
thin film
diffusion barrier
Prior art date
Application number
KR1019990067180A
Other languages
English (en)
Other versions
KR100321180B1 (ko
Inventor
신동우
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990067180A priority Critical patent/KR100321180B1/ko
Publication of KR20010059659A publication Critical patent/KR20010059659A/ko
Application granted granted Critical
Publication of KR100321180B1 publication Critical patent/KR100321180B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

고유전체 Ta2O5막으로 이루어진 반도체장치의 커패시터 제조방법에 대해 개시되어 있다. 이 방법은 도프트 폴리실리콘으로 이루어진 하부전극을 형성하고, 하부전극 상부면에 질화막과 TaN이 적층된 확산방지막을 형성하고, 확산방지막 상부에 Ta2O5박막을 형성한 후에, Ta2O5박막 상부면에 도프트 폴리실리콘으로 이루어진 상부전극을 형성한다. 이에 따라, 하부전극과 Ta2O5박막 사이의 SiN과 TaN을 적층된 이중의 확산 방지막에 의해 산소가 하부전극쪽으로 확산되고 하부전극내의 Si이 Ta2O5박막으로 확산되는 것을 막아 안정적인 계면을 유지할 수 있다.

Description

반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법{Method for forming Ta2O5 capacitor of semiconductor device}
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 커패시터의 유전막을 Ta2O5로 형성할 경우 이 Ta2O5막에 대한 하부 전극과의 계면 안정성을 도모할 수 있도록 Ta2O5을 증착하기전에 SiN/TaN의 확산 방지막을 형성한 반도체장치의 Ta2O5커패시터 제조방법에 관한 것이다.
현재, 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5또는 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다. 더욱이 최근에는 향후 256MD 이상의 디바이스에 적용할 수 있도록 정전용량 확보에 어려움이 있는 NO, ONO의 저유전막보다는 높은 커패시턴스(유전상수=20∼25)를 확보할 수 있는 Ta2O5의 고유전막을 더 많이 사용하고 있다.
도 1a 내지 도 1f는 종래 반도체장치의 Ta2O5커패시터 제조방법을 설명하기위한 공정 순서도로서, 이를 참조하면 종래 실린더형 Ta2O5커패시터 제조방법은 다음과 같다.
우선, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass)등의 절연 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 평탄화된 층간절연막(20)을 형성한다. 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다. 그리고, 실리더 구조의 하부 전극의 제조공정을 실시하는데, 상기 결과물에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 실린더형 하부전극(30)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 하부전극(30)의 평면적을 늘리기 위하여 HSG(Hemi Sperical Grain) 공정을 실시하여 그 표면을 실리콘 반구형의 요철 구조로 시드(32)를 성장시킨다. 그리고 나서, 도 1c에 도시된 바와 같이, 상기 하부전극(30,32)에 충분한 P(phosphorus)를 공급하기 위하여 PH3처리를 실시해준다.
그 다음, 도 1d에 나타난 바와 같이, Ta2O5박막 증착과 후속 열처리시 하부전극의 산화를 방지하기 위해 반응챔버를 상압, NH3분위기 조건에서 800℃, 60초동안 급속 열처리공정(rapid thermal process)을 실시하여 반구형 요철 표면을 갖는 하부전극(30,32) 상부면에 얇은 실리콘질화막(SiN)(34)을 증착한다.
그 다음, 도 1e에 나타난 바와 같이, 고유전물질 Ta2O5박막(36)을 증착한다. 이 Ta2O5박막의 증착 공정은 Ta(OC2H5)5와 O2가스를 이용한 금속유기 화학기상증착법(metal oxidation chemical vapor deposition)으로 실리콘질화막(34)위에 100∼200Å의 두께를 갖는 Ta2O5(36)을 증착한다. 그리고, Ta2O5박막(36)의 막질강화와 Ta2O5박막(36)내 산소 공간, 카본 계열의 불순물 제거를 위하여 저온 O2또는 N2O 플라즈마 처리, 고온의 O2또는 N2O 열처리공정을 실시한다.
그 다음, 도 1f에 도시된 바와 같이, 열처리된 Ta2O5박막(36) 상부면에 화학기상증착법으로 TiN(38)을 도포한 후에 도프트 폴리실리콘(40)을 두껍게 증착하고 이를 패터닝하여 상부 전극(T)을 형성한다.
한편, 256M DRAM이상의 고집적 반도체 소자에서 셀내의 커패시터의 유전체로서 Ta2O5(ε≒25)를 사용할 경우 Ta2O5유전체 증착과 후속 열처리 과정에서 하부 전극의 도프트 폴리실리콘과의 계면 반응을 통해 SiO2산화물이 생성되어 기생 커패시턴스가 증가하게 된다. 즉, Ta2O5의 증착시 산소를 포함하고 있는 Ta 소스가스인 Ta(OC2H5)5와 반응가스의 O2가 하부전극의 폴리실리콘을 산화시키게 되고, 증착 후에 저온 N2O 플라즈마 처리와 고온 N2O 열처리에 의해 활성화된 O2가 하부전극과의 반응을 촉진시킨다. 이에 따라, 하부전극의 도프트 폴리실리콘과 Ta2O5유전체 사이에 저유전상수의 SiO2가 생성되어 전체 커패시턴스를 저하시키게 된다.
이에, 전체 커패시턴스를 증가시키기 위해 하부 전극용 도프트 폴리실리콘을 증착한 후에 계면의 확산 방지층으로서 SiN을 약 50Å정도 형성시켜 하부전극으로의 산소 침투를 막고 있지만, SiN의 두께가 얇아 산소 확산을 충분히 막지 못하기 때문에 여전히 하부전극 표면에 기생산화막이 생성된다. 이러한 문제점을 해소하고자 SiN의 두께를 증가시킬 경우 전체 유전체막의 두께가 두꺼워지므로 전체 커패시턴스가 감소하게 된다.
한편, 최근에는 하부전극의 계면 산화를 억제하기 위하여 하부전극 물질 자체를 산화 저항성이 큰 내화성 금속을 재료로 사용하고 있다. 그러나, 이 경우에도 하부전극의 계면에 생성되는 금속 산화물의 두께를 조절하는데 어려움이 있고, 금속을 실린더 형태로 패터닝하는데 어려움이 있다.
본 발명의 목적은 커패시터 제조 공정시 유전물질을 Ta2O5로 사용할 경우 하부전극을 형성한 후에 SiN 및 TaN의 계면 확산 방지막을 형성함으로써 이후 열처리 공정시 산소를 일정량 고용하게 된 TaN박막이 Ta2O5와 유사한 고유전율을 갖는 TaON유전체로 변환되어 전제적으로 높은 커패시턴스를 확보할 수 있는 반도체장치의 Ta2O5커패시터 제조방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 반도체장치의 Ta2O5커패시터 제조방법을 설명하기 위한 공정 순서도,
도 2는 본 발명에 따른 반도체장치의 Ta2O5커패시터 제조방법에서 SiN/TaN의 이중구조의 확산 방지막과 Ta2O5유전체 증착 공정을 나타낸 단면도들,
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 Ta2O5커패시터 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 실리콘기판 110: 층간절연막
120: 하부 전극 122: 질화막
124: TaN막 126: Ta2O5박막
128: TiN 130: 도프트 폴리실리콘
A: 확산 방지막
T: 상부전극
상기 목적을 달성하기 위하여 본 발명은 고유전체 Ta2O5박막으로 이루어진 커패시터의 제조 공정에 있어서, 도프트 폴리실리콘으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 질화막과 TaN이 적층된 확산방지막을 형성하는 단계와, 확산방지막 상부에 Ta2O5박막을 형성하는 단계와, Ta2O5박막 상부면에 도프트 폴리실리콘으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명의 원리에 따르면, 실리콘질화막(SiN)과 Ta2O5박막 사이에 추가된 확산 방지용 TaN막은 벌크 상태일 때 비저항이 약 140μΩ-㎝이고 결정 조직이 미세결정구조로 매우 치밀하고 산소 용해도가 적어서 산소에 대한 저항력이 매우 크다. 그러므로, 본 발명에서와 같이 하부전극과 Ta2O5박막 사이에 SiN과 TaN을 적층해서 사용할 경우 이중막(SiN과 TaN)의 확산 방지막에 의해 산소가 하부전극쪽으로 확산되고 하부전극내의 Si이 Ta2O5박막으로 확산되는 것을 충분히 막을 수 있어 안정적인 계면을 유지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체장치의 Ta2O5커패시터 제조방법에서 SiN/TaN의이중구조의 확산 방지막과 Ta2O5유전체 증착 공정을 나타낸 단면도들이다.
도 2에 도시된 바와 같이, 본 발명은 Ta2O5를 증착하기전에 하부 전극 상부에 SiN/TaN의 이중구조의 확산 방지막을 형성한다. 그러면, 확산방지막으로 사용되는TaN박막은 Ta2O5를 증착한 후에 후 열처리 공정을 거치는 동안 고용한도 이상의 산소를 함유하게 되어 TaON의 유전체로 상변이하게 된다. 이 TaON은 비정질 상태의 유전물질이고 그 유전상수가 Ta2O5(ε=20∼25)와 유사하다. 이렇게 전도체에서 유전체로 상변이한 TaON이 도프트 폴리실리콘과 Ta2O5사이에 계면 물질로 존재하게 되면 전체 커패시턴스를 낮추는 기생 절연막질로 작용하지 않는다.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 Ta2O5커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 커패시터 제조방법의 일 예는 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘기판의 하부 구조물(100)에 층간 절연막(110)을 형성하고 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(110)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다. 그리고, 상기 결과물에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 실린더형 하부전극(120)을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 하부전극(120) 상부면에 질화막(SiN)(122)을 50Å 이내로 증착한다. 이때, 질화막(122) 증착 공정은 NH3분위기에서 급속 열처리(rapid thermal process) 공정을 실시하되, 그 반응 압력을 수mTorr∼수Torr로 하며 반응 온도를 600∼1000℃로 한다. 그리고, 질화막(122)의 두께는 이후 증착될 TaN과 Ta2O5의 두께에 따라 변경가능하지만 가능한 얇게 증착한다.
그 다음, 도 3c에 도시된 바와 같이, 질화처리(122)된 하부전극(120) 상부면에 TaN(124)을 50∼100Å정도의 두께로 증착하여 하부 질화막과 TaN 구조의 확산 방지막(A)을 형성한다. 이때, TaN(124)의 증착 공정은 Ta계 유기금속 소스 물질로서 Ta(N(CH3)2)5또는 Ta(N(C2H5)2)5을 사용하여 화학기상증착법으로 증착하되, 그 증착 압력을 수mTorr∼수Torr로 하며 증착 온도를 300∼450℃로 한다.
그리고, TaN(124)을 증착한 후에 막질의 조밀화를 위하여 N2및 H2분위기에서 플라즈마 처리를 추가 실시한다.
한편, 하부전극(120)과 Ta2O5박막(126)의 확산 방지막 역할을 하는 질화막(122)과 TaN(124)의 증착 공정은 멀티 챔버(multi chamber)내에서 인시튜(in-situ)로 진행하거나 엑스시튜(ex-situ)로 진행하되, 질화막(122)을 형성한 후에안정된 계면을 위해 세정공정을 실시하는 것이 바람직하다.
그 다음, 도 3d에 도시된 바와 같이, 상기 확산방지막(A) 상부에 Ta2O5박막(126)을 100∼120Å 정도 증착한다. 이때, 상기 Ta2O5박막(126)의 증착은 Ta(OC2H5)5를 소스가스로 하고 O2가스를 반응 가스로 하는 금속유기화학기상증착법(metal oxidation chemical vapor deposition)을 이용한다.
여기서, Ta2O5박막(126)의 조밀화를 위해서 1차로 Ta2O5을 50∼60Å의 두께로 증착하고, N2O 분위기에서 플라즈마를 처리한 후에 2차로 Ta2O5를 50∼60Å의 두께로 증착할 수도 있다.
그리고, Ta2O5박막(126)을 증착한 후에 N2O 분위기에서 저온 플라즈마를 처리하고 N2O 고온 퍼니스 어닐링을 실시한다. 이에 따라, Ta2O5박막(126)의 두 번의 열처리 과정에 의해 확산 방지막(A)의 TaN이 TaON(124')으로 상변이하게 되어 그 특성이 유전체로 변화되어 전체 커패시턴스를 증가시키고, 동시에 Ta2O5박막(126)의 부족한 산소를 공급해준다.
그 다음, 도 3e에 도시된 바와 같이, 상기 Ta2O5박막(126) 상부면에 확산을 방지하기 위하여 TiN막(128)을 200∼300Å정도 증착한다. 이때, TiN(128)의 증착은 화학기상증착법을 이용하되, TiCl4와 NH3를 소스 가스로 하여 600∼800℃의 온도에서 이루어진다.
그리고, 상기 TiN막(128) 상부에 도프트 폴리실리콘(130)을 약 1000Å정도 증착하하여 TiN막(128)과 도프트 폴리실리콘막(130)으로 이루어진 상부 전극(T)을 형성한다.
상기한 바와 같이 본 발명에 따르면, 하부 전극과 Ta2O5박막 사이에 질화막(SiN)과 TaN을 적층해서 확산방지막을 형성함으로써 이중막(SiN과 TaN)의 확산 방지막에 의해 산소가 하부전극쪽으로 확산되고 하부전극내의 Si이 Ta2O5박막으로 확산되는 것을 충분히 막을 수 있어 안정적인 계면을 유지할 수 있다.
그리고, 본 발명은 Ta2O5박막의 열처리 공정에 의해 산소를 일정량 고용하게 된 TaN박막이 Ta2O5와 유사한 고유전율을 갖는 TaON 유전체로 상변이하게 됨으로써 전제적으로 커패시턴스를 높일 수 있게 된다.
또, 본 발명은 Ta2O5박막과 하부전극 사이의 계면 산화물에 의한 기생 커패시턴스 성분이 감소하게 됨에 따라 유전체 Ta2O5의 두께를 얇게 조절할 수 있어 Ta2O5유전체의 파괴전압을 증가시킬 수 있다.
또한, 본 발명은 Ta2O5박막과 하부전극 사이에 발생하는 기생 커패시터를 최소화시킬 수 있어 높은 용량을 유지할 수 있다. 이에 따라, 고용량을 달성하기 위해 하부전극의 단면적을 증가시키기 위한 HSG(Hemi-sperial Silicon Glass) 성장 공정을 배제할 수 있어 커패시터사이의 공간 마진을 높일 수 있어 제조 수율을 향상시키고 제조 공정의 단순화를 구현할 수 있다.

Claims (10)

  1. 고유전체 Ta2O5박막으로 이루어진 커패시터의 제조 공정에 있어서,
    도프트 폴리실리콘으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 상부면에 질화막과 TaN이 적층된 확산방지막을 형성하는 단계;
    상기 확산방지막 상부에 Ta2O5박막을 형성하는 단계;
    상기 Ta2O5박막 상부면에 도프트 폴리실리콘으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  2. 제 1항에 있어서, 상기 확산방지막의 질화막 형성 공정은 NH3분위기에서 급속 열처리 공정을 실시하되, 그 반응 압력을 수mTorr∼수Torr로 하며 반응 온도를 600∼1000℃로 하여 그 두께를 50Å 이내로 형성하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  3. 제 1항에 있어서, 상기 확산방지막의 TaN의 형성 공정은 Ta계 유기금속 소스 물질을 사용하여 화학기상증착법으로 증착하되, 그 증착 압력을 수mTorr∼수Torr로 하며 증착 온도를 300∼450℃로 하여 그 두께를 50∼100Å으로 증착하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  4. 제 1항 및 제 3항에 있어서, 상기 확산방지막의 TaN을 증착한 후에 N2및 H2분위기에서 플라즈마 처리를 추가 실시하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  5. 제 1항에 있어서, 상기 확산방지막의 질화막과 TaN의 증착 공정은 멀티 챔버내에서 인시튜로 진행하거나 엑스시튜로 진행하되, 질화막을 형성한 후에 세정공정을 실시하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  6. 제 1항에 있어서, 상기 Ta2O5박막의 형성은 Ta(OC2H5)5를 소스가스로 하고 O2가스를 반응 가스로 하는 금속유기 화학기상증착법을 이용하여 100∼120Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  7. 제 1항 및 제 6항에 있어서, 상기 Ta2O5박막의 형성은 1차로 Ta2O5을 50∼60Å의 두께로 증착하고, N2O 분위기에서 플라즈마를 처리한 후에 2차로 Ta2O5를 50∼60Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  8. 제 1항에 있어서, 상기 Ta2O5박막을 증착한 후에 N2O 분위기에서 저온 플라즈마를 처리하고 N2O 고온 퍼니스 어닐링을 실시하여 확산 방지막 TaN을 TaON으로 상변이시킴과 동시에 Ta2O5박막의 산소를 공급하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  9. 제 1항에 있어서, 상기 상부 전극을 형성하기 전에, Ta2O5박막 상부면에 TiN을 추가 형성하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
  10. 제 1항에 있어서, 상기 TiN의 증착은 화학기상증착법을 이용하되, TiCl4와 NH3를 소스 가스로 하여 600∼800℃의 온도에서 200∼300Å의 두께를 증착하는 것을 특징으로 하는 반도체장치의 Ta2O5커패시터 제조방법.
KR1019990067180A 1999-12-30 1999-12-30 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 KR100321180B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990067180A KR100321180B1 (ko) 1999-12-30 1999-12-30 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990067180A KR100321180B1 (ko) 1999-12-30 1999-12-30 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20010059659A true KR20010059659A (ko) 2001-07-06
KR100321180B1 KR100321180B1 (ko) 2002-03-18

Family

ID=19634298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990067180A KR100321180B1 (ko) 1999-12-30 1999-12-30 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100321180B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056842A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법
KR100507860B1 (ko) * 2002-06-21 2005-08-18 주식회사 하이닉스반도체 산화저항막을 구비한 캐패시터 및 그 제조 방법
KR100540476B1 (ko) * 2002-06-22 2006-01-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056842A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법
KR100507860B1 (ko) * 2002-06-21 2005-08-18 주식회사 하이닉스반도체 산화저항막을 구비한 캐패시터 및 그 제조 방법
KR100540476B1 (ko) * 2002-06-22 2006-01-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Also Published As

Publication number Publication date
KR100321180B1 (ko) 2002-03-18

Similar Documents

Publication Publication Date Title
US6218260B1 (en) Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6287910B2 (en) Method for forming a capacitor using tantalum nitride as a capacitor dielectric
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100321178B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100504430B1 (ko) 플러그를갖는커패시터의하부전극형성방법
US6531372B2 (en) Method of manufacturing capacitor of semiconductor device using an amorphous TaON
KR20010008510A (ko) 반도체소자의 고정전용량 커패시터 형성방법
KR100321180B1 (ko) 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법
KR100519514B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
JP4063570B2 (ja) 半導体素子のキャパシタ形成方法
KR100342873B1 (ko) 반도체장치의 커패시터 제조방법
KR100327587B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100414868B1 (ko) 캐패시터의 제조 방법
KR100395903B1 (ko) 반도체장치의커패시터제조방법
KR20010008502A (ko) 반도체장치의 커패시터 제조방법
KR100504434B1 (ko) 반도체장치의 커패시터 제조방법
KR20010008503A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100611386B1 (ko) 탄탈륨산화막 커패시터의 제조방법
KR100564433B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100772685B1 (ko) 캐패시터 형성 방법
KR100437618B1 (ko) (Ｔａ-Ｔｉ)ＯＮ 유전체 박막을 이용한 반도체 소자의캐패시터 형성 방법
KR20030092598A (ko) 캐패시터의 제조 방법
KR20030056842A (ko) 반도체소자의 커패시터 제조방법
KR20040008603A (ko) 산소결핍을 제거하기 위한 탄탈륨산화막의 후처리 방법 및그를 이용한 캐패시터 제조 방법
KR20030052097A (ko) 반도체 소자의 캐패시터 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091222

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee