KR20030092598A - 캐패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 알루미나를 유전막으로 이용하는 캐패시터 제조시 누설전류가 증가하는 것을 억제하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 표면을 수소로 종말처리시키는 단계, 상기 수소종말처리된 하부전극상에 산화막을 형성하는 단계, 상기 산화막상에 알루미나를 형성하는 단계, 및 상기 알루미나상에 상부전극을 형성하는 단계를 포함하고, 상기 산화막을 형성하는 단계는, SC1 세정액을 이용한 세정, 급속열산화 또는 오존 처리를 통해 이루어진다.

Description

캐패시터의 제조 방법{Method for fabricating capacitor}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라 충분한 정전용량을 확보하기 위해 캐패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하저장 면적을 증가시키거나, SiO2나 Si3N4에 비해 유전상수가 큰 Al2O3, Ta2O5, TaON, TiO2, SrTiO3, (Ba,Sr)TiO등의 고유전물질에 대한 연구가 활발히 진행되고 있다. 특히, 알루미나(Al2O3)는 유전율(ε)이 7이며 페로브스카이트(perovskite) 구조(ABO3)를 가지면서 공유결합되어 있으며, Si3N4에 비해 유전율이 높고, 다른 유전막보다는 누설전류와 열적안정성이 높아 그 적용 가능성이 증대되고 있다.
그리고, 반도체 소자 제조 공정에서 적용되는 원자층증착법(Atomic Layer Deposition; ALD)은 반응가스와 퍼지가스를 교대로 공급하여 원자층을 증착하기 위한 방법으로서, 이에 의해 형성된 박막은 고종횡비를 갖고 저압에서도 균일하며, 전기적 물리적 특성이 우수하다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도이다.
도 1을 참조하면, 워드라인, 소스/드레인을 구비한 트랜지스터와 비트라인을 형성한 후(11), 트랜지스터의 소스/드레인에 수직으로 연결되는 스토리지노드콘택을 형성한다(12).
다음에, 스토리지노드콘택에 연결되는 하부전극용 폴리실리콘막을 형성한 후, 폴리실리콘막을 패터닝하여 하부전극을 형성한다(13).
다음으로, 하부전극인 폴리실리콘막 표면에 생성된 자연산화막(Native oxide)을 제거하기 위해 불산(HF)을 이용한 전세정(pre-cleaning)을 실시한다(14).
다음에, 원자층증착법으로 알루미나(Al2O3)를 증착한 후(15), 알루미나상에 상부전극용 폴리실리콘막을 증착한 후 폴리실리콘막을 식각하여 상부전극을 형성한다(15).
그러나, 불산을 이용한 전세정후 수소를 종말처리(terminated)시킨 폴리실리콘막상에 알루미나를 증착시 계면에 형성되는 알루미나의 조성이 알루미늄부화(Al-rich)상으로 증착되어 50Å 두께 이하에서는 누설전류가 증가하는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 알루미나를 유전막으로 이용하는 캐패시터 제조시 누설전류가 증가하는 것을 억제하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도,
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도,
도 3은 불산 세정과 SC1 세정에 따른 누설전류특성을 비교한 도면,
도 4a 내지 도 4d는 도 2에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 5는 표면처리의 종류에 따른 알루미나의 전기적 특성을 비교한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소스/드레인영역
33 : 층간절연막 34 : 스토리지노드콘택
35 : 캡핑산화막 36 : 하부전극
36a : 수소 종말처리된 하부전극 37 : 산화막
38 : 알루미나(Al2O3) 39 : 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 표면을 수소로 종말처리시키는 단계, 상기 수소종말처리된 하부전극 표면상에 산화막을 형성하는 단계, 상기 산화막상에 알루미나를 형성하는 단계, 및 상기 알루미나상에 상부전극을 형성하는 단계를 포함함을 특징으로 하고, 상기 산화막을 형성하는 단계는, SC1 세정액을 이용한 세정, 급속열산화 또는 오존 처리를 통해 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 2를 참조하면, 소스/드레인을 구비한 트랜지스터와 비트라인을 형성한 후(21), 트랜지스터의 소스/드레인에 수직으로 연결되는 스토리지노드콘택을 형성한다(22).
다음에, 스토리지노드콘택에 연결되는 하부전극용 폴리실리콘막을 형성한 후, 폴리실리콘막을 패터닝하여 하부전극을 형성한다(23).
다음으로, 하부전극인 폴리실리콘막 표면에 생성된 자연산화막을 제거하기 위해 불산(HF)을 이용한 전세정을 실시한다(24).
다음에, 전세정을 통해 수소(H)로 종말처리된 하부전극 표면을 OH 또는 O로 종말처리시킨다(25). 이때, OH 또는 O로 종말처리시키는 방법은, SC1 세정, 급속열산화(Rapid Thermal Oxidation; RTO) 또는 오존(O3) 처리를 이용한다. 특히, SC1 세정은 NH4OH, H2O2, 그리고 증류수(D.I water)의 혼합액을 이용하고, 급속열산화 또는 오존처리는 300℃∼800℃에서 진행된다.
다음으로, OH 또는 O로 종말처리된 하부전극상에 원자층증착법으로 알루미나(Al2O3)를 증착한 후(26), 알루미나상에 상부전극용 폴리실리콘막을 증착한 후 폴리실리콘막을 식각하여 상부전극을 형성한다(27).
상술한 바와 같이, OH 또는 O로 종말처리된 표면상에 알루미나를 증착하면, 알루미나와 하부전극의 계면에 조성 및 Al-O의 결합에너지(binding energy)가 다른 층이 형성되지 않아 50Å 이하의 두께에서도 누설전류가 매우 작다. 한편, 종래기술에서는 알루미나와 하부전극의 계면에 조성 및 Al-O의 결합에너지가 알루미나와 다른 층이 형성되어 누설전류를 증가시키는 문제를 갖고 있었다.
도 3은 불산세정과 SC1세정에 따른 누설전류특성을 비교한 도면으로서, SC1세정의 경우 불산세정의 경우보다 누설전류가 현저히 낮음을 알 수 있다.
도 4a 내지 도 4d는 도 2에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 트랜지스터와 비트라인(도시 생략)이 형성된 반도체기판(31)상에 층간절연막(33)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 층간절연막(32)을 식각하여 반도체기판(31) 표면, 예컨대 트랜지스터의 소스/드레인영역(32)을 노출시키는 스토리지노드콘택홀을 형성한다.
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(34)을 매립시킨다. 여기서, 스토리지노드콘택(34)은 공지된 바와 같이, 폴리실리콘플러그, 티타늄실리사이드 및 티타늄나이트라이드의 순서로 적층되거나, 배리어메탈과 텅스텐플러그가 매립될 수도 있다.
다음으로, 스토리지노드콘택(34)이 매립된 층간절연막(33)상에 캐패시터의 높이를 결정짓는 캡핑산화막(35)을 증착한 후, 캡핑산화막(35)을 식각하여 스토리지노드콘택(34)을 오픈시키는 개구(opening region)를 형성한다.
다음으로, 개구를 포함한 전면에 하부전극용 폴리실리콘막을 증착한 후, 에치백 또는 화학적기계적연마를 통해 개구내에만 폴리실리콘막을 잔류시켜 이웃한 하부전극과 서로 격리되는 실린더형 하부전극(36)을 형성한다.
한편, 폴리실리콘막은 도우프드 폴리실리콘막으로서 PH3가스를 이용한 인시튜(in-situ) 도핑법으로 형성하되, P 농도는 3.0×1020atoms/cc로 유지시킨다.
도 4b에 도시된 바와 같이, 캡핑산화막(35)을 딥아웃공정을 통해 제거하여 실린더형 하부전극(36)을 노출시킨 후, 하부전극(36)의 표면에 생성된 자연산화막을 제거하기 위해 불산(HF)을 이용한 전세정을 실시한다.
도 4c에 도시된 바와 같이, 전세정을 통해 수소가 종말처리된 하부전극(36a)표면을 OH 또는 O로 종말처리시키기 위해 하부전극(36a)상에 산화막(37)을 형성한다. 이때, 산화막(37)을 형성하는 방법은, SC1 세정액을 이용한 세정, 급속열산화(RTO) 또는 오존(O3) 처리를 이용한다. 특히, SC1 세정액은 NH4OH, H2O2, 그리고 증류수(D.I water)의 혼합액을 이용하고, 급속열산화 또는 오존처리는 300℃∼800℃에서 진행된다.
한편, 산화막(37)은 6Å∼10Å 두께로 형성된다.
도 4d에 도시된 바와 같이, 산화막(37)상에 원자층증착법으로 알루미나(Al2O3)(38)를 증착한다. 알루미나(38) 증착시, 소스로는 TMA(Tri-Methyl-Aluminium)를 이용하고 반응가스로는 H2O 또는 O3를 이용하며, 알루미나(38)는 30Å∼80Å의 두께로 증착된다.
한편, 알루미나(38)의 원자층증착법에 대해 설명하면, 증착챔버내에 산화막(37)이 형성된 반도체기판(31)을 로딩시킨 후, TMA 소스를 150℃∼450℃의 기판온도를 유지하는 증착챔버내에 흘려주어 산화막(37) 표면에 TMA 소스를 흡착시킨다. 다음으로, 미반응 TMA 소스와 반응부산물을 퍼지하기 위해서 질소(N2) 또는 아르곤(Ar) 가스를 증착챔버내에 흘려주든가, 진공 펌프를 통해 잔류 가스를 배출시킨다. 계속해서, 반응가스인 H2O 또는 O3를 증착챔버내에 흘려주어 흡착된 TMA 소스와의 표면 반응을 유도하여 알루미나(38)를 증착한다. 계속해서, 미반응 반응가스및 반응부산물을 제거하기 위하여 질소 또는 아르곤가스를 증착챔버내에 흘려주든가, 진공 퍼지하여 배출펌프를 통해 배출시킨다. 상술한 바와 같은 TMA 소스공급, 퍼지, 반응가스 공급, 퍼지의 단계를 수회 반복하므로써 30Å∼80Å 두께의 계단도포성이 우수한 알루미나(38)를 증착한다.
또한, 알루미나(38)를 플라즈마원자층증착법으로도 증착할 수 있는데, 이때, 기판온도는 50℃∼400℃로 유지하며, 소스는 TMA를 이용하고, 반응가스는 O2, H2O 또는 O3를 이용한다.
원자층증착법을 통해 알루미나(38)를 증착한 후, 박막의 조밀화 및 막 표면에 퇴적된 탄소와 같은 불순물을 제거하기 위해 N2O 플라즈마처리, UV 오존 처리, 또는 N2O 분위기에서 750℃∼850℃ 온도로 노열처리(furnace anneal)한다.
알루미나(38)를 열처리한 후, 알루미나(38)상에 상부전극(39)용 폴리실리콘막을 증착하되, 상부전극용 폴리실리콘막은 도우프드 폴리실리콘막으로서 PH3가스를 이용한 인시튜 도핑법으로 형성한다. 이때, 도우프드 폴리실리콘막내 P 농도는 3.0×1020atoms/cc로 유지시킨다.
한편, 상부전극(39)용 폴리실리콘막 형성전에 알루미나(38)상에 알루미나(38)와 상부전극(39)과의 반응을 억제시키기 위한 방지막으로서 티타늄나이트라이드(TiN)막을 증착할 수도 있다.
전술한 바와 같은 알루미나(38)는 열역학적으로 1000℃ 근처의 고온에서도 실리콘과 안정하므로 안정된 박막 계면을 유지하며, 더욱이 알루미나(38)를 유전막으로 사용하므로써 하부전극과 유전막 사이의 안정된 계면의 유지는 고유전율 확보에 필수적인 고온열처리에 대한 열적 공정마진을 확대시킬 수 있다.
상술한 실시예에 따르면, 하부전극 표면을 OH 또는 O로 종말처리시키므로써 그 위에 형성되는 알루미나의 막질을 개선시킨다. 즉, 하부전극상에 알루미늄부화의 알루미나층이 형성되는 것을 억제하여 조성 변화가 없는 우수한 막질의 알루미나를 형성할 수 있다.
도 5는 표면처리의 종류에 따른 알루미나의 전기적 특성을 비교한 도면으로서, 불산(p1), NH3에 의한 질화처리(p2), RTO(p3), 오존(O3) 처리(p4)에 따른 알루미나의 두께를 도시하고 있다. 여기서, 질화 처리(nitridation)(p2)는 불산(p1)을 이용한 경우보다는 특성이 우수하나, RTO(p3) 및 오존(O3) 처리(p4)보다는 알루미나의 전기적 특성이 저하되는 문제가 있다.
도 5를 참조하면, 각 표면처리에 따라 두께가 차이나는데, 그 이유는 불산과 질화처리의 경우 초기에 알루미나의 증착이 어렵기 때문이고, 나머지 경우에는 증착초기에 바로 요구된 조성을 갖는 알루미나를 증착할 수 있기 때문이다.
결국, RTO(p3), 오존처리(p4)를 수행하여 OH 또는 O로 종말처리시킨 후 알루미나를 증착하면 알루미나의 전기적 특성이 우수함을 알 수 있다. 한편, SC1 세정처리의 경우 RTO(p3)와 유사한 특성을 보인다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극과 알루미나간 계면에도 특성이 우수한 알루미나를 형성할 수 있어 50Å 두께 이하에서도 낮은 누설전류를 얻을 수 있는 효과가 있다.
또한, 셀당 요구되는 캐패시턴스를 만족시켜주기 위해 알루미나의 두께를 낮출 수 있는 효과가 있다.

Claims (5)

  1. 하부전극을 형성하는 단계;
    상기 하부전극 표면을 수소 종말처리시키는 단계;
    상기 수소 종말처리된 하부전극 표면상에 산화막을 형성하는 단계;
    상기 산화막상에 알루미나를 형성하는 단계; 및
    상기 알루미나상에 상부전극을 형성하는 단계
    를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막을 형성하는 단계는,
    SC1 세정액을 이용한 세정, 급속열산화 또는 오존 처리를 통해 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 6Å∼10Å 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 수소로 종말처리시키는 단계는,
    불산을 이용함을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 알루미나는 원자층증착법을 통해 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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