KR100384851B1 - 원자층 증착법에 의한 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 플라즈마 원자층 증착법을 이용하여 TiN막을 상부전극으로 형성하고 암모니아 플라즈마를 이용하여 표면처리를 함으로써 막질 개선과 전기적 특성을 향상시킬 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로서, 본 발명은 캐패시터 제조 방법에 있어서, 소정공정이 완료된 기판 상에 하부전극과 베리어메탈을 적층하는 단계; 상기 베리어메탈 상에 TaON 유전막을 형성하는 단계; 상기 TaON 유전막 상에 원자층 증착법을 이용하여 TiN 상부전극을 증착하는 단계; 및 상기 TiN 상부전극 내에 잔류하는 Cl기를 제거하기 위해 암모니아 플라즈마처리하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 원자층 증착법을 이용하여 캐패시터를 제조하는 방법에 관한 것이다.
통상적으로 TaON 캐패시터의 하부전극은 급속열처리(Rapid Thermal Process; RTP)에 의해 질화된 폴리실리콘을 사용하였다.
한편, 소자가 점차 고 집적화됨에 따라 안정된 소자동작을 위한 셀당 캐패시턴스는 변화가 없는 반면 캐패시터 셀 사이즈는 점점 줄어들게 되어 유효산화막의 두께가 30Å 정도인 폴리실리콘을 하부전극으로 하는 MIS(Metal Insulator Semiconductor) 구조에서의 TaON 캐패시터 구조는 한계에 도달하게 되었다.
이러한 문제를 해결하기 위해 하부메탈전극을 도입해 유효산화막 두께를 낮추는 등의 방법이 시도되고 있다.
한편, MIS 또는 MIM 구조의 캐패시터는 유전막(특히, TaON) 상에 상부메탈전극으로서 TiN 박막을 적용하고 있으나, 종래의 TiN 상부전극 형성 방법에서는 그 하부의 유전막을 손상시키거나 치밀한 구조의 TiN 박막을 형성하지 못하여 높은 누설전류의 원인이 된다.
도 1은 종래기술에 따라 형성된 MIM 캐패시터를 나타내는 단면도이다.
이하 도 1을 참조하면, 소정공정이 완료된 기판(10) 상에 폴리실리콘 또는 메탈의 하부전극(11)을 증착하고 이후 베리어메탈인 TiN/Ti막(12)을 증착한다. 계속해서 상기 TiN/Ti막(12) 상에 유전막인 TaON막(13)을 증착한 후 상부전극인 TiN막(14)을 증착함으로써 적층구조의 캐패시터가 완성된다.
TiN막은 TiCl4를 소스로 하는 화학기상증착법(Chemical Vapor Deposition; CVD)이 적용되고 있다.
한편, TiN 증착은 가능한 낮은 온도에서 실시하여야 캐패시터의 전기적 특성이 양호하다. 하지만, 소스물질로 TiCl4를 이용하고 있어 낮은 온도에서 TiN을 증착할 경우 다량의 Cl기가 TiN 박막 내에 잔류하게 되고 이로 인해 하부의 TaON이 데미지를 받을 수 있을 뿐만아니라, 낮은 온도에서 상기 TiN을 증착하기 때문에 치밀한 구조를 이루지 못해 TaON막과 TiN막 계면에 환원된 금속계의 Ta가 존재하게 되어 높은 누설전류의 원인이 될 수 있다. 결국, 캐패시터의 전기적 특성이 열화된다.
또한, 캐패시터의 높이가 높아짐에따라 화학기상증착법(CVD)에 의해 상부메탈전극을 증착할 경우 단착 피복성에도 문제가 발생하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 원자층 증착법과 암모니아 플라즈마 표면처리를 이용하여 TiN막을 형성함으로써 열처리 경비를 줄이고 막질 개선과 전기적 특성을 향상시킬 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 MIM 캐패시터를 나타내는 단면도,
도 2a 내지 2d는 본 발명의 실시예에 따른 원자층 증착법에 의한 캐패시터 제조 공정을 나타내는 단면도,
* 도면의 주요부분에 대한 부호의 설명 *
10, 20 : 기판
11, 21 : 하부전극
12, 22 : TiN/Ti막
13, 23 : TaON 유전막
14, 24 : TiN 상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조 방법에 있어서, 소정공정이 완료된 기판 상에 하부전극과 베리어메탈을 적층하는 단계; 상기 베리어메탈 상에 TaON 유전막을 형성하는 단계; 상기 TaON 유전막 상에 원자층 증착법을 이용하여 TiN 상부전극을 증착하는 단계; 및 상기 TiN 상부전극 내에 잔류하는 Cl기를 제거하기 위해 암모니아 플라즈마처리하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 캐패시터 제조 공정을 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이 소정공정이 완료된 기판(20) 상에 하부전극(21)을 형성하고 베리어메탈인 TiN/Ti막(22)을 증착한다. 여기서, 상기 TiN/Ti막(22)은 Ti를 50Å 내지 300Å, TiN은 100Å 내지 1000Å의 두께가 되도록 한다. 또한, 상기 하부전극(21) 물질로는 Ru, Ir, Pt 또는 폴리실리콘 등을 이용한다.
다음으로 도 2b에 도시된 것처럼 상기 TiN/Ti막(22) 상에 유전체로서 TaON막(23)을 형성한다.
TaON막(23) 형성 공정을 구체적으로 살펴보면, 170℃ 내지 190℃의 기상상태로 유지되는 탄탈륨 에칠레이트(Ta(OC2H5)5)를 소스가스로 하여 300℃ 내지 400℃로 웨이퍼 온도를 유지하며 0.1Torr 내지 2Torr의 압력 하에서 10sccm 내지 1000sccm의 암모니아를 반응가스로 하여 TaON을 증착하고, 산소(O2)와 질소(N2)를 1 : 1 ∼ 3의 비율로 하는 플라즈마처리 또는 자외선 오존 처리(Ultra Violet O3; UV/O3)를 300℃ 내지 500℃의 온도 하에서 1분 내지 5분 동안 실시한다. 다음으로 1 : 1 ∼ 3 비율의 산소와 질소를 이용하여 500℃ 내지 650℃의 온도 하에서 30초 내지 60초 동안 급속 열산화(Rapid Thermal Oxidation; RTO)를 실시한다.
다음으로 도 2c에 도시된 바와 같이 상기 TaON막(23) 상에 원자층 증착법(Atomic Layer Deposition; ALD)을 이용하여 TiN막(24)을 증착한다.
구체적으로, 상기 원자층 증착법(ALD)은 소스가스인 TiCl4를 흐르게 한 뒤 퍼지(Purge)하고, 다시 암모니아를 흐르게 한 뒤 퍼지한다. 이때, 소정의 막을 형성하기 위하여 상기의 공정을 반복하여 실시하며, 퍼지가스는 질소를 이용한다. 또한, 상기 TiCl4와 암모니아(NH3)를 0.1초 내지 10초 동안 흐르게 하며 200℃ 내지 400℃의 온도 및 100mTorr 내지 10Torr의 압력 하에서 실시한다.
다음으로 도 2d에 도시된 바와 같이, 상기 TiN막(24)을 암모니아 플라즈마를 야기시켜 표면처리하여 잔류 Cl기를 제거한다. 여기서, 상기 표면처리 공정은 100sccm 내지 1000sccm의 암모니아를 이용하여 30W 내지 1000W의 RF 파워 및 0.1Torr 내지 2Torr의 압력 하에서 5초 내지 100초 동안 실시한다.
상기 TiN막 증착 공정과 암모니아 플라즈마처리는 동일 챔버 내에서 인시튜(In situ) 공정으로 실시하는 것이 바람직하다.
전술한 것처럼 본 발명의 반도체소자 제조 방법은 원자층 증착법을 이용하여상부전극인 TiN막 형성한 후 암모니아 플라즈마로 표면처리함으로써, Cl기를 제거하여 TaON막(23)의 데미지를 줄여 막질을 개선할 수 있으며, 치밀한 구조의 TiN 박막을 형성하여 전기적 특성을 향상시킬 수 있음을 실시예를 통해 알아보았다.
또한, 원자층 증착법을 이용하므로 TiN의 단차피복을 개선한다.
본 발명의 캐패시터 제조 방법은 원통형 또는 오목형 중 어느 하나의 캐패시터를 적용 가능하며, HSG(Hemi Spherical Grain) 폴리실리콘을 이용하는 MIS 구조의 캐패시터에도 적용이 가능하다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 반도체소자 제조 방법에 있어서, TaON 유전막의 데미지를 줄이고 TiN막의 치밀도를 높여 캐패시터의 전기적 특성을 향상시킬 수 있다.
또한, TiN막의 단차피복성을 개선할 수 있다.
Claims (16)
- 반도체소자의 캐패시터 제조 방법에 있어서,소정공정이 완료된 기판 상에 하부전극과 베리어메탈을 적층하는 단계;상기 베리어메탈 상에 TaON 유전막을 형성하는 단계;상기 TaON 유전막 상에 원자층 증착법을 이용하여 TiN 상부전극을 증착하는 단계; 및상기 TiN 상부전극 내에 잔류하는 Cl기를 제거하기 위해 암모니아 플라즈마처리하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 TiN 상부전극의 증착은,소스가스인 TiCl4를 흐르게 한 뒤 퍼지하고, 다시 암모니아를 흐르게 한 뒤 퍼지하는 것을 반복 실시하여 이루어지는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 TiN 상부전극의 증착은,상기 TiCl4와 암모니아를 각각 0.1초 내지 10초 동안 흐르게 하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 TiN 상부전극의 증착은,200℃ 내지 400℃의 온도 및 100mTorr 내지 10Torr의 압력 하에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 암모니아 플라즈마처리에서,100sccm 내지 1000sccm의 암모니아를 사용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 암모니아플라즈마처리는,30W 내지 1000W의 RF 파워 하에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 암모니아 플라즈마처리는,0.1Torr 내지 2Torr의 압력 하에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 암모니아플라즈마처리는,5초 내지 100초 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 암모니아플라즈마처리는,상기 TiN 상부전극 증착 챔버 내에서 인시튜로 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 베리어메탈은,50Å 내지 300Å의 Ti와 100Å 내지 1000Å의 TiN을 적층하여 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 TaON 유전막 형성 단계는,TaON을 증착하는 단계;상기 TaON을 질소와 산소의 플라즈마처리 또는 자외선오존처리하는 단계; 및상기 TaON을 후속 열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 TaON 증착은,탄탈륨 에칠레이트를 소스가스로 하고, 암모니아를 반응가스로 하여, 300℃ 내지 400℃의 웨이퍼 온도 및 0.1Torr 내지 2Torr의 압력 하에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 질소와 산소의 플라즈마처리 또는 자외선오존처리는,300℃ 내지 500℃의 온도 하에서 1분 내지 5분 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 후속 열처리는,1 : 1 내지 1 : 3의 비율의 산소와 질소를 이용하는 급속열산화를 통하여 500℃ 내지 650℃의 온도 하에서 30초 내지 60초 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극의 물질로,Ru, Ir, Pt 또는 폴리실리콘 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 캐패시터는 원통형 또는 오목형인 것을 특징으로 하는 캐패시터 제조 방법.
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| KR100585002B1 (ko) | 2004-05-31 | 2006-05-29 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020046433A (ko) | 2002-06-21 |
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