KR100585002B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부전극으로 티타늄질화막을 사용할 때에도, 핀홀이나 크랙이 발생되지 않도록 하여 후속공정에서 화학물질이 하부구조를 식각하는 것을 방지할 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에, 다단계 증착공정으로, 상기 층간절연막상에 캐패시터의 하부전극으로 티타늄질화막을 형성하는 단계; 상기 하부전극 상에 유전체박막을 형성하는 단계; 및 상기 유전체박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 캐패시터, 실린더, 하부전극, 식각멈춤막.
Description
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
도2는 도1c의 하부전극으로 사용된 티타늄질화막의 주상결정 구조를 나타내는 전자현미경사진.
도3은 도1c의 하부전극 하부에 발생한 보이드를 나타내는 전자현미경사진.
도4는 도1a에 도시된 하부전극을 형성할 때의 공정과정을 나타내는 그래프.
도5a 내지 도5c는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
도6은 도5a에 도시된 하부전극을 형성할 때의 공정과정을 나타내는 그래프.
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
34 : 식각멈춤막
35 : 캐패시터 형성용 절연막
36, 36a,36b,36c : 하부전극용 전도막
37 : 하부전극
38 : 유전체 박막
39 : 상부전극
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.
콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.
실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.
따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.
그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정이다.
실린더 구조의 캐패시터 하부전극의 형태가 수평방향으로의 면적은 감소하고 수직방향으로의 높이만 점점 더 증가하게 되면, 하부전극의 지지력이 감소하여 캐패시터 산화막 제거 후 하부전극들 사이의 기댐현상이 다발적으로 발생하여 브리지(bridge) 등을 유발함으로서 장치 패일(fail)을 일으키게 되는 문제점이 빈번하게 나타난다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 3차원 실린더형 캐패시터 제조방법을 나타내는 도면이다.
종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 여기서 14는 식각멈춤막(14) 역할을 하는 층으로서 실리콘질화막등으로 형성된다.
이어서, 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(15)을 형성한다.
이어서 캐패시터가 형성될 영역의 절연막(15)을 선택적으로 제거하여 캐패시 터 하부전극 형성용 홀을 형성한다. 캐패시터 하부전극 형성용 절연막(15)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것이다.
캐패시터 하부전극 형성용 홀의 내부표면을 따라서 하부전극용 전도막(16)을 형성한다. 하부전극용 전도막(16)은 화학기상증착법을 이용하여 티타늄질화막(TiN)을 이용하여 형성하며, 이처럼 종횡비가 클 때 균일하게 티타늄질화막을 균일하게 형성시키기 위해서는 TiCl4를 이용하여 형성하게 된다.
이어서 도1b에 도시된 바와 같이, 에치백 공정 또는 화학적기계적연마공정을 이용하여 캐패시터 형성용 절연막의 상부에 형성된 하부전극용 전도막(16)을 제거하여 캐패시터 형성용 홀의 내부에 하부전극(17)이 형성되도록 한다.
이어서 도1c에 도시된 바와 같이, HF 또는 BOE같은 화학물질을 이용하여 캐패시터 형성용 절연막(15)을 제거하여 하부전극(17)만 남긴다.
이 때 하부전극의 물질로 사용되는 티타늄질화막을 화학기상증착법으로 형성하게 되면 주상성장을 하는 특징이 있으며, 스트레스가 큰 물질이기 때문에 하부전극으로 형성된 티타늄질화막에 그레인바운더리(grain boundary)나 핀홀(pinhole) 또는 크랙(crack)이 존재하기 쉽다.
도2는 도1c의 하부전극으로 사용된 티타늄질화막의 주상결정 구조를 나타내는 전자현미경사진이고, 도3은 도1c의 하부전극 하부에 발생한 보이드를 나타내는 전자현미경사진이다.
현재까지 알려진 바에 의하면 화학기상증착법으로 티타늄질화막을 형성하게 되면, 도2에서와 같이 티타늄질화막을 관통하는 핀홀(pinhole)이나 크랙(crack)을 통해 통해 후속 공정에서 화학물질이 침투하여 하부의 층간절연막 또는 콘택플러그를 식각하여 도3에서와 같이 커다란 보이드(void, 일명 bunker defect)를 유발하는 문제점이 생긴다.
도4는 도1a에 도시된 하부전극을 형성할 때의 공정과정을 나타내는 그래프이다.
도4를 참조하여 살펴보면, 전술한 하부전극으로 티타늄질화막을 형성할 때에 티타늄질화막을 한번의 공정으로 증착하고, 박막 내부의 염소(chlorine)를 제거하기 위해 NH3 어닐처리를 하게 되는 데, 이런 공정을 거치면 티타늄질화막에 핀홀(pinhole)이나 크랙(crack)이 생기게 되는 것이다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 하부전극으로 티타늄질화막을 사용할 때에도, 핀홀이나 크랙이 발생되지 않도록 하여 후속공정에서 화학물질이 하부구조를 식각하는 것을 방지할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.
상기의 과제를 해결하기 위해 본 발명은 소정공정이 완료된 기판상에, 다단계 증착공정으로, 상기 층간절연막상에 캐패시터의 하부전극으로 티타늄질화막을 형성하는 단계; 상기 하부전극 상에 유전체박막을 형성하는 단계; 및 상기 유전체박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
또한, 본 발명은 소정공정이 완료된 기판상에 제1 티타늄질화막을 형성하는 단계; 상기 제1 티타늄질화막상에 금속막을 형성하는 단계; 상기 금속막상에 제2 티타늄질화막을 형성하는 단계; 상기 하부전극 상에 유전체박막을 형성하는 단계; 및 상기 유전체박막상에 상부전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 티타늄질화막과 상기 금속막이 하부전극을 형성하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5a 내지 도5c는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.
본 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도5a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 여기서 34는 식각멈춤막역할을 하는 층으로서 실리콘질화막등으로 형성된다.
여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서, 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(35)을 형성한다. 캐패시터 형성용 절연막(35)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 캐패시터 하부전극 형성용 홀을 형성한다.
캐패시터 하부전극 형성용 홀의 내부표면을 따라서 하부전극용 전도막(36)을 형성한다. 하부전극용 전도막(36)은 화학기상증착법을 이용하여 티타늄질화막(TiN)을 이용하여 형성하며, 이처럼 종횡비가 클 때 균일하게 티타늄질화막을 균일하게 형성시키기 위해서는 TiCl4를 이용하여 형성하게 된다. 또한, 여기서 500 ~ 700℃범 위의 온도에서 티타늄질화막을 형성하는 전구체로서 TiCl4 와 NH3를 10mTorr ~ 100Torr 범위의 압력으로 티타늄질화막을 형성하는 공정을 진행한다.
이 때 종래처럼 한번의 공정으로 티타늄질화막을 형성하고, 박막 내부의 염소(chlorine)를 제거하기 위해 NH3 어닐처리를 하는 것이 아니라, 일정한 두께의 티타늄질화막을 2 ~ 수차례 나누어 증착하여 박막의 하부계면이나 표면까지 관통하는 그레인 바운더리를 제거하여 후속공정에서 사용되는 화학물질이 침투할 수 있는 핀홀을 제거한다.
도6은 본 실시예에 따른 캐패시터 제조방법의 핵심적인 공정을 나타내는 것으로 티타늄질화막을 수차례 나누어 증착하는 것이 도시되어 있다.
이렇게 2 ~ 수차례 나누어 티타늄질화막을 증착하게 되면, 각 층마다 다른 그레인들이 형성되기 때문에 박막을 관통하는 핀홀이나 크랙이 존재하지 않게 된다. 따라서 후속 캐패시터 형성용 절연막(35)을 제거하기 위해 사용하는 화학물질이 티타늄질화막으로 침투할 수 없게 되는 것이다.
여기서 도6에 도시된 바와 같이 공정을 진행하지 않고, 하부전극으로 사용된 티타늄질화막을 분할 하는 방법으로는 일정한 두께의 티타늄질화막을 형성하고, 대기중에 노출한 후에 다시 후속 티타늄질화막을 형성하는 공정으로 진행할 수도 있다.
이어서 도5b에 도시된 바와 같이, 에치백 공정 또는 화학적기계적연마공정을 이용하여 캐패시터 형성용 절연막의 상부에 형성된 하부전극용 전도막(36)을 제거 하여 캐패시터 형성용 홀의 내부에 하부전극(37)이 형성되도록 한다.
이어서 도5c에 도시된 바와 같이, HF 또는 BOE같은 화학물질을 이용하여 캐패시터 형성용 절연막(35)을 제거하여 하부전극(37)만 남긴다.
이어서 하부전극(37)상에 유전체박막(38)을 형성하고, 그상부에 상부전극(39)을 형성한다.
여기서 유전체박막으로는 Ta2O5, Al2O3, HfO2, SrTiO
3, BST등의 고유전체 물질이나, PZT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다. 또한, 여기서 상부전극으로 사용되는 도전성막도 도전성 폴리실리콘막, 텅스텐막(W) 또는 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)중에서 선택된 하나를 사용할 수 있다.
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.
전술한 제1 실시예에서는 하부전극으로 사용된 티타늄질화막을 2 ~ 수차례 형성함으로서 티타늄질화막의 내부에 형성되는 핀홀이나 크렉을 제거하였다. 이를 보다 완벽하게 하기 위해 제2 실시예에서는 티타늄질화막(36a,36c)의 중간에 티타늄(36b)을 중간에 삽입하여 하부전극을 형성한다.
도7에 도시된 바와 같이, 티타늄질화막(36a,36c)의 내부에 이종금속막인 티타늄막(36b)을 화학기상증착법 또는 원자층증착법등의 공정으로 5 ~ 50Å 범위로 삽입하게 되면, 헥사고널(hexagonal) 결정구조를 가지는 티타늄(36b)과 규빅(cubic type)의 결정구조를 갖는 티타늄질화막(36a,36c)이 완전히 분리되기 때문에 후속공정에서 화학물질이 침투할 수 없게 된다. 티타늄막은 화학기상증착법 또는 원자층증착법을 이용한다.
여기서 사용하는 금속막으로 티타늄막(36b) 말고도 Ta, W, TiW, TiAl, TiAlN을 사용할 수 있다.
또한, 형성되는 하부전극(36a,36b,36c)의 전체 두께는 100 ~ 500Å, 이종 금속막의 두께는 1 ~ 100Å범위로 증착한다.
또한, 제2 실시에에서와 같이 이종금속막인 티타늄막을 사용한다 하더라도, 티타늄질화막(36a,36b)을 제1 실시예에서와 같이 2 ~ 수차례 나누어 형성하게 되면 보다 완벽하게 크랙이나 핀홀을 제거할 수 있을 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 실린더 형태의 캐패시터를 제조하게 되면, 하부전극으로 사용된 티타늄질화막에 핀홀이나 크렉이 생성되지 않아서, 후속 공정에서 사용되는 화학물질이 침투하여 발생할 수 있는 경로가 차단되어 신뢰성있는 반도체 장치의 캐패시터를 제조할 수 있다. 이로 인해 수율향상을 기대할 수 있다.
Claims (14)
- 소정공정이 완료된 기판상에, 다단계 증착공정으로, 상기 층간절연막상에 캐패시터의 하부전극으로 티타늄질화막을 형성하는 단계;상기 하부전극 상에 유전체박막을 형성하는 단계; 및상기 유전체박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 티타늄질화막을 형성하는 단계는TiCl4를 이용하여 제1 티타늄질화막을 증착하는 제1 단계; 및상기 제1 티타늄질화막 내부의 염소를 제거하기 위해 NH3 열처리를 수행하는 제2 단계를 포함하여 상기 제1 단계와 제2 단계를 수차례 반복하여 원하는 두께의 티타늄질화막을 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 티타늄질화막의 두께는 100 ~ 500Å 범위로 하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 티타늄질화막을 형성하는 단계는상기 층간절연막 상에 캐패시터 형성용 절연막을 형성하는 단계;상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 및상기 캐패시터 형성용 홀의 내부에 상기 티타늄질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 티타늄질화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 티타늄질화막을 형성하는 단계는제1 티타늄질화막을 증착하는 단계;상기 제1 티타늄질화막까지 형성된 기판을 대기중에 노출시키는 단계; 및상기 대기중에 노출된 기판의 제1 티타늄질화막상에 제2 티타늄질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 화학기상증착법은 500 ~ 700 ℃ 범위로, 10mTorr ~ 100Torr 범위로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 소정공정이 완료된 기판상에, 상기 층간절연막상에 제1 티타늄질화막을 형성하는 단계;상기 제1 티타늄질화막상에 금속막을 형성하는 단계;상기 금속막상에 제2 티타늄질화막을 형성하는 단계;상기 하부전극 상에 유전체박막을 형성하는 단계; 및상기 유전체박막상에 상부전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 티타늄질화막과 상기 금속막이 하부전극을 형성하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 금속막은 화학기상증착법 또는 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 금속막은 Ti, Ta, W, TiW, TiAlN, TiAl 중에서 적어도 하나를 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 하부전극의 두께는 100 ~ 500Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 11 항에 있어서,상기 금속막의 두께는 1 ~ 100Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 제1 티타늄질화막은 다단계 증착공정으로 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 제2 티타늄질화막은 다단계 증착공정으로 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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