KR101075528B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 금속막을 전극으로 사용하는 캐패시터 제조공정중에서 고온 열공정시에 유전체박막의 산소가 전극으로 사용된 금속막과 결합하여 금속산화막이 생김으로서 유전체 박막의 특성이 열화되는 것을 방지할 수 있는 캐패시터 제조공정을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극으로 사용된 금속막의 표면에 산소 스터핑공정을 진행하여 도전성 금속산화막을 형성하는 단계; 상기 금속산화막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막의 특성향상을 위한 열공정을 실시하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 캐패시터, 티타늄산화막, 산소, 스터핑.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도1a 내지 도1b는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
31 : 하부전극용 티타늄질화막
31a : 티타늄산화질화막
32 : 제1 유전체박막
33 : 제2 유전체박막
34 : 상부전극
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory,DRAM)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C= ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조을 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표 면적을 증대시키는 방안이 먼저 고려되었다.
그러나, 캐패시터의 전극을 3차원 형태로 만들어 전극의 유효표면적을 증대시키는 방안도 반도체 장치가 고집적화되면서 한계에 다다르고 있다.
따라서 제한된 면적에 일정한 캐패시턴스를 확보하기 위한 방안으로 전통적으로 사용되어 왔던 실리콘산화막 또는 실리콘질화막 대신에 Ta2O5, Al2 O3, HfO2 등의 고유전율을 가지는 물질을 캐패시터의 유전체 박막으로 사용하는 기술이 개발되고 있다.
고유전율을 가지는 유전체 박막을 캐패시터로 사용하는 경우에는 유전체 박막의 특성향상을 위한 열처리공정이 매우 중요하게 된다. 유전체 박막의 고유특성을 향상시키기 위해서는 산소분위기에서 고온 열공정을 진행하게 되는데, 이 때의 열공정에서는 충분한 산소가 유전체 박막에 공급되어야 유전체 박막의 특성이 향상된다.
도1a 내지 도1b는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
종래기술에 의한 반도체 장치의 캐패시터 제조방법은 도1a에 도시된 바와 같이 먼저, 기판상에 티타늄질화막으로 하부전극(10)을 형성한다.
이어서 도1b에 도시된 바와 같이, 하부전극(10)으로 사용된 티타늄질화막 상에 제1 유전체박막(12)을 형성하고, 그 상부에 제2 유전체박막(13)을 형성한다.
이어서 제2 유전체박막(13) 상부에 상부전극(14)을 형성하여, 하부전극(11)/ 유전체 박막(12,13)/상부전극(14)로 적층되는 캐패시터를 형성한다.
이 때 유전체 박막(12,13)은 고유전율을 가지는 Al2O3 나 HfO2를 사용하여 형성하게 되는 데, 고유전율을 가지는 유전체 박막은 형성후에 유전체 박막의 특성향상을 위해 반드시 산소분위기에서 고온 열공정을 진행해야 한다.
그러나, 이 때의 고온 열공정에서 컨덕티브(conductive)한 티타늄산화질화막(11a)이 형성되는데, 이 때 형성되는 티타늄산화질화막(11a)으로 인해 유전체 박막의 산소가 빼앗기게 된다.
유전체 박막이 산소를 티타늄산화질화막(11a)에 빼앗기게 되면, 산소가 결핍된 유전체 박막(12a)이 형성되고, 산소부족에 의한 유전체 박막은 벌크특성으로 누설전류 특성이 열화된다.
즉, 유전체 박막의 특성향상을 위해 실시하는 고온열공정으로 인해 오히려 캐패시터의 특성이 나빠지는 문제점이 생기게 되는 것이다.
본 발명은 금속막을 전극으로 사용하는 캐패시터 제조공정중에서 고온 열공정시에 유전체박막의 산소가 전극으로 사용된 금속막과 결합하여 금속산화막이 생김으로서 유전체 박막의 특성이 열화되는 것을 방지할 수 있는 캐패시터 제조공정을 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위한 것으로, 이를 위해 기판 상에 금속막을 이용하여 하부전극을 형성하는 단계; 상기 하부전극으로 사용된 금속막의 표면에 산소 스터핑공정을 진행하여 도전성을 갖는 금속산화막을 형성하는 단계; 상기 금속산화막 상에 제1 유전체 박막으로서 알루미늄산화막을 형성하는 단계; 상기 제1 유전체 박막의 특성향상을 위한 열공정을 실시하는 단계; 상기 제1 유전체 박막 상에 제2 유전체 박막으로서 하프늄산화막을 형성하는 단계; 및 상기 제2 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
또한, 본 발명은 기판 상에 제1 금속막을 이용하여 하부전극을 형성하는 단계; 상기 하부전극으로 사용된 제1 금속막의 표면 상에 제2 금속막을 형성하는 단계; 상기 제2 금속막 상에 제1 유전체 박막으로서 알루미늄산화막을 형성하는 단계; 상기 제1 유전체 박막의 특성향상을 위한 열공정을 실시하는 단계; 상기 제1 유전체 박막 상에 제2 유전체 박막으로서 하프늄산화막을 형성하는 단계; 및 상기 제2 유전체 박막 상에 상부전극을 형성하는 단계를 포함하며, 상기 열공정시에 상기 제2 금속막이 산화되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
본 실시예에 따른 캐패시터 제조방법은 먼저, 도2a에 도시된 바와 같이 기판 상에 원자층증착법 또는 화학기상증착법등을 이용하여 하부전극(31)을 형성한다.
하부전극(31)은 티타늄산화막등의 금속막을 이용하여 형성한다. 이 때에는 TiCl4 또는 MO 소스를 이용하여 50 ~ 300Å범위로 형성된다.
또한 티타늄산화막외에도 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3), 하프늄질화막(HfN)중 선택된 하나를 사용하거나, 이들의 조합을 사용할 수도 있다.
이어서 도2b에 도시된 바와 같이, 하부전극(31)으로 형성된 금속막의 표면에 산소 스터핑(stuffing) 공정을 진행하여 도전성 금속산화막(31a)을 형성한다. 산소 스터핑공정은 산소분위기에서 급속열처리로 진행한다. 이 때의 급속열처리는 500 ~ 700℃, 가스는 O2를 100 ~ 1000sccm, 시간은 5 ~ 30초간, 압력은 10Torr ~ 500Torr 범위에서 공정을 진행한다.
이어서 도2c에 도시된 바와 같이, O3를 산화제로 사용하는 고유전율의 물질을 제1 유전체 박막(32)으로 형성한다. 유전체 박막(32)의 형성은 원차증착법 또는 화학기상증착법을 이용한다.
제1 유전체 박막(32)으로는 Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, BST, ZrO2등의 고유전체 물질을 사용하거나, PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다.
제1 유전체 박막(32)은 하나의 단일산화물로 형성할 수도 있고, 다단계공정을 이용하여 다층(laminate)으로 형성할 수도 있으며, 전체 유전체 박막의 두께는 40 ~ 80Å 두께로 형성한다.
제1 유전체 박막(32)을 형성한 후에는 유전체 박막의 특성향상을 위한 열공정을 진행한다.
이 때 종래기술에서는 제1 유전체 박막(32)의 산소가 하부전극(31)으로 사용된 금속막으로 이동되어 제1 유전체 박막(32)에 산소가 결핍되는 현상이 발생하였는데, 본 실시예에서는 전술한 산소 스터핑공정에 의해서 제1 유전체 박막(32)의 산소가 하부전극(31)으로 이동되지 않아, 제1 유전체 박막(32)에 산소가 결핍되는 현상이 사라지게 된다.
이어서 제1 유전체 박막(32)상에 제2 유전체 박막(33)을 형성한다.
이렇게 이중으로 유전체 박막을 형성하는 이유는 누설전류 특성의 열화를 막기 위해서이다. 이를 자세히 살펴보면, 100nm이하의 제조기술에서 고유전율을 가지는 하프늄산화막등을 단일막으로 사용하게 되면 누설전류 특성이 나빠지게 되는데, 이를 해결하기 위해 유전율을 상대적으로 낮더라도 누설전류 특성이 좋은 알루미늄산화막등을 먼저 형성하고, 그 상부에 하프늄산화막등의 고유전율을 가지는 유전체 박막을 형성하는 것이다.
이어서 도2d에 도시된 바와 같이, 제2 유전체 박막(33)상에 상부전극(34)을 형성한다. 상부전극(34)은 폴리실리콘막, 티타늄질화막(TiN), 텅스텐막(W), 백금 막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3), 하프늄질화막(HfN)중 하나를 사용하거나, 이들의 조합을 적층하여 사용한다.
도3a 내지 도3d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
제2 실시예에 따른 캐패시터 제조방법은 먼저, 도3a에 도시된 바와 같이 기판상에 원자층증착법 또는 화학기상증착법등을 이용하여 하부전극(31)을 형성한다.
하부전극(31)은 티타늄산화막등의 금속막을 이용하여 형성한다. 이 때에는 TiCl4 또는 MO 소스를 이용하여 50 ~ 300Å범위로 형성된다.
또한 티타늄산화막외에도 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3), 하프늄질화막(HfN)중 선택된 하나를 사용하거나, 이들의 조합을 사용할 수도 있다.
이어서 도3b에 도시된 바와 같이, 하부전극(31)으로 형성된 금속막의 표면에산화되면 고유전율을 가지는 금속으로 얇은 금속막, 바람직하게는 알루미늄막(31b)을 형성한다. 이 때의 알루미늄막(31b)은 원자층증착법 또는 화학기상증착법을 이용하여 10 ~ 50Å 범위로 형성한다.
이어서 도2c에 도시된 바와 같이, O3를 산화제로 사용하는 고유전율의 물질을 제1 유전체 박막(32)으로 형성한다. 제1 유전체 박막(32)의 형성은 원차증착법 또는 화학기상증착법을 이용한다.
제1 유전체 박막(32)으로는 Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, BST, ZrO2등의 고유전체 물질을 사용하거나, PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다.
제1 유전체 박막(32)은 하나의 단일산화물로 형성할 수도 있고, 다단계공정을 이용하여 다층(laminate)으로 형성할 수도 있으며, 전체 유전체 박막의 두께는 40 ~ 80Å 두께로 형성한다.
제1 유전체 박막(32)을 형성한 후에는 유전체 박막의 특성향상을 위한 열공정을 진행한다.
이 때 종래기술에서는 제1 유전체 박막(32)의 산소가 하부전극(31)으로 사용된 금속막으로 이동되어 제1 유전체 박막(32)에 산소가 결핍되는 현상이 발생하였는데, 본 실시예에서는 전술한 알루미늄막(31b)에 의해서 산소가 이동되는 것이 차단된다.
이 때의 열공정으로 알루미늄막(31b)은 Al2O3막(31c)으로 되는데, Al2O3막(31c)은 고유전체로서의 역할을 하게 될 뿐 아니라, 산소 싱크(sink)가 되는 금속 하부전극(31)의 산화를 방지하여 캐패시터가 우수한 누설전류특성을 갖도록 한다.
이어서 제2 유전체 박막(33)을 형성한다.
이어서 도3d에 도시된 바와 같이, 상부전극(34)을 형성한다. 상부전극(34)은 폴리실리콘막, 티타늄질화막(TiN), 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3), 하프늄질화막(HfN)중 하나를 사용하거나, 이들의 조합을 적층하여 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 실시예에서는 평판형 캐패시터에 관해 설명하였으나, 본 발명을 3차원 구조를 가지는 콘케이브형 캐패시터나 실린더형 캐패시터에 적용가능하다.
본 발명에 의해서 하부전극의 표면이 산화됨으로서 유전체 박막의 산소가 결핍되는 현상이 제거되어, 우수한 누설전류특성을 가지는 고유저체 캐패시터의 제조가 가능하다.

Claims (21)

  1. 기판 상에 금속막을 이용하여 하부전극을 형성하는 단계;
    상기 하부전극으로 사용된 금속막의 표면에 산소 스터핑공정을 진행하여 도전성을 갖는 금속산화막을 형성하는 단계;
    상기 금속산화막 상에 제1 유전체 박막으로서 알루미늄산화막을 형성하는 단계;
    상기 제1 유전체 박막의 특성향상을 위한 열공정을 실시하는 단계;
    상기 제1 유전체 박막 상에 제2 유전체 박막으로서 하프늄산화막을 형성하는 단계; 및
    상기 제2 유전체 박막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 산소 스터핑공정은 급속열처리 방식으로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 산소 스터핑공정은 500∼700℃, O2를 100 ~ 1000sccm, 시간은 5 ~ 30초간, 압력은 10Torr ~ 500Torr 범위에서 실시하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 유전체 박막은 원자층증착법 또는 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 금속막은 티타늄질화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서
    상기 티타늄질화막은 원자층증착법 또는 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 티타늄질화막은 TiCl4 및 MO 소스를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 티타늄질화막은 50 ~ 300Å 범위로 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 유전체박막은 40 ~ 80Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  11. 기판 상에 제1 금속막을 이용하여 하부전극을 형성하는 단계;
    상기 하부전극으로 사용된 제1 금속막의 표면 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막 상에 제1 유전체 박막으로서 알루미늄산화막을 형성하는 단계;
    상기 제1 유전체 박막의 특성향상을 위한 열공정을 실시하는 단계;
    상기 제1 유전체 박막 상에 제2 유전체 박막으로서 하프늄산화막을 형성하는 단계; 및
    상기 제2 유전체 박막 상에 상부전극을 형성하는 단계를 포함하며,
    상기 열공정시에 상기 제2 금속막이 산화되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서
    상기 제2 금속막은 원자층증착법 또는 화학기상증착법을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서
    상기 제2 금속막은 10 ~ 50Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제1 유전체 박막은 원자층증착법 또는 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제1 금속막은 티타늄질화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서
    상기 티타늄질화막은 원자층증착법 또는 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 티타늄질화막은 TiCl4 및 MO 소스를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 티타늄질화막은 50 ~ 300Å 범위로 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  19. 삭제
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제1 유전체박막은 40 ~ 80Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제2 금속막은 알루미늄막인 것을 특징으로 하는 반도체 장치의 캐패시 터 제조방법.
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