KR100585092B1 - 측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의커패시터 및 그 형성방법 - Google Patents

측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의커패시터 및 그 형성방법 Download PDF

Info

Publication number
KR100585092B1
KR100585092B1 KR1020030040086A KR20030040086A KR100585092B1 KR 100585092 B1 KR100585092 B1 KR 100585092B1 KR 1020030040086 A KR1020030040086 A KR 1020030040086A KR 20030040086 A KR20030040086 A KR 20030040086A KR 100585092 B1 KR100585092 B1 KR 100585092B1
Authority
KR
South Korea
Prior art keywords
capacitor
hydrogen
insulating
forming
semiconductor device
Prior art date
Application number
KR1020030040086A
Other languages
English (en)
Other versions
KR20040055563A (ko
Inventor
임한진
이광희
정숙진
유차영
김완돈
이진일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US10/742,727 priority Critical patent/US7091102B2/en
Publication of KR20040055563A publication Critical patent/KR20040055563A/ko
Application granted granted Critical
Publication of KR100585092B1 publication Critical patent/KR100585092B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

트랜지스터 특성 개선을 위한 수소 열처리 공정 후에 귀금속 재질을 전극을 사용하는 커패시터의 특성 열화를 방지하고, COB(Capacitor over Bit line) 구조의 메모리 소자에서 커패시터 형성 후 메탈 콘택홀 식각 공정에서 메탈 콘택홀이 경사지게 식각되거나 완전히 뚫리지 않아 콘택홀 내부에서 콘택저항이 증가하는 것을 개선할 수 있는 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 커패시터의 상부전극, 유전막 및 하부전극의 측벽에 수소차단용 스페이서를 산화알루미늄 재질로 형성하고 식각손상을 치유하기 위한 산소 플라즈마 처리를 실시한다.

Description

측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의 커패시터 및 그 형성방법{Capacitor of integrated circuit having a aluminum-oxide spacer on the side wall of capacitor and fabricating method the same}
도 1 및 도 2는 종래 기술에 따라 귀금속 재질 금속을 전극으로 사용하는 커패시터의 형성방법 및 그 문제점을 설명하기 위해 도시한 단면도들이다.
도 3은 다른 종래 기술에 따라 귀금속 재질 금속을 전극으로 사용하는 커패시터 형성방법을 설명하기 위해 도시한 단면도이다.
도 4는 도 3의 방법으로 귀금속 재질 금속을 전극으로 사용하는 커패시터 형성 공정에서 발생하는 문제점을 설명하기 위해 도시한 그래프이다.
도 5 내지 도 8은 본 발명의 제1 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9 내지 도 12는 본 발명의 제1 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 13 내지 도 16은 본 발명의 제2 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 17 내지 도 20은 본 발명의 제2 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 21 내지 도 24는 본 발명의 제3 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 25 내지 도 28은 본 발명의 제3 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 29 및 도 30은 수소 얼로이(alloy)에 따른 반도체 소자의 셀 커패시턴스 특성을 보여주기 위해 도시한 그래프이다.
도 31 및 도 32는 수소 얼로이(alloy)에 따른 반도체 소자의 누설전류(leakage) 특성을 보여주기 위해 도시한 그래프이다.
도 33은 수소차단용 스페이서에 대한 식각 손상을 치유한 후 누설전류(leakage) 특성을 보여주기 위해 도시한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 110: 제1 층간절연막,
112: 비트라인(bit line), 120: 식각저지층,
130: 하부전극(storage node), 132: 유전막,
134: 상부전극(plate node), 136: 커패시터,
140: 수소차단용 제1 절연막, 142: 수소차단용 제2 절연막,
142a: 수소차단용 스페이서, 150: 제2 층간절연막,
160: 메탈 콘택홀, 370/470: P-TEOS막,
572/672: 라이너층(liner layer).
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 귀금속 재질의 커패시터 전극을 사용하는 반도체 메모리 소자의 커패시터 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 고유전율을 갖는 물질, 예컨대 Ta2O5 또는 BST, PZT 등의 고유전 물질을 반도체 메모리 소자에서 커패시터의 유전막으로 사용하는 방법에 대한 연구가 활발해지고 있다. 종래에는 커패시터의 하부 및 상부전극(Storage node and plate node)으로 폴리실리콘이 주로 사용되었다. 그러나, 고유전율을 가진 유전막은 일반적으로 폴리실리콘과의 상호작용, 즉 유전막의 산소원자가 폴리실리콘 내로 확산하는 현상으로 인해 커패시터의 전기적 특성을 열화시킨다. 더욱이 폴리실리콘이 전극으로 사용될 때 폴리실리콘의 일함수(work function)가 적기 때문에 누설전류가 크다는 문제점이 있다. 따라서, 반도체 메모리 소자에서 커패시터 전극으로 사용되는 폴리실리콘에 대한 대체물질로 Ru, Pt 등 의 귀금속 물질을 사용하려는 연구가 활발하게 진행되고 있다.
그러나 귀금속 물질을 커패시터 전극 재료로 사용하는 디램(DRAM)과 같은 메모리 소자는, 통상적으로 마무리 공정(back-end process)에서 수소 얼로이(Hydrogen Alloy) 공정을 진행한다.
이 때 귀금속 재질 금속을 커패시터 전극으로 사용하는 메모리 소자의 커패시터, 예컨대 MIM(Metal-Insulator-Metal) 혹은 MIS(Metal-Insulator-Silicon) 구조의 커패시터에서는, 전극으로 사용된 귀금속 재질 금속의 촉매 작용으로 수소가 커패시터의 유전막으로 쉽게 침투하게 된다. 상기 유전막으로 침투한 수소는 커패시터의 전극 계면, 혹은 유전막의 전기적 특성을 열화시킨다.
상술한 유전막 내에 수소 침투를 방지하기 위해 커패시터 상부에 수소차단 막으로 산화알루미늄(Al2O3)을 증착하는 기술이 미합중국 공개특허번호 US 2002/0074588호(공개일자: 2002년 6월 20일, 발명자: Kyu-Mann Lee)에서 "Ferroelectric capacitors for integrated circuit memory devices and methods of manufacturing same"이라는 제목으로 공개된 바 있다. 그러나 수소차단용 산화알루미늄막을 커패시터 위에 증착시키는 기술은 후속되는 메탈 콘택홀 식각공정에서 또 다른 문제, 즉 콘택 저항이 증가되는 문제를 야기할 수 있다.
도 1 및 도 2은 종래 기술에 따라 귀금속 재질 금속을 전극으로 사용하는 커패시터의 형성방법 및 그 문제점을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 위에 트랜지스터(미도시) 및 비트 라인(14)과 같은 하부구조를 형성한 후, 제1 층간절연막(12)을 증착하고 평탄화를 수행한다. 이어서 식각저지층(16)을 형성하고 상기 식각저지층(16) 위에 커패시터(24) 즉 하부전극, 유전막, 상부전극(18, 20, 22)을 순차적으로 적층한다. 계속해서 후속공정의 수소 얼로이(Hydrogen Alloy) 단계에서 유전막(20) 내로 수소 침투를 방지하기 위한 수소차단용 산화알루미늄막(26)을 블랭킷(blanket) 방식으로 증착한다.
도 2를 참조하면, 상기 수소차단용 산화알루미늄막(26)이 증착된 반도체 기판 전면에 제2 층간절연막(28)을 두껍게 형성한 후, 상기 제2 층간절연막(28) 위에 포토레지스트를 코팅하고 사진 및 식각공정을 진행하여 비트라인(14)과 메탈라인을 연결하기 위한 메탈 콘택홀(30)을 식각한다. 상기 콘택홀(30) 형성을 위한 식각은 건식식각 방식으로 진행된다. 그러나 상기 콘택홀(30) 식각 공정에서 하부에 수소차단용 산화알루미늄막(26)이 드러나면 콘택홀(30)이 정확하게 형성되지 않는 문제점(A)이 발생한다.
이러한 문제점(A)은 콘택홀(30)이 경사지게 식각되거나, 콘택홀(30)이 완전히 뚫리지 않는 결과로 나타난다. 이러한 콘택홀(30)에 플러그(plug)용 도전물질로 채우면 메탈콘택 영역에서 콘택저항이 증가되어 커패시터를 포함하는 반도체 소자의 전기적 성능이 떨어지게 된다.
도 3은 다른 종래 기술에 따라 귀금속 재질 금속을 전극으로 사용하는 커패시터 형성방법을 설명하기 위해 도시한 단면도이다.
도 3을 참조하면, 메탈콘택 영역에서 콘택저항이 증가하는 것을 방지하기 위 하여 수소차단용 산화알루미늄막(26a)을 메탈콘택 영역까지 연장되지 않도록 하는 방법이다. 이를 위하여 커패시터(24)를 형성하고, 그 상부에 수소차단용 산화알루미늄막(26a)을 커패시터 상부전극(22) 위에 증착하고, 커패시터(24)와 수소차단용 산화알루미늄막(26a)을 함께 식각한다. 따라서 메탈콘택 형성을 위한 콘택홀(30)에서 경사식각이나 불완전한 식각에 의해 콘택 저항이 증가하는 문제를 해결할 수 있다. 그러나 이 경우에는 커패시터(24)의 측벽 부분이 수소 얼로이 공정에서 노출되기 때문에 수소가 유전막(20) 내부로 침투하여 커패시터를 포함하는 반도체 소자의 전기적 성능을 저하시킨다.
도 4는 도 3의 방법으로 귀금속 재질 금속을 전극으로 사용하는 커패시터 형성 공정에서 발생하는 문제점을 설명하기 위해 도시한 그래프이다.
도 4를 참조하면, X축은 커패시터를 포함하는 반도체 소자에 인가되는 전압(V)을 가리키고, Y축은 단위 셀당 누설전류(A/cell)를 가리킨다. 도면에서 실선으로 연결되는 부분은 수소 얼로이 공정을 진행하기 전의 누설전류 특성을 가리키고 -●-선으로 연결된 부분은 수소차단용 산화알루미늄막을 150Å 두께로 증착한 경우이다. 이때 수소차단용 산화알루미늄막을 사용하더라도 누설전류가 증가한 것을 확인할 수 있다. 이는 커패시터의 측벽을 통해서 수소가 침투하여 전극의 계면 혹은 유전막 특성을 열화시켜 누설전류가 증가된 것으로 추정된다.
따라서 종래 기술에 의하면 메탈 콘택홀에서 콘택저항이 증가하거나, 커패시터 측벽을 통해 수소가 침투하여 커패시터의 전극 혹은 유전막 특성을 열화시켜 누설전류가 증가되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 커패시터 전극을 통해 수소가 침투하여 유전막 특성이 열화되는 것을 해결할 수 있도록 커패시터 측벽에 수소차단용 스페이서를 갖는 반도체 소자의 커패시터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 수소차단용 스페이서를 갖는 반도체 소자 커패시터의 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 수소차단용 스페이서를 갖는 반도체 소자의 커패시터 형성방법은, 먼저 반도체 기판 위에 트랜지스터 및 비트라인을 포함하는 하부구조를 형성한다. 상기 하부구조 위에 제1 층간절연막을 증착하고 평탄화한다. 상기 평탄화가 완료된 제1 층간절연막 위에 커패시터를 형성한다. 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽을 덮는 수소차단용 스페이서를 형성한다. 상기 수소차단용 스페이서를 형성하는 과정에서 발생한 식각손상을 치유하는 공정, 예컨대 플라즈마 처리 혹은 열처리를 수행한다. 상기 수소차단용 스페이서가 형성된 반도체 기판 전면에 제2 층간절연막을 증착하고 평탄화한다. 마지막으로 상기 제2 층간절연막에 메탈 콘택을 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 소자는 디램(DRAM) 혹은 FRAM인 것이 적합하고, 상기 제1 층간절연막 위에 식각저지층을 형성하는 공정을 더 수행할 수도 있고, 상기 메탈 콘택을 형성하는 공정 후에 수소 열처리 공정을 더 진행하는 것이 접합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 상부 전극 및 하부전극은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os)으로 이루어진 귀금속 금속군 중에서 선택된 어느 하나를 재질로 하는 것이 적합하다.
바람직하게는, 상기 수소차단용 스페이서는 재질이 산화알루미늄(Al2O3) 혹은 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 질화티타늄(TiN), 산화막(SiO 2) 및 불순물이 첨가되지 않은 실리콘막으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것이 적합하다. 또한 상기 커패시터는 스택형 커패시터 혹은 실린더형 커패시터인 것이 적합하다.
또한 본 발명의 제1 실시예에 의한 상기 수소차단용 스페이서를 형성하는 방법은, 상기 커패시터의 상부전극이 형성된 반도체 기판 위에 수소차단용 제1 절연막을 증착한다. 상기 수소차단용 제1 절연막, 커패시터의 상부전극, 유전막 및 하부전극을 식각한다. 상기 식각이 완료된 반도체 기판 위에 수소차단용 제2 절연막을 증착한다. 상기 수소차단용 제2 절연막을 이방성으로 식각하여 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽에 수소차단용 스페이서를 형성하는 공정을 포함하는 것이 적합하다.
본 발명의 제2 실시예에 의한 상기 수소차단용 스페이서를 형성하는 방법은, 상기 수소차단용 제1 절연막을 증착한 후에 상기 수소차단용 제1 절연막과 식각선택비를 갖는 임의막, 예컨대 P-TEOS막을 형성하는 공정을 더 구비한다.
본 발명의 제3 실시예에 의한 상기 수소차단용 스페이서를 형성하는 방법은, 상기 커패시터의 상부전극이 형성된 반도체 기판 위에 수소차단용 제1 절연막을 증착한다. 상기 수소차단용 제1 절연막, 커패시터의 상부전극, 유전막 및 하부전극을 식각한다. 상기 식각이 완료된 반도체 기판 위에 식각저지용 라이너층을 형성한다. 상기 식각저지용 라이너층 위에 수소차단용 제2 절연막을 증착한다. 상기 수소차단용 제2 절연막을 이방성으로 식각하여 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽에 수소차단용 스페이서를 형성하는 공정을 구비한다.
본 발명의 바람직한 실시예에 의하면, 상기 수소차단용 제1 절연막 및 제2 절연막은 재질이 산화알루미늄인 것이 적합하고, 상기 식각저지용 라이너층은 질화막(SiN), 산화막(SiO2), 탄화실리콘막(SiC), 산화탄탈륨막(Ta2O5) 및 산화티타늄막(TiO2)으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것이 적합하다.
바람직하게는, 상기 수소차단용 스페이서의 식각손상을 치유하는 공정은, 산소, 암모니아(NH3) 및 산화질소(N2O)중에서 선택된 하나의 기체를 사용하여 플라즈마 처리를 하거나, 산소, 질소 및 오존(O3)중에서 선택된 하나의 기체를 사용하여 열처리를 수행하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 위에 소자분리영역을 정의하고 형성된 트랜지스터와 비트라인을 포함하는 하부구조와, 상기 하부구조를 덮고 평탄화가 완료된 제1 층간절연막과, 상기 제1 층간절연막 위에 형성된 커패시터와, 상기 커패시터의 상부전극, 유전막 및 하 부전극의 측벽을 감싸는 수소차단용 스페이서를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 소자의 커패시터는 상기 제1 층간절연막과 커패시터 사이에 존재하는 식각저지층을 더 구비할 수 있고, 기 커패시터는 실린더형 커패시터 혹은 스택형 커패시터인 것이 적합하고, 상기 하부 전극 및 상부전극은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os)으로 이루어진 귀금속 금속군 중에서 선택된 어느 하나를 재질로 하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 수소차단용 스페이서는 산화알루미늄(AL2O3) 혹은 산화티타늄(TiO2), 산화탄탈륨(Ta2 O5), 질화티타늄(TiN), 산화막(SiO2) 및 불순물이 첨가되지 않은 실리콘막으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것이 적합하다.
바람직하게는, 상기 반도체 소자의 커패시터는 상기 커패시터 상부에 수소차단용 제1 절연막을 더 구비하는 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 커패시터는 상부에 상기 수소차단용 제1 절연막과 식각선택비를 갖는 임의막, 예컨대 P-TEOS막을 더 구비할 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 커패시터는 커패서터의 상부전극, 유전막 및 하부전극의 측벽과 상기 수소차단용 스페이서 사이에 존재하는 두께가 50~100Å 범위인 라이너층을 더 구비할 수 있고, 상기 라이너층은 질화막(SiN), 산화막(SiO2), 탄화실리콘막(SiC), 산화탄탈륨막(Ta2O5) 및 산화티타늄막(TiO2)으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것이 적합하다.
본 발명에 따르면, 수소차단용 절연막을 커패시터의 상부뿐만 아니라 측벽에도 스페이서 형태로 형성함으로써 메탈콘택 형성시 콘택저항이 높아지는 문제점을 개선하고, 후속공정에서 수소 얼로이 공정을 진행할 때 커패시터 측벽을 통해 수소가 침투하여 커패시터의 전극 혹은 유전막 특성을 열화시켜 누설전류가 증가되는 문제점을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
제1 실시예
도 5 내지 도 8은 본 발명의 제1 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이고, 도 9 내지 도 12는 본 발명의 제1 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 5 및 도 9를 참조하면, 반도체 기판(100, 200) 위에 비트라인(112, 212) 및 트랜지스터를 포함하는 하부구조를 통상의 방법으로 형성한다. 상기 하부구조 위에 제1 층간절연막(110, 210)을 산화막 계열의 막을 사용하여 증착하고 평탄화한다. 상기 제1 층간절연막(110, 210) 위에 식각저지층(120, 220), 예컨대 질화막을 형성한다. 이어서, 상기 식각저지층(120, 220) 위에 하부전극(130, 230), 유전막(132, 232), 상부전극(134, 234)으로 이루어진 커패시터(136, 236)를 형성한다. 상기 커패시터는 스택형(136) 혹은 실린더형(236) 커패시터인 것이 적합하다.
본 발명에 의한 커패시터는 주로 COB(Capacitor On Bit line) 구조의 커패시터에 적용된다. 상기 COB 구조의 커패시터를 갖는 반도체 메모리 소자는 FRAM(Ferro-electric Random Access Memory) 및 DRAM(Dynamic Random Access Memory) 등이 있다. 상기 커패시터(136, 236)의 하부전극(130, 230) 및 상부전극(134, 234)은 귀금속 재질인 것이 적당하다. 상기 귀금속 재질은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os) 중에서 어느 하나를 사용할 수 있다. 상기 유전막(132, 232)은 오산화이탄탈륨(Ta 2 O 5 )을 재질로 사용할 수 있다.
계속해서 상기 커패시터(136, 236) 위에 수소차단용 제1 절연막(140, 240)을 200~1000Å의 두께 범위에서 증착한다. 상기 수소차단용 제1 절연막(140, 240)은 산화알루미늄(Al2O3) 혹은 산화티타늄(TiO2), 산화탄탈륨(Ta2 O5), 질화티타늄(TiN), 산화막(SiO2) 및 불순물이 첨가되지 않은 실리콘막 중에서 어느 하나의 막을 사용하 여 형성할 수 있다. 본 발명에서는 산화알루미늄막을 수소차단용 제1 절연막(140, 240)으로 사용하였다.
계속해서 상기 수소차단용 제1 절연막(140, 240) 위에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 수소차단용 제1 절연막(140, 240)과 커패시터(136, 236)를 동시에 식각한다. 상기 식각에 의하여 셀 영역과 주변영역이 분리된다.
도 6 및 도 10을 참조하면, 상기 셀 영역과 주변영역을 분리하기 위한 식각이 진행된 반도체 기판 위에 수소차단용 제2 절연막(142, 242)을 블랭킷(blanket) 방식으로 증착한다. 상기 수소 차단용 제2 절연막(142, 242)은 두께가 100~500Å 범위인 것이 적합하다. 상기 수소차단용 제2 절연막(142, 242)은 산화알루미늄(AL2O3) 혹은 산화티타늄(TiO2), 산화탄탈륨(Ta2 O5), 질화티타늄(TiN), 산화막(SiO2) 및 불순물이 첨가되지 않은 실리콘막 중에서 어느 하나의 막을 사용하여 형성할 수 있다. 본 발명에서 수소차단용 제2 절연막(142, 242)은 산화알루미늄막을 사용하여 형성하였다.
상기 수소차단용 제1 절연막(140, 240) 및 제2 절연막(142, 242)은 원자층 증착 방식(ALD: Atomic Layer Deposition) 혹은 화학기상증착(CVD: Chemical Vapor Deposition)으로 증착이 가능하나, 본 발명에서는 원자층 증착 방식(ALD)으로 형성하였다. 또한, 상기 수소차단용 제1 절연막(140, 240) 및 제2 절연막(142, 242)은 후속되는 수소 얼로이 공정에서 수소가 커패시터(136, 236) 내부로 침투하는 것을 막는 막이다.
도 7 및 도 11을 참조하면, 상기 수소차단용 제2 절연막(142, 242)에 대하여 이방성 식각을 진행하여 셀 영역과 주변영역의 사이의 단차가 발생된 부분, 이를테면 식각된 커패서터(136, 236)의 측벽에 수소차단용 스페이서(142a, 242a)를 형성한다. 따라서, 커패시터(136, 236)의 상부 및 측벽은 수소차단용 제1 절연막(140, 240) 및 수소차단용 스페이서(142a, 242a)에 의해 이중으로 캡핑(capping)된다.
이를 위해 상기 수소차단용 스페이서(142a, 242a) 형성을 위한 건식식각 방법은, 상기 수소차단용 제1 절연막(140, 240)이 상기 커패시터 상부전극(134, 234) 위에 적어도 100Å 이상 잔류하도록 건식식각을 진행하는 것이 바람직하다. 또한, 비트라인(112, 212)이 있는 주변영역에는 수소차단용 제1 절연막(140, 240)이 형성되지 않는다. 그러므로 후속공정에서 메탈 콘택을 식각할 때에 경사진 식각이나, 메탈콘택홀이 불완전하게 식각되어 콘택저항이 높아지는 문제를 해결할 수 있다.
계속해서 상기 수소차단용 스페이서(142a, 242a)가 형성된 반도체 기판에 식각손상을 치유(curing)하기 위한 추가공정을 진행한다. 상기 식각손상은 수소차단용 스페이서(142a, 242a)를 형성하면서 발생한 것이다. 상기 치유 공정은, 산소(O2), 암모니아(NH3), 아르곤(Ar), 질소(N2) 및 산화질소(N 2O) 중에서 선택된 하나의 기체를 사용한 플라즈마 처리인 것이 적합하다. 또한 상기 치유 공정은 산소, 질소(N2), 산화질소(N2O) 및 오존(O3)중에서 선택된 하나의 기체를 사용한 열처리일 수도 있다.
이때, 상기 산소를 사용한 플라즈마 처리인 경우, 공정조건은 다음과 같다. 먼저 산소 플라즈마 처리를 수행하는 반도체 제조설비의 챔버 온도는 300~500℃ 범위인 것이 적합하고, 챔버 압력은 1~5 Torr 범위인 것이 적합하고, 플라즈마 전원 파워는 500~2000W 범위인 것이 적합하고, 챔버 내부로 흘려주는 산소 주입량(O2 flow rate)은 1500~3000 sccm 범위인 것이 적합하다. 또한 산소 플라즈마 처리시간은 30초에서 3분까지의 범위에서 조정하는 것이 적합하다.
도 8 및 도 12를 참조하면, 상기 수소차단용 스페이서(142a, 242a)가 형성된 반도체 기판 위에 셀 영역과 주변영역의 단차를 없애기 위한 제2 층간절연막(150, 250)을 충분한 두께로 증착한다. 상기 제2 층간절연막(150, 250)에 대하여 에치백 혹은 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 표면을 평탄화시킨다. 계속해서 평탄화가 완료된 상기 제2 층간절연막(150, 250) 위에 포토레지스트를 코팅하고 사진 및 식각 공정을 진행하여 메탈 콘택홀(160, 260)을 형성한다. 주변영역에서는 상기 제1 층간절연막(110, 210) 위에 수소차단용 제1 절연막(140, 240)이 존재하지 않기 때문에 메탈 콘택홀(160, 260)을 형성하기 위한 건식식각 공정에서 종래 기술과 같은 결함이 발생되지 않는다.
또한 트랜지스터의 전기적 특성 개선을 위한 수소 얼로이 공정을 진행하더라도, 귀금속 재질의 커패서터(136, 236) 전극들이 수소차단용 제1 절연막(140, 240)과, 스페이서(142a, 242a)에 의해 이중으로 캡핑되어 커패시터의 하부전극 및 하부전극의 계면과 유전막에서 전기적 특성이 열화되는 문제점을 개선할 수 있다.
따라서, 본 발명에 의한 수소차단용 스페이서(142a,242a)의 특징은 커패시터의 측벽을 차단하도록 형성되고, 식각손상을 치유하기 위한 추가공정을 별도로 진행함으로써, 커패시터 전극을 통해 수소가 침투하여 커패시터 상부전극 및 하부전극의 표면과 유전막의 전기적 특성이 열화되는 것을 방지하는 것이다.
제2 실시예
도 13 내지 도 16은 본 발명의 제2 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이고, 도 17 내지 도 20는 본 발명의 제2 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
본 발명의 제2 실시예는 수소차단용 제1 절연막(340, 440)을 증착한 후, 수소차단용 제1 절연막(340, 440) 및 제2 절연막(342, 442)과 식각 선택비가 있는 임의 막(370, 470), 예컨대 P-TEOS막을 추가로 증착하는 방법이다. 따라서 후속공정에서 수소차단용 스페이서(342a, 442a)를 이방성으로 식각할 때에 수소차단용 제1 절연막(340, 440)이 과도하게 소모되는 문제점을 개선할 수 있다. 또한 공정을 보다 용이하고 단순하게 만들 수 있다.
나머지 공정은 상술한 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다. 또한 이해를 돕기 위해 참조부호를 상술한 제1 실시예와 서로 대응되도록 구성하였다.
제3 실시예
도 21 내지 도 24는 본 발명의 제3 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 스택형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이고, 도 25 내지 도 28는 본 발명의 제3 실시예에 따른 수소차단용 스페이서를 갖는 반도체 소자의 실린더형 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 21 및 도 25를 참조하면, 반도체 기판(500, 600) 위에 통상의 방법에 따라 트랜지스터 및 비트라인(512, 612)을 형성한다. 그 후 제1 층간절연막(510, 610)을 증착하고 평탄화한다. 상기 제1 층간절연막(510, 610) 위에 식각저지층(520, 620)을 형성한다. 상기 식각저지층(520, 620) 위에 커패시터(536, 636)를 형성한다. 상기 커패시터(536, 636) 위에 수소차단용 제1 절연막(540, 640)을 상술한 제1 실시예와 동일한 재질로 형성한다. 상기 수소차단용 제1 절연막(540, 640)과 커패시터(536, 636)를 동시에 식각하여 셀 영역과 주변영역을 분리한다.
도 22 및 도 26을 참조하면, 상기 셀 영역과 주변영역이 분리된 반도체 기판 전면에 라이너층(572, 672)을 50~100Å의 얇은 두께로 증착한다. 상기 라이너층(572, 672)은 후속공정에서 수소차단용 스페이서(542a, 642a)를 이방성으로 식각할 때에 식각저지층(etching stopper)의 역할을 수행한다. 상기 라이너층(572, 672)은 질화막(SiN), 산화막(SiO2), 탄화실리콘막(SiC), 산화탄탈륨막(Ta2O5) 및 산화티타늄막(TiO2) 중에서 선택된 어느 하나를 사용하여 형성한다. 계속해서 상기 라이너층(572, 672) 위에 수소차단용 제2 절연막(542, 642)을 블랭 킷 방식으로 증착한다.
도 23 및 도 27을 참조하면, 상기 수소차단용 제2 절연막(542, 642)을 이방성으로 식각하여 셀영역과 주변영역 사이의 단차영역, 이를테면 식각된 커패시터(536, 636) 측벽에 수소차단용 스페이서(542a, 642a)를 형성한다. 이때, 라이너층(572, 672)은, 상기 수소차단용 스페이서(542a, 642a)를 형성하기 위한 이방성 식각 공정에서, 식각저지층의 기능을 수행한다. 따라서 하부에 있는 수소차단용 제1 절연막(540, 640)이 과도하게 소모되는 것을 막는다. 이때 상기 이방성 식각 공정에서 상기 커패시터의 상부전극(534, 634) 위의 라이너층(572, 672)은 이방성 식각에 의하여 대부분 소모되어 제거된다. 이어서 상술한 제1 실시예와 동일한 방식으로 식각손상을 치유하는 공정, 예컨대 플라즈마 처리공정이나, 열처리 공정을 진행한다.
도 24 및 도 28을 참조하면, 상기 수소차단용 스페이서(542a, 642a)가 형성된 반도체 기판 위에 셀 영역과 주변 영역의 단차를 줄일 수 있는 제2 층간절연막(550, 650)을 증착하고, 사진 및 식각 공정을 진행하여 메탈 콘택홀(560, 660)을 형성한다. 주변영역에는 수소차단용 제1 절연막(540, 640)이 존재하지 않기 때문에 메탈 콘택홀(560, 660) 식각과정에서 발생할 수 있는 경사식각 및 메탈콘택홀(560, 660)이 완전히 개방되지 않은 문제점을 개선할 수 있다. 따라서, 상기 메탈 콘택홀을 채우는 콘택 플러그를 형성할 때 콘택영역에서 콘택 저항이 높아지는 문제를 개선할 수 있다.
또한, 후속되는 수소 얼로이 공정에서도, 제1 실시예와 동일하게 식각된 커 패시터(536, 636) 측벽에는 라이너층(572, 672) 및 수소차단용 제2 절연막(542, 642) 재질의 스페이서(542a, 642a)가 존재한다. 따라서 커패시터(536, 636)의 전극 계면과 유전막 내부로 수소가 침투하여 커패시터의 전기적 특성이 열화되는 문제를 개선할 수 있다.
이하, 도 8, 12, 16, 20, 24, 28을 참조하여 본 발명에 의한 수소차단용 스페이서를 갖는 반도체 소자의 커패시터의 구조적 특징을 설명하기로 한다.
본 발명에 의한 수소차단용 스페이서를 갖는 반도체 소자의 커패시터의 구성은 반도체 기판, 상기 반도체 기판 위에 형성된 하부구조, 상기 하부구조를 덮고 평탄화가 완료된 제1 층간절연막, 상기 제1 층간절연막 위에 형성되고 하부전극과 상부전극의 재질의 귀금속족 금속인 커패시터, 상기 커패시터 위에 형성된 수소차단용 제1 절연막, 또한 상기 커패시터의 상부 및 측벽을 이중으로 캡핑하는 수소차단용 스페이서로 이루어진다. 상기 수소차단용 스페이서를 형성하기 위한 절연막, 예컨대 산화알루미늄막은 셀 영역에서만 존재하고 주변영역에는 확장되지 않는다. 상기 커패시터는 스택형 혹은 실린더형 커패시터를 적용할 수 있다.
도 29 및 도 30은 수소 얼로이(alloy)에 따른 반도체 메모리 소자의 셀 커패시턴스 특성을 보여주기 위해 도시한 그래프이다.
도 29 및 도 30을 참조하면, 본 발명의 제2 실시예에 따라서 반도체 소자의 커패시터를 형성하고 수소 얼로이 공정까지 진행한 시편(samples)을 사용한 셀 커패시턴스 변화 및 유전손실에 대한 실험결과이다. 도 29에서는 커패시터에 수소차단용 절연막을 형성하였을 때의 주파수(Frequency) 변화에 따른 셀 커패시턴스(Cell Capacitance)의 변화를 보여준다. 도면에서 tanδ는 유전손실을 가리킨다.
도면에서 ■로 표시되는 시편은 수소차단용 절연막을 형성하지 않았을 때(No capping)때를 가리키고, ●로 표시되는 시편은 커패시터 위에만 수소차단용 절연막을 150Å의 두께로 형성하였을 때를 가리키고, ▲로 표시되는 시편은 수소차단용 절연막을 커패시터 위에 150Å, 커패시터 측벽에 스페이서 형태로 150Å의 두께로 형성하였을 때를 가리키고, ◆로 표시되는 시편은 커패시터의 위와 측벽 전면에 150Å의 균일한 두께로 수소차단용 절연막 증착한 경우(all capping)를 각각 가리킨다.
도 30에서는 커패시터에 수소차단용 절연막의 두께를 조절하거나, 식각손상을 치유하기 위한 산소 플라즈마 처리를 진행하였을 때의 때의 주파수(Frequency) 변화에 따른 셀 커패시턴스(Cell Capacitance)의 변화를 보여준다.
도면에서 ■로 표시되는 시편은 수소차단용 절연막을 형성하지 않았을 때(No capping)때를 가리키고, ●로 표시되는 시편은 커패시터 상부 및 측벽에 스페이서 형태로 형태로 수소차단용 절연막을 150Å의 두께로 형성하였을 때를 가리키고, ▲로 표시되는 시편은 수소차단용 절연막을 커패시터 위에 300Å, 커패시터 측벽에 스페이서 형태로 300Å의 두께로 형성하였을 때를 가리키고, ◆로 표시되는 시편은 상기 ▲의 시편에 산소 플라즈마 처리를 추가로 실시한 경우(all capping)를 각각 가리킨다.
도 29 및 30의 ■ 시편과, 도 29의 ◆ 시편, 도 30의 ◆시편에서는 주파수 변동에 따른 셀 커패시턴스의 차이가 거의 없는 것으로 나타났다. 그러나, 도 29의 ●시편, 도 29의 ▲시편에서는 주파수 변동에 따른 셀 커패시턴스가 0.5~1 fF/cell 정도 감소한 결과를 보였다.
또한 유전손실(tanδ)도 도 29 및 30의 ■ 시편과, 도 29의 ◆ 시편, 도 30의 ◆시편에서는 주파수 의존성을 보이는 안정된 값을 갖는다. 그러나 도 29의 ●시편, 도 29의 ▲시편에서는 주파수 의존성을 보이지 않고 상대적으로 큰 값을 나타낸다.
도 31 및 도 32는 수소 얼로이(alloy)에 따른 반돛 메모리 소자의 누설전류(leakage) 특성을 보여주기 위해 도시한 그래프이다.
도 31 및 도 32를 참조하면, 본 발명의 제2 실시예에 따라서 반도체 소자의 커패시터를 형성하고 수소 얼로이 공정까지 진행한 시편(samples)을 사용한 전류-전압 특성 곡선에 대한 실험결과이다.
도 31은 커패시터의 전면에 수소차단용 절연막을 150Å의 두께로 형성한 경우에는 누설전류 특성이 열화되지 않은 것을 보여준다. 시편의 범례(catagory)에서 T, C, B는 측정 시편이 반도체 웨이퍼의 위(Top), 중앙(Center), 아래(Bottom)에 있는 것을 의미한다.
도 32는 수소 차단용 절연막 혹은 스페이서를 형성한 경우에 누설전류 특성을 보여준다. 커패시터에 수소차단용 절연막을 형성하지 않은 경우에 누설전류의 특성이 가장 열화되었고, 다음으로 커패시터 상부에만 수소차단용 절연막을 형성한 경우(top capping)와, 커패시터 상부에 수소차단용 절연막을 형성하고 측벽에 수소 차단용 스페이서를 형성한 경우에는, 약간의 개선은 있지만, 열화가 발생된 것을 보여준다. 즉, 본 발명과 같이 커패시터의 상부에 수소차단용 제1 절연막을 형성하고, 측벽에 수소차단용 스페이서를 형성한 경우에도 완전한 수소 침투를 차단하지 못한 것이 판명되었다.
그러나 이러한 문제를 수소차단용 스페이서를 형성하는 과정에서 발생한 식각손상에 기인하여 발생된 문제로 추정된다. 이러한 문제는 상기 식각손상을 치유하기 위한 공정, 예컨대 산소, 암모니아, 아르곤, 질소 및 산화질소를 이용한 플라즈마 처리, 혹은 질소, 산소, 오존 및 산화질소를 이용한 열처리를 진행하면 개선되는 것으로 나타났다.
도 33은 수소차단용 스페이서에 대한 식각 손상을 치유한 후 누설전류(leakage) 특성을 보여주기 위해 도시한 그래프이다.
도 33을 참조하면, 커패시터의 상부에 150Å의 수소차단용 제1 절연막을 형성하고 측벽에는 300Å 두께의 수소차단용 스페이서를 형성한 후, 식각손상을 치유하기 위한 공정, 예컨대 산소 플라즈마 처리를 실시하고, 수소 얼로이 전/후 공정에서 누설전류 특성을 검사하였다. 결과로서 식각손상을 치유하기 위한 공정을 진행하면 누설전류 특성의 열화가 발생되지 않는 것으로 드러났다.
이때, 상기 산소를 사용한 플라즈마 처리 공정의 공정조건은, 챔버 온도가 300~500℃의 범위, 챔버 압력은 1~5 Torr의 범위, 플라즈마 전원 파워는 500~2000W의 범위, 챔버 내부로 흘려주는 산소 주입량(O2 flow rate)은 1500~3000 sccm의 범 위인 것이 적합하다. 또한 산소 플라즈마 처리시간은 30초에서 3분까지의 범위인 것이 적합하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째 메탈콘택 형성시 제2 층간절연막 아래에 수소차단용 절연막이 형성되지 않기 때문에 콘택저항이 높아지는 문제점을 개선할 수 있다.
둘째, 후속공정에서 수소 얼로이 공정을 진행할 때 커패시터 측벽을 수소차단용 스페이서가 차단하기 때문에, 이 부분을 통해 수소가 침투하여 커패시터의 전극 혹은 유전막 특성을 열화시켜 누설전류가 증가되는 문제점을 개선할 수 있다.
셋째, 수소차단용 스페이서를 형성한 후 식각손상을 위한 치유 공정을 진행하기 때문에 수소 얼로이 공정 후에 셀 커패시턴스가 변화하거나 유전손실이 발생하거나, 누설전류가 증가하는 문제를 개선할 수 있다.

Claims (43)

  1. 반도체 기판 위에 트랜지스터 및 비트라인을 포함하는 하부구조를 형성하는 공정;
    상기 하부구조 위에 제1 층간절연막을 증착하고 평탄화하는 공정;
    상기 평탄화가 완료된 제1 층간절연막 위에 커패시터를 형성하는 공정;
    상기 커패시터 상부전극 위에 수소차단용 제1 절연막과 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽을 덮고 절연막을 이방성으로 식각하여 형성한 수소차단용 스페이서를 형성하는 공정;
    상기 수소차단용 스페이서를 형성하면서 발생한 식각손상을 치유(curing)하는 공정;
    상기 수소차단용 스페이서가 형성된 반도체 기판 전면에 제2 층간절연막을 증착하고 평탄화하는 공정;
    상기 제2 층간절연막에 메탈 콘택을 형성하는 공정을 구비하는 것을 특징으로 하는 수소차단용 스페이서를 갖는 반도체 소자의 커패시터 형성방법.
  2. 제1항에 있어서,
    상기 반도체 소자는 디램(DRAM)인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  3. 제1항에 있어서,
    상기 반도체 소자는 FRAM인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  4. 제1항에 있어서,
    상기 제1 층간절연막 위에 식각저지층을 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  5. 제1항에 있어서,
    상기 상부 전극은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os)으로 이루어진 귀금속 금속군 중에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  6. 제1항에 있어서,
    상기 하부 전극은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os)으로 이루어진 귀금속 금속군 중에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  7. 제1항에 있어서,
    상기 메탈 콘택을 형성하는 공정 후에 수소 열처리 공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  8. 제1항에 있어서,
    상기 수소차단용 스페이서는 재질이 산화알루미늄(Al2O3)인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  9. 제1항에 있어서,
    상기 수소차단용 스페이서는 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 질화티타늄(TiN), 산화막(SiO2) 및 불순물이 첨가되지 않은 실리콘막으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  10. 제1항에 있어서,
    상기 커패시터는 스택형 커패시터인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  11. 제1항에 있어서,
    상기 커패시터는 실린더형 커패시터인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  12. 제1항에 있어서,
    상기 수소차단용 제1 절연막과 수소차단용 스페이서를 형성하는 방법은,
    상기 커패시터의 상부전극이 형성된 반도체 기판 위에 수소차단용 제1 절연막을 증착하는 공정;
    상기 수소차단용 제1 절연막, 커패시터의 상부전극, 유전막 및 하부전극을 식각하는 공정;
    상기 식각이 완료된 반도체 기판 위에 수소차단용 제2 절연막을 증착하는 공정; 및
    상기 수소차단용 제2 절연막을 이방성으로 식각하여 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽에 수소차단용 스페이서를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  13. 제12항에 있어서,
    상기 수소차단용 제1 절연막은 산화알루미늄을 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  14. 제12항에 있어서,
    상기 수소차단용 제2 절연막은 산화알루미늄을 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  15. 제12항에 있어서,
    상기 수소차단용 제1 절연막은 두께가 200~1000Å 범위인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  16. 제12항에 있어서,
    상기 수소차단용 제2 절연막은 두께가 100~500Å 범위인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  17. 제12항에 있어서,
    상기 수소차단용 제1 절연막을 증착한 후에 상기 수소차단용 제1 절연막 위에 상기 수소차단용 제1 절연막과 식각선택비를 갖는 임의막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  18. 제17항에 있어서,
    상기 수소차단용 제1 절연막과 식각선택비를 갖는 임의막은 P-TEOS막인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  19. 제12항에 있어서,
    상기 수소차단용 스페이서 형성을 위한 이방성 식각 방법은 커패시터 상부전극 위에 수소차단용 제1 절연막이 적어도 100Å 이상 잔류하도록 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  20. 제1항에 있어서,
    상기 수소차단용 스페이서를 형성하는 방법은,
    상기 커패시터의 상부전극이 형성된 반도체 기판 위에 수소차단용 제1 절연 막을 증착하는 공정;
    상기 수소차단용 제1 절연막, 커패시터의 상부전극, 유전막 및 하부전극을 식각하는 공정;
    상기 식각이 완료된 반도체 기판 위에 식각저지용 라이너층을 형성하는 공정;
    상기 식각저지용 라이너층 위에 수소차단용 제2 절연막을 증착하는 공정; 및
    상기 수소차단용 제2 절연막을 이방성으로 식각하여 상기 커패시터의 상부전극, 유전막 및 하부전극 측벽에 수소차단용 스페이서를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  21. 제20항에 있어서,
    상기 수소차단용 제1 절연막은 재질이 산화알루미늄인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  22. 제20항에 있어서,
    상기 수소차단용 제2 절연막은 재질이 산화알루미늄인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  23. 제20항에 있어서,
    상기 식각저지용 라이너층은 질화막(SiN), 산화막(SiO2), 탄화실리콘막(SiC), 산화탄탈륨막(Ta2O5) 및 산화티타늄막(TiO2)으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  24. 제20항에 있어서,
    상기 수소차단용 제1 및 제2 절연막은 두께가 각각 100~500Å 범위인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  25. 제20항에 있어서,
    상기 식각저지용 라이너층은 두께가 50~100Å 범위인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  26. 제20항에 있어서,
    상기 수소차단용 스페이서 형성을 위한 이방성 식각 방법은 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  27. 제20항에 있어서,
    상기 수소차단용 스페이서 형성을 위한 이방성 식각 방법은,
    상기 라이너층이 식각저지층으로 작용하여 커패시터 상부전극 위에 수소차단용 제1 절연막이 적어도 150Å 이상의 두께로 잔류하도록 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  28. 제1항에 있어서,
    상기 수소차단용 스페이서를 형성하면서 발생한 식각손상을 치유하는 방법은 산소(O2), 암모니아(NH3), 아르곤(Ar), 질소(N2) 및 산화질소(N 2O)로 이루어진 기체군 중에서 선택된 하나를 이용한 플라즈마 처리인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  29. 제1항에 있어서,
    상기 수소차단용 스페이서를 형성하면서 발생한 식각손상을 치유하는 방법은 산소(O2), 질소(N2), 산화질소(N2O) 및 오존(O3)으로 이루어진 기체군 중에서 선택된 하나를 이용한 열처리인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  30. 제28항에 있어서,
    산소를 이용한 플라즈마 처리는,
    챔버 온도를 300~500℃, 챔버 압력을 1~5 Torr, 플라즈마 전원의 파워(power)를 500~2000W, 산소유입량(O2 flow rate)을 1500~3000 sccm의 범위에 설 정하고 30초~3분동안 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  31. 반도체 기판;
    상기 반도체 기판 위에 소자분리영역을 정의하고 형성된 트랜지스터와 비트라인을 포함하는 하부구조;
    상기 하부구조를 덮고 평탄화가 완료된 제1 층간절연막;
    상기 제1 층간절연막 위에 형성된 커패시터;
    상기 커패시터 상부전극 위에 있는 수소차단용 제1 절연막;
    상기 커패시터의 상부전극, 유전막 및 하부전극의 측벽을 감싸고 절연막을 이방성으로 식각한 구조의 수소차단용 스페이서를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터.
  32. 제31항에 있어서,
    상기 반도체 소자의 커패시터는 상기 제1 층간절연막과 커패시터 사이에 존재하는 식각저지층을 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터.
  33. 제31항에 있어서,
    상기 커패시터는 실린더형 커패시터인 것을 특징으로 하는 반도체 소자의 커패시터.
  34. 제31항에 있어서,
    상기 커패시터는 스택형 커패시터인 것을 특징으로 하는 반도체 소자의 커패시터.
  35. 제31항에 있어서,
    상기 하부 전극 및 상부전극은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 및 오스뮴(Os)으로 이루어진 귀금속 금속군 중에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터.
  36. 삭제
  37. 제31항에 있어서,
    상기 수소차단용 스페이서는 재질이 산화알루미늄(AL2O3)인 것을 특징으로 하는 반도체 소자의 커패시터.
  38. 제31항에 있어서,
    상기 수소차단용 스페이서는 재질이 산화티타늄(TiO2), 산화탄탈륨(Ta2O5 ), 질화티타늄(TiN), 산화막(SiO2) 및 불순물이 첨가되지 않은 실리콘막으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터.
  39. 제31항에 있어서,
    상기 반도체 소자의 커패시터는 상기 수소차단용 제1 절연막 위에 형성된 P-TEOS막을 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터.
  40. 제31항에 있어서,
    상기 반도체 소자의 커패시터는 상기 커패서터의 상부전극, 유전막 및 하부전극의 측벽과 상기 수소차단용 스페이서 사이에 존재하는 라이너층을 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터.
  41. 제40항에 있어서,
    상기 라이너층은 질화막(SiN), 산화막(SiO2), 탄화실리콘막(SiC), 산화탄탈륨막(Ta2O5) 및 산화티타늄막(TiO2)으로 이루어진 절연막 군에서 선택된 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 소자의 커패시터
  42. 제40항에 있어서,
    상기 라이너층의 두께는 50~100Å 범위인 것을 특징으로 하는 반도체 소자의 커패시터.
  43. 제31항에 있어서,
    상기 수소차단용 스페이서는 상기 커패시터의 노출된 측벽에 직접 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
KR1020030040086A 2002-12-20 2003-06-20 측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의커패시터 및 그 형성방법 KR100585092B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/742,727 US7091102B2 (en) 2002-12-20 2003-12-19 Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20020081739 2002-12-20
KR1020020081739 2002-12-20

Publications (2)

Publication Number Publication Date
KR20040055563A KR20040055563A (ko) 2004-06-26
KR100585092B1 true KR100585092B1 (ko) 2006-05-30

Family

ID=37348223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030040086A KR100585092B1 (ko) 2002-12-20 2003-06-20 측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의커패시터 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR100585092B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539578B1 (ko) * 2004-06-18 2005-12-29 동부아남반도체 주식회사 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR20040055563A (ko) 2004-06-26

Similar Documents

Publication Publication Date Title
US8441077B2 (en) Method for forming a ruthenium metal layer and a structure comprising the ruthenium metal layer
KR100396879B1 (ko) 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법
US20060124987A1 (en) Capacitor of semiconductor device and method for manufacturing the same
US7470595B2 (en) Oxidizing a metal layer for a dielectric having a platinum electrode
US20050199928A1 (en) Capacitor and method for fabricating the same
US20020127867A1 (en) Semiconductor devices having a hydrogen diffusion barrier layer and methods of fabricating the same
US7091102B2 (en) Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby
KR100815657B1 (ko) 용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법
KR100418580B1 (ko) 반도체 소자의 캐패시터 제조방법
EP1560265A2 (en) Semiconductor device and method for manufacturing the same
JP3189813B2 (ja) 半導体装置の製造方法
KR100402943B1 (ko) 고유전체 캐패시터 및 그 제조 방법
JP4771589B2 (ja) 半導体素子のキャパシタ製造方法
KR100585092B1 (ko) 측벽에 산화알루미늄 스페이서를 갖는 반도체 소자의커패시터 및 그 형성방법
US6635524B2 (en) Method for fabricating capacitor of semiconductor memory device
KR100633330B1 (ko) 반도체 장치의 캐패시터 제조방법
JP4632620B2 (ja) 半導体装置の製造方法
KR100886626B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100411300B1 (ko) 반도체 소자의 캐패시터 및 제조방법
KR100582352B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100334529B1 (ko) 반도체소자의캐패시터형성방법
KR20060000907A (ko) 반도체 장치의 캐패시터 제조방법
KR20040003967A (ko) 반도체장치의 캐패시터 제조방법
US20040266032A1 (en) Method for fabricating ferroelectric random access memory device with merged-top electrode-plateline capacitor
KR20060000917A (ko) 반도체 장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 14