JP2001237401A - 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 - Google Patents

高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法

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gas
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Kizen Boku
基 善 朴
Heiken Yasu
秉 權 安
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Hynix Semiconductor Inc
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Abstract

(57)【要約】 【課題】 キャパシタ誘電体膜として高い誘電定数
（Ｋ）を有する半導体メモリデバイスを提供する。 【解決手段】 メモリセルで用いる半導体デバイスにお
いて、半導体基板、前記半導体基板に形成された多数の
トランジスタ及び前記トランジスタに電気的に接続され
た導電性プラグを備える活性マトリックスと、前記導電
性プラグ上に形成された多数の下部電極と、前記下部電
極上に形成された合成膜と、前記合成膜上に形成されて
いるアルミニウムオキサイド（Ａｌ２Ｏ３）膜を含むこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体デバイスに
関し、特に、キャパシタ誘電体膜として高い誘電定数
（Ｋ）を有する誘電体を含んでいる半導体メモリデバイ
ス及びその製造方法に関する。
【０００２】
【従来の技術】周知のように、トランジスタとキャパシ
タとから構成されている少なくとも一つのメモリセルを
有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）は、微細化を介して小型化す
ることによって、高集積度を有する。しかし、前記メモ
リセルの領域を小型化する必要がある。
【０００３】その要求を充足させるために、トレンチ類
型やスタック類型キャパシタのような前記キャパシタに
おいて、いくつかの構造は、キャパシタに有用なセル領
域を減少させるために、メモリ装置で３次元的に配列さ
れる。しかしながら、キャパシタが３次元的に配列され
たキャパシタの製造過程は、長くて煩雑であり、コスト
もかかる。したがって、複雑な製造過程なしに必要な量
の情報を確保しながら、セル領域を減少させることので
きる新しいメモリデバイスが要求される。
【０００４】このような要求を充足させるための試みと
して、既存のシリコンオキサイド膜やシリコンナイトラ
イドの代りに、キャパシタ薄膜として高い誘電定数を有
する誘電体、すなわちタンタルオキサイド（Ｔａ
２Ｏ５）のような物質が導入されている。しかし、タン
タルオキサイド膜は、続く熱処理工程の間、柱状（Ｃｏ
ｌｕｍｎａｒ Ｓｔｒｕｃｔｕｒｅ）構造に成長し、成
長したタンタルオキサイド膜は、高い漏洩電流（Ｈｉｇ
ｈ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）の経路として作
用する。
【０００５】選択的に、多重膜誘電体、すなわち、Ｔａ
２Ｏ／ＴｉＯ２やＴａ２Ｏ／Ａｌ２Ｏ３は、前記言及し
た問題点を克服するために、ＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）を使用してキャパシタ薄膜に使用す
ることができるようにしている。しかし、ＭＯＣＶＤ
は、外部金属を前記キャパシタ薄膜内にあるようにする
ので、キャパシタ薄膜の欠点と高い漏洩電流を誘発させ
るような高温熱処理をキャパシタ薄膜に行うようになっ
てしまう。
【０００６】そこで、半導体工程と互換でき、かつ低い
漏洩電流を有する高い誘電定数の誘電体を開発するため
の必要性が依然として存在する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタ誘電体膜として高い誘電定数（Ｋ）を有する誘電
体を含んでいる半導体メモリデバイスを提供することに
ある。
【０００８】本発明のもう一つの目的は、キャパシタ誘
電体膜として高い誘電定数（Ｋ）を有する誘電体を含ん
でいる半導体メモリデバイス製造方法を提供することに
ある。
【０００９】
【発明を解決するための手段】前記目的を達成するた
め、本発明は、メモリセルで用いる半導体デバイスにお
いて、半導体基板、前記半導体基板に形成された多数の
トランジスタ、及び前記トランジスタに電気的に接続さ
れた導電性プラグを備える活性マトリックス、前記導電
性プラグ上に形成された多数の下部電極、前記下部電極
上に形成された合成膜、前記合成膜上に形成されている
アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含むことを
特徴とする。
【００１０】また、前記目的を達成するため、本発明
は、メモリセルで用いる半導体デバイス製造方法におい
て、ａ）少なくとも一つのトランジスタ、前記トランジ
スタに電気的に接続された多数の導電性プラグ及び前記
導電性プラグ周辺に形成された絶縁膜を備える活性マト
リックスを準備するステップと、ｂ）前記活性マトリッ
クス上に導電膜を形成するステップと、ｃ）所定の形態
に前記導電膜をパターンニングして多数の下部電極を得
るステップと、ｄ）前記下部電極上に（Ｔａ２Ｏ ５）ｘ
（ＴｉＯ２）ｙ化合物合成膜を形成するステップ（ここ
で、ｘとｙは、モール分率を示す）と、ｅ）前記（Ｔａ
２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物合成膜上に誘電体膜を
形成するステップと、ｆ）既設定された形態に前記誘電
体膜と前記（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物合成
膜をパターンニングして半導体デバイスを得るステップ
とを含んでいることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の最も好ましい実施
形態を、図面を参照し説明する。
【００１２】図１〜８は、本発明に係るメモリセルを用
いた半導体デバイス１００を示す断面図である。
【００１３】図１は、活性マトリックスとキャパシタ構
造から構成されている本発明の半導体デバイス１００の
断面図を示している。活性マトリックスは、シリコン基
板１０２、シリコン基板１０２の上部に形成されている
トランジスタ、トランジスタを分離するための分離領域
１０４、ポリプラグ１１６、ビットライン１１８及びワ
ードライン１２０を含んでいる。各々のトランジスタ
は、拡散領域１０６、ゲートオキサイド１０８、ゲート
ライン１１２及び外壁１１４から構成されている。
【００１４】半導体デバイス１００において、ビットラ
イン１１８は、電位を適用するために拡散領域１０６の
いずれか一つに連結されている。各々のキャパシタ構造
は、ポリプラグ１１６を介してまた別の拡散領域１０６
と連結されている。ビットライン１１８は、実際にはポ
リプラグ１１６を迂回して左右方向に亘っているが、図
面上ではこのような部分は示されていない。キャパシタ
構造は、共通電位（Ｃｏｍｍｏｎ Ｃｏｎｓｔａｎｔ
Ｐｏｔｅｎｔｉａｌ）をそこに適用するために、（図示
せず）プレートラインと連結し得る。
【００１５】各々のキャパシタ構造は、下部電極１２
５、下部電極１２５上に形成されている第１誘電体膜１
２６、第２誘電体膜１２８、第１上部電極膜１３０と前
記第１上部電極膜１３０上に形成されている第２上部電
極膜１３２を含んでいる。第２誘電体膜１２８は、第１
誘電体膜１２６と第１上部電極膜１３０との間に配列さ
れている。下部電極１２５は、ポリシリコン（ｐｏｌｙ
−Ｓｉ）、Ｗ、ＷＮ、ＷＳｉＸ、ＴｉＮ、Ｐｔ、Ｒｕ、
Ｉｒなどの物質から構成されているグループから選択さ
れた物質よりなっており、第２上部電極膜１３２は、ポ
リシリコン、Ｗ、ＷＮ、ＷＳｉＸで構成されるグループ
から選ばれる物質よりなっていることが好ましい。ま
た、第１誘電体膜１２６は、単原子蒸着法（Ａｔｏｍｉ
ｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏ
ｄ）を利用することによって、（Ｔａ２Ｏ５）０．９２
（ＴｉＯ２）０．０８からなっている。前記好ましい実
施形態で、第２誘電体膜１２８はアルミニウムオキサイ
ドからなっており、第１上部電極膜１３０は、第２誘電
体膜１２８と第２上部誘電体膜１３２との間の接着（Ａ
ｄｈｅｓｉｏｎ）を増大させるために、ＴｉＮからなっ
ている。
【００１６】図２〜８は、本発明にかかる半導体メモリ
デバイスで用いられるキャパシタ構造１４０の製造方法
を説明するための概略的な断面図である。
【００１７】半導体デバイス製造工程は、図２で示した
ように、シリコン基板１０２、分離領域１０４、拡散領
域１０６、ゲートオキサイド１０８、ゲートライン１１
２、側壁１１４、ビットライン１１８、ポリプラグ１１
６と絶縁膜１２２とを含んでいる活性マトリックス１１
０の準備から始まる。ビットライン１１８は、電位を適
用するために、拡散領域１０６のいずれか一つに連結さ
れている。各々のポリプラグ１１６は、また別の拡散領
域１０６と各々連結されている。ビットライン１１８が
実際にポリプラグ１１６を迂回して左右方向に亘ってい
るが、図面には、ビットライン１１８のこのような部分
を示さなかった。キャパシタ構造１４０は、共通電位
（Ｃｏｍｍｏｎ Ｃｏｎｓｔａｎｔ Ｐｏｔｅｎｔｉａ
ｌ）をそこに適用するために、（図示せず）プレートラ
インと連結し得る。絶縁膜１２２は、ＢＰＳＧ（Ｂｏｒ
ｏｎ−Ｐｈｏｓｐｈｏｒ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓ
ｓ）のような物質からなっている。
【００１８】続くステップで、下部電極１２５は、半導
体工程を利用することによって、活性マトリックス１１
０の上部に形成されている。これによって、各々の下部
電極１２５は、図３に示したように、対応ポリプラグ１
１６と連結されている。下部電極１２５は、ポリシリコ
ン、Ｗ、ＷＮ、ＷＳｉＸ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｉｒで
構成されるグループから選ばれる物質よりなっているこ
とが好ましい。
【００１９】次に、第１誘電体膜１２５は、単原子蒸着
法（ＡＬＤ）を利用することによって、前記下部電極１
２５と活性マトリックス１１０上に形成されている。好
ましく、第１誘電体膜１２６は、（Ｔａ２Ｏ５）ｘ（Ｔ
ｉＯ２）ｙ〔ここで、ｘとｙはモル分率を示す〕よりな
っている。好ましい実施の形態では、ｘは、０．９２で
あって、ｙは、０．０２である。（Ｔａ２Ｏ５）
０．９２（ＴｉＯ２）０．０ ８合成膜である前記第１誘
電体膜１２５は、ａ）約２５０℃から３００℃の温度で
反応器を保持させ；ｂ）Ｔａ２Ｏ５薄膜を形成するため
に、第１及び第２ソースガスを反応器に選択的に流入さ
せ；ｃ）Ｔａ２Ｏ５薄膜上にＴｉＯ２薄膜を形成するた
めに第３及び第４ソースガスを前記反応器に選択的に流
入させ；ｄ）Ｔａ２Ｏ５とＴｉＯ２との積層を形成する
ために、前記ｂ）ステップからｃ）ステップを繰り返
し；ｅ）約４００℃から５５０℃の温度で積層を加熱し
て（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物誘電体膜を得
ることによって形成し得る。
【００２０】前記実施形態で、第１ソースガスとして、
ペンタエトキシタンタル（Ｐｅｎｔａｅｔｈｏｘｙｔａ
ｎｔａｌｕｍ：Ｔａ（Ｃ２Ｈ５Ｏ）５）ガスが用いら
れ、第２ソースガスは、Ｈ２Ｏガス、Ｏ２ガス、Ｎ２Ｏ
ガス、アルコール（ＣＸＨｙＯＨ）ガスで構成されるグ
ループから選ばれるガスである。一方、第３ソースガス
としてＴｉＣｌ４ガスが用いられ、第４ソースガスは、
Ｈ２Ｏガス、Ｏ２ガス、Ｎ２Ｏガス、ＣＸＨｙＯＨガス
で構成されるグループから選ばれるガスである。前記ス
テップｂ）の間、Ｔａ２Ｏ５薄膜が１０Åり小さいか、
または同じ厚さに形成されていることが好ましい。前記
ステップｃ）の間、ＴｉＯ２薄膜が５Åより小さいか、
または同じ厚さに形成されていることが好ましい。前記
ステップｅ）は、上部電極の形成以後に行うことができ
るということに注目されるべきである。
【００２１】前記積層（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ
が、約１００Åから２００Åの厚さを有するものが好ま
しい。ｘ＝０．９２とｙ＝０．０８となるように、ステ
ップｂ）とｃ）の周期を制御できる。前記ステップｂ）
以後、本発明の好ましい実施形態は、前記反応器に残存
する第１及び第２ソースガスを除去するために、０．１
〜１０秒間第１不活性ガスを前記反応器に注入させるス
テップを含むことができる。そして、また、前記ステッ
プｃ）以後、前記反応器に残存する前記ソースガスと第
１不活性ガスとを除去するために、０．１〜１０秒間第
２不活性ガスを前記反応器に注入させるステップをさら
に含んでいる。
【００２２】そして、図４に示したように、前記積層
は、所定の形態にエッチングされる。続くステップで、
図５に示したように、第２誘電体膜１２８は、第１誘電
体膜１２６上に形成されている。前記好ましい実施形態
で、第２誘電体膜１２８は、ＡＬＤを利用してＡｌ２Ｏ
３のような高誘電体物質からなっている。
【００２３】図６を参照すれば、ＴｉＮからなる第１上
部誘電体膜１３０は、第２誘電体膜１２８と第２上部電
極膜１３２との間で、その上に形成されるように接着を
増大させるために、ＡＬＤ方法を使用して第２誘電体膜
１２８上に形成される。前記好ましい実施形態で、ＡＬ
Ｄ方法は、反応ソースガスとしてＴｉＣｌ４とＮＨ４と
を利用する。
【００２４】次いで、図７に示したように、第２上部電
極膜１３２は、第１上部電極膜１３０上に形成されてい
る。第２上部電極膜１３２がポリシリコン、Ｗ、ＷＮ、
ＷＳｉＸなどの物質から構成されているグループから選
択された物質によりなっていることが好ましい。
【００２５】かくして、第２上部電極膜１３２、第１上
部電極膜１３０、第２誘電体膜１２８、及び第１誘電体
膜１２６は、メモリブロックにパターンニングされる。
【００２６】最後に、図８に示したように、ＢＰＳＧか
らなる絶縁膜１５０は、プラズマＣＶＤのような方法を
使用してキャパシタ構造１４０上に形成され、ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）のような方法を使用して平坦化される。
【００２７】尚、本発明は、本実施例に限られたもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２８】
【発明の効果】上述のように、本発明は、（Ｔａ
２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物とＡｌ２Ｏ ３をキャパ
シタ誘電体として使用することにより、漏洩電流を低減
させ、高い誘電体定数を有する半導体メモリデバイスを
提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体デバイスを説明するため
の断面図である。
【図２】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図３】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図４】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図５】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図６】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図７】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【図８】本発明にかかる半導体デバイス製造方法を説明
するための概略的な断面図である。
【符号の説明】
１００ ： 半導体デバイス １０２ ： シリコン基板 １０４ ： トランジスタを分離するための分離領域 １０６ ： 拡散領域、 １０８ ： ゲートオキサイド、 １１０ ： 活性マトリックス １１２ ： ゲートライン １１４ ： 外壁 １１６ ： ポリプラグ １１８ ： ビットライン １２０ ： ワードライン １２２ ： 絶縁膜 １２５ ： 下部電極 １２６ ： 第１誘電体膜 １２８ ： 第２誘電体膜 １３０ ： 第１上部電極膜 １３２ ： 第２上部電極 １５０ ： 絶縁膜

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルを用いる半導体デバイスにお
    いて、 半導体基板、前記半導体基板に形成された多数のトラン
    ジスタ、前記トランジスタに電気的に接続された導電性
    プラグを備える活性マトリックスと、 前記導電性プラグ上に形成された多数の下部電極と、 前記下部電極上に形成された合成膜と、 前記合成膜上に形成されているアルミニウムオキサイド
    （Ａｌ２Ｏ３）膜とを含むことを特徴とする高誘電キャ
    パシタ誘電体を含む半導体デバイス。
  2. 【請求項２】 前記下部電極は、ポリシリコン、Ｗ、Ｗ
    Ｎ、ＷＳｉＸ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｉｒで構成される
    グループから選ばれる物質からなることを特徴とする請
    求項１記載の高誘電キャパシタ誘電体を含む半導体デバ
    イス。
  3. 【請求項３】 前記合成膜は、単原子蒸着法（ＡＬＤ）
    を利用することによって、（Ｔａ２Ｏ５）０．９２（Ｔ
    ｉＯ２）０．０８からなることを特徴とする請求項１記
    載の高誘電キャパシタ誘電体を含む半導体デバイス。
  4. 【請求項４】 アルミニウムオキサイド膜上に、連続的
    に形成されたＴｉＮ膜と上部電極とをさらに含むことを
    特徴とする請求項１記載の高誘電キャパシタ誘電体を含
    む半導体デバイス。
  5. 【請求項５】 メモリセルを用いる半導体デバイスの製
    造方法において、 ａ）少なくとも一つのトランジスタ、前記トランジスタ
    に電気的に接続された多数の導電性プラグ及び前記導電
    性プラグ周辺に形成された絶縁膜を備える活性マトリッ
    クスを準備するステップと、 ｂ）前記活性マトリックス上に導電膜を形成するステッ
    プと、 ｃ）所定の形態に前記導電膜をパターンニングして多数
    の下部電極を得るステップと、 ｄ）前記下部電極上に（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ
    化合物合成膜を形成するステップ〔ここで、ｘとｙはモ
    ル分率を示す〕と、 ｅ）前記（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物合成膜
    上に誘電体膜を形成するステップと、 ｆ）既設定された形態に前記誘電体膜と前記（Ｔａ２Ｏ
    ５）ｘ（ＴｉＯ２）ｙ化合物合成膜をパターンニングし
    て半導体デバイスを得るステップとを含むことを特徴と
    する高誘電キャパシタ誘電体を含む半導体デバイス製造
    方法。
  6. 【請求項６】 前記下部電極が、ポリシリコン、Ｗ、Ｗ
    Ｎ、ＷＳｉＸ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｉｒで構成される
    グループから選ばれる物質からなることを特徴とする請
    求項５記載の高誘電キャパシタ誘電体を含む半導体デバ
    イス製造方法。
  7. 【請求項７】 前記ｄ）ステップは、 ｄ−１）第１及び第２ソースガスを反応器に選択的に流
    入させてＴａ２Ｏ５薄膜を形成するステップと、 ｄ−２）第３及び第４ソースガスを反応器に選択的に流
    入させてＴａ２Ｏ５薄膜上にＴｉＯ２薄膜を形成するス
    テップと、 ｄ―３）前記ｄ―１）ステップからｄ−２）ステップを
    繰り返して、Ｔａ２Ｏ ５とＴｉＯ２の積層（Ｓｔａｃｋ
    ｅｄ Ｌａｙｅｒ）を得るステップと、 ｄ−４）約４００℃から５５０℃の温度で積層を加熱し
    て、（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ化合物合成膜を得
    るステップとを含むことを特徴とする請求項５記載の高
    誘電キャパシタ誘電体を含む半導体デバイス製造方法。
  8. 【請求項８】 前記第１ソースガスが、ペンタエトキシ
    タンタル〔Ｐｅｎｔａｅｔｈｏｘｙｔａｎｔａｌｕｍ：
    Ｔａ（Ｃ２Ｈ５Ｏ）５〕ガスであって、前記第２ソース
    ガスがＨ２Ｏガス、Ｏ２ガス、Ｎ２Ｏガス、アルコール
    （ＣＸＨｙＯＨ）ガスで構成されるグループから選ばれ
    るガスであることを特徴とする請求項７記載の高誘電キ
    ャパシタ誘電体を含む半導体デバイス製造方法。
  9. 【請求項９】 前記反応器を、約２５０℃から３５０℃
    の温度に保持させるステップをさらに含むことを特徴と
    する請求項７記載の高誘電キャパシタ誘電体を含む半導
    体デバイス製造方法。
  10. 【請求項１０】 前記Ｔａ２Ｏ５薄膜の厚さが、１０Å
    より小さいか、または、同じであることを特徴とする請
    求項７記載の高誘電キャパシタ誘電体を含む半導体デバ
    イス製造方法。
  11. 【請求項１１】 前記第３ソースガスがＴｉＣｌ４であ
    って、前記第４ソースガスは、Ｈ２Ｏガス、Ｏ２ガス、
    Ｎ２Ｏガスで構成されるグループから選ばれるガスであ
    ることを特徴とする請求項７記載の高誘電キャパシタ誘
    電体を含む半導体デバイス製造方法。
  12. 【請求項１２】 前記ＴｉＯ２薄膜の厚さが、５Åより
    小さいか、または、同じであることを特徴とする請求項
    ７記載の高誘電キャパシタ誘電体を含む半導体デバイス
    製造方法。
  13. 【請求項１３】 前記（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ
    の積層が、約１００Åから２００Åの厚さを有すること
    を特徴とする請求項７記載の高誘電キャパシタ誘電体を
    含む半導体デバイス製造方法。
  14. 【請求項１４】 前記（Ｔａ２Ｏ５）ｘ（ＴｉＯ２）ｙ
    化合物合成膜における、ｘとｙが、ｘ＝０．９２と、ｙ
    ＝０．０８となるように、ステップｄ−１）とｄ−２）
    の周期を制御することを特徴とする請求項７記載の高誘
    電キャパシタ誘電体を含む半導体デバイス製造方法。
  15. 【請求項１５】 前記ｄ−１）ステップ以後、前記反応
    器に残存する前記第１、第２ソースガスを除去するため
    に、０．１〜１０秒間第１不活性ガスを前記反応器に注
    入させるステップをさらに含むことを特徴とする請求項
    ７記載の高誘電キャパシタ誘電体を含む半導体デバイス
    製造方法。
  16. 【請求項１６】 前記ｄ−２）ステップ以後、前記反応
    器に残存する前記ソースガスと第１不活性ガスとを除去
    するために、０．１〜１０秒間第２不活性ガスを前記反
    応器に注入させるステップをさらに含むことを特徴とす
    る請求項７記載の高誘電キャパシタ誘電体を含む半導体
    デバイス製造方法。
  17. 【請求項１７】 前記誘電体膜が、Ａｌ２Ｏ３からなる
    ことを特徴とする請求項５記載の高誘電キャパシタ誘電
    体を含む半導体デバイス製造方法。
  18. 【請求項１８】 Ｎ２Ｏ雰囲気で約６００℃から８５０
    ℃の温度の炉（Ｆｕｒｎａｃｅ）を利用して前記（Ｔａ
    ２Ｏ５）ｘ（ＴｉＯ２）ｙ合成膜と前記誘電体膜とを熱
    処理するステップをさらに含むことを特徴とする請求項
    ５記載の高誘電キャパシタ誘電体を含む半導体デバイス
    製造方法。
  19. 【請求項１９】 連続して前記誘電体膜上にＴｉＮ膜を
    形成するステップをさらに含むことを特徴とする請求項
    ５記載の高誘電キャパシタ誘電体を含む半導体デバイス
    製造方法。
  20. 【請求項２０】 前記第１ソースガスが塩化タンタル
    （ＴａｎｔａｌｕｍＣｈｌｏｒｉｄｅ： ＴａＣｌ５）
    である場合、前記第２ソースガスが、Ｈ２Ｏガス、Ｏ２
    ガス、Ｎ２Ｏガス、ＣＸＨｙＯＨガスで構成されるグル
    ープから選ばれるガスであることを特徴とする請求項７
    記載の高誘電キャパシタ誘電体を含む半導体デバイス製
    造方法。
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