JP2005136414A - キャパシタ、それを備えた半導体素子およびその製造方法 - Google Patents

キャパシタ、それを備えた半導体素子およびその製造方法 Download PDF

Info

Publication number
JP2005136414A
JP2005136414A JP2004312254A JP2004312254A JP2005136414A JP 2005136414 A JP2005136414 A JP 2005136414A JP 2004312254 A JP2004312254 A JP 2004312254A JP 2004312254 A JP2004312254 A JP 2004312254A JP 2005136414 A JP2005136414 A JP 2005136414A
Authority
JP
Japan
Prior art keywords
semiconductor device
lower electrode
capacitor according
forming
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004312254A
Other languages
English (en)
Inventor
Hion-Suck Baik
賢 錫 白
Shoken Ri
正 賢 李
Jong-Bong Park
鐘 峰 朴
Yun-Chang Park
允 昶 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005136414A publication Critical patent/JP2005136414A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 後続工程で酸素を含んだガスを使用しても酸化問題が発生せず、下部電極からの漏れ電流が改善され、後続工程でＴｉＮまたは仕事関数の高いＲｕを上部に使用することが可能となるキャパシタ、これを備えた半導体素子およびその製造方法を提供する。
【解決手段】 アルミニウムを含む金属よりなる下部電極と、酸素を含む反応ガスによって下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極とを含むスタック型キャパシタ、ならびにそのキャパシタを備えた半導体素子およびその製造方法。
【選択図】 図３

Description

本発明は、キャパシタ、それを備えた半導体素子およびその製造方法に係り、より詳細には、下部電極をアルミニウムドープされたメタル(Ａｌ-ｄｏｐｅｄ ｍｅｔａｌ)で形成したスタック型キャパシタ、それを備えた半導体素子およびその製造方法に関する。
半導体素子の高集積化に伴って、メモリセルにおけるキャパシタが占める面積が減少している。その結果、セルキャパシタンスが減少し、これはＤＲＡＭ(ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ)の集積度を増加させる場合に深刻な障害となる。
このようなセルキャパシタンスの減少による問題点を克服するためには、キャパシタの面積を確保しなければならない。このために、下部電極の形態をシリンダまたは半球状に形成することによって空間的な領域を増やすか、高誘電率を有する誘電体薄膜を開発してキャパシタの誘電体薄膜に適用することによって、キャパシタの容量を増加させるための研究が活発に進行しつつある。
この時、キャパシタの容量を増加させるために、高誘電定数を有する物質を酸素を含む反応ガスを利用して誘電体薄膜を形成するため、キャパシタを形成する工程における酸化は非常に深刻な問題となる。
図１は、従来の高誘電定数を有する誘電体薄膜を使用して構成されたキャパシタ構造を備える半導体素子を説明するための概略的な断面図である。
図１に示すように、従来の半導体素子１０は、半導体基板１２、半導体基板１２内に所定の間隔をおいて形成されたソースおよびドレイン領域１４、ソースおよびドレイン領域１４に電気的に連結されたゲート構造１６、層間絶縁を行うための層間絶縁膜(ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ)１９、ＩＬＤ１９上に順次に形成された下部電極２２、高誘電定数を有する誘電体層２４および上部電極２６を備える。また、導電性プラグ１８が、ＩＬＤ１９を貫通して下部電極２２とソースおよびドレイン領域１４を電気的に連結しており、拡散防止膜としてＴｉＮ層２０が導電性プラグ１８上に形成されている。
図１に示した従来のキャパシタ構造において、下部電極２２は、一般的にＴｉＮで形成されている。ところが、高誘電定数を有する誘電体層２４は蒸着時にＯ3ガスを反応ガスとして使用するために、誘電体層２４の下部に位置する下部電極２２を形成するＴｉＮが容易に酸化されてＴｉＮ内部にストレスが発生する。これによって、ゲートスタックが崩れて高誘電定数を有する誘電体層２４が形成されない問題点が発生する。
図２は、図１に示した従来のキャパシタ構造を形成する工程時に使用するＯ3と高電率誘電率（Ｈ−ｋ）酸化膜の影響によってＴｉＮの上部にＴｉＯ2が形成される形態を説明するために撮影した写真である。
図２に示したように、下部電極をなすＴｉＮ上に高誘電定数のＬａＯxからなる誘電体層を形成する工程を行った。これにより、工程時に使用するＯ3とＨ−ｋ酸化膜の影響によってＴｉＮが酸化されてＴｉＮ上部にＴｉＯ2が形成される。このような現象は、ＬａＯx系列だけでなくＨｆＯ2系列の高誘電率酸化膜の形成工程でも現れる現象であって、キャパシタのスタックが崩れる現象をもたらす問題点がある。
本発明の目的は、アルミニウムリガンド(Ａｌ-ｌｉｇａｎｄ)の負極性を利用して金属前駆体と反応させた後にＮＨ3を用いて得られた耐酸化性を有するＴｉＡｌＮ物質で下部電極を形成することによって、後続工程で酸素を含む反応ガスを使用しても酸化が防止できるスタック型キャパシタを提供することである。
本発明の他の目的は、後続工程で酸素を反応ガスとして使用しても酸化が防止できる耐酸化性を有するＴｉＡｌＮ物質で下部電極の下部に位置する拡散防止膜を形成することによって、後続工程で酸素を含む反応ガスを使用しても下部電極の酸化が防止できるスタック型キャパシタを提供することである。
本発明のまた他の目的は、製造工程で酸素を反応ガスとして使用しても酸化が防止できるスタック型キャパシタを製造する方法を提供することである。
本発明のまた他の目的は、製造工程で酸素を反応ガスとして使用しても酸化が防止できるスタック型キャパシタを備えた半導体素子を提供することである。
本発明のまた他の目的は、前記半導体メモリ素子の製造方法を提供することである。
本発明の類型によれば、アルミニウムを含む金属よりなる下部電極と、酸素を含む反応ガスによって下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極とを含むスタック型キャパシタが提供される。
本発明の他の類型によれば、ゲート構造とソースおよびドレイン領域（能動領域）とを備える半導体基板と、ソースおよびドレイン領域上に形成されたＩＬＤと、ＩＬＤ上に形成されてアルミニウムを備える金属からなる下部電極と、下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極と、ＩＬＤ内にソースおよびドレイン領域と下部電極とを電気的に連結するためのプラグと、を含むスタック型キャパシタを備えた半導体素子が提供される。
本発明の他の類型によれば、半導体基板上にゲート構造とソースおよびドレイン領域とを形成する段階と、半導体基板上にＩＬＤを形成する段階と、ＩＬＤ内にソースおよびドレイン領域を電気的に連結するためのプラグを形成する段階と、プラグとＩＬＤ上にモールド酸化層を形成する段階と、モールド酸化層を所定形状にパターニングした後、プラグ上にアルミニウムを含む物質で下部電極を形成する段階と、下部電極の上に順次に誘電体層および上部電極を形成する段階と、を含むスタック型キャパシタを備えた半導体素子を製造する方法が提供される。
本発明の製造方法のまた他の類型によれば、半導体基板上にゲート構造とソースおよびドレイン領域とを形成する段階と、半導体基板上にＩＬＤを形成する段階と、ＩＬＤ内にソースおよびドレイン領域を電気的に連結するためのプラグを形成する段階と、プラグ上にアルミニウムを含む物質で拡散防止膜を形成する段階と、拡散防止膜とＩＬＤの上にモールド酸化層を形成する段階と、モールド酸化層を所定形状にパターニングした後、プラグ上に下部電極を形成する段階と、下部電極上に順次に誘電体層および上部電極を形成する段階と、を含むスタック型キャパシタを備えた半導体素子を製造する方法が提供される。
ここで、下部電極は、チタンアルミニウム窒化物(ＴｉＡｌＮ)またはタンタルアルミニウム窒化物(ＴａＡＩＮ)を含む物質からなることが望ましい。
また、下部電極がＴｉＡｌＮまたはＴａＡＩＮからなる場合には、誘電体層がＬａＯxまたはＨｆＯxを含む物質からなるか、上部電極がＲｕまたはＴｉを含む物質からなっていても良い。
また、拡散防止膜がＴｉＡｌＮまたはＴａＡＩＮを含む物質からなる場合には、下部電極がＲｕまたはＴｉを含む物質からなるか、誘電体層がＬａＯxまたはＨｆＯxからなるか、上部電極がＲｕまたはＴｉＮからなっていても酸化問題が発生しないことを特徴とする。
また、下部電極および拡散防止膜は、プラグが形成された前記半導体基板上にＴｉＡ4とアルミニウムリガンドとの混合ガスを流してＴｉＡｌが形成され、生成されるＨＡとＣＯ2とはガスの形で排出される段階と、ＮＨ3ガスを前記ＴｉＡｌに流してＴｉＡｌＮが形成され、生成されるＨＡはガスの形で排出されることによりＴｉＡｌＮを形成する段階と、を経て形成されることを特徴とする。
本発明は、下部電極および拡散防止膜をＡｌドープされたメタルで形成することによって、後続工程で酸素を含んだガスを使用しても酸化の問題が発生しない効果がある。
また、本発明は、酸化の問題を解決することによって、ＴｉＡｌＮ下部電極の使用時に漏れ電流が改善される。
また、本発明は、下部電極および／または拡散防止膜をＡｌドープされたメタルで形成することによって、後続工程でＴｉＮまたは仕事関数の高いＲｕを上部電極に使用可能である。
以下、添付した図面に基づいて、本発明に係るキャパシタ、該キャパシタを備えた半導体素子およびその製造方法の望ましい実施形態を詳細に説明する。図面において、同じ参照符号は同じ構成要素を示す。また、本発明の実施形態によるキャパシタは、これを備える半導体メモリ素子と共に説明する。
図３は、本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子を説明するための断面図である。
図３に示したように、本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子１００は、半導体基板１０２と、半導体基板１０２内に所定の間隔をおいて形成されたソースおよびドレイン領域１０４と、ソースおよびドレイン領域１０４に電気的に連結されたゲート構造１０６と、層間絶縁を行うためのＩＬＤ１０８と、ＩＬＤ１０８上に順次に形成された下部電極１２２と、高誘電定数を有する誘電体層１２４および上部電極１２６と、を備える。
また、導電性プラグ１１０が、ＩＬＤ１０８を貫通して下部電極１２２とソースおよびドレイン領域１０４とを電気的に連結している。
本発明の望ましい実施形態によれば、導電性プラグ１１０は、シリコン等の導電性物質を用いた。ところが、導電性プラグ１１０は、半導体基板１０２内に形成されたソースおよびドレイン領域１０４と下部電極１２２の間の通電が可能な物質であれば、他の物質で形成しても良い。
図４Ａないし図４Ｆは、本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造方法における一連の製造工程を説明するための断面図である。
まず、図４Ａに示したように、半導体基板１０２に、ソースおよびドレイン領域１０４とゲート構造１０６とを設ける。次に、半導体基板１０２上に、シリコン酸化膜等の絶縁膜からなるＩＬＤ１０８を形成する。この時、前記ＩＬＤ１０８の厚さは、後続の工程で形成される層を十分に絶縁可能な厚さに形成する。
次に、ソースおよびドレイン領域１０４を開放するために、フォトリソグラフィおよびエッチング工程によってＩＬＤ１０８をパターニングする。次いで、開放されたソースおよびドレイン領域１０４上に導電性物質を充填することによって、導電性プラグ１１０を完成する。この時、本発明の望ましい実施形態によれば、導電性プラグ１１０は、シリコンで形成することが望ましい。
次に、図４Ｂに示したように、ＩＬＤ１０８および導電性プラグ１１０の上に、モールド酸化層１１６をキャパシタの下部電極が十分に形成できる高さに、例えば、化学的気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。その後、モールド酸化層１１６を化学的機械的研磨(ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)法を用いて平坦化させることができる。
引き続き、図４Ｃに示したように、モールド酸化層１１６を所定形状にエッチングしてコンタクトホール１１８を開口し、導電性プラグ１１０の上面を露出させる。
次に、図４Ｄに示したように、導電性プラグ１１０およびモールド酸化層１１６の上に、ＴｉＡ4等の物質と、トリメチルアルミニウムＡｌ[(ＣＨ3) 3]等のアルミニウムリガンドとの混合ガスを流せばＴｉＡｌ膜が形成され、生成するＨＡとＣＯ2とはガスの形で排出される。ここで、Ａは、Ｆ、Ｃｌ、Ｉ、Ｂｒ等のハロゲン族元素を意味する。
その後、ＮＨ3ガスを形成されたＴｉＡｌ膜上に流せばＴｉＡｌＮ膜が形成され、ＨＡがガスの形で排出される。このような過程を繰り返すことによって、所望の厚さのＴｉＡｌＮ膜が形成される。したがって、最終的にＴｉＡｌＮからなる下部メタル層１２０が、導電性プラグ１１０およびモールド酸化層１１６上に形成される。本発明の望ましい実施形態によれば、モールド酸化層１１６はＳｉＯ2とシリコン酸化膜とで形成された。
次に、図４Ｅに示したように、下部メタル層１２０をモールド酸化層１１６の上面が露出されるまでエッチバック(ｅｔｃｈ-ｂａｃｋ)する工程を行った後、モールド酸化層１１６を除去することによって、下部電極１２２が得られる。図示していないが、本発明の望ましい実施形態において、導電性プラグ１１０を形成する工程の後、モールド酸化層１１６を除去する段階でのＩＬＤ１０８のエッチングを防止するため、エッチング防止層を形成する工程をさらに行うことができる。
次に、図４Ｆに示したように、下部電極１２２および露出されたＩＬＤ１０８上に、高誘電率の誘電体層１２４および上部電極１２６を順次に形成することによって、本発明の望ましい実施形態によるキャパシタ構造を有する半導体素子１００の形成が完成される。
本発明の望ましい実施形態では、高誘電率の誘電体層１２４は、ＬａＯxまたはＨｆＯxで形成したが、その他の高誘電率を有するＢＳＴ((Ｂａ、Ｓｒ)ＴｉＯ3：ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ)、ＺｒＯｘ等の物質を使用して形成しても良い。
また、本発明の望ましい実施形態では、後続工程で酸素を反応ガスとして使用しても酸化が防止できるように、耐酸化性のＴｉＡｌＮ物質で下部電極１２２を形成することによって、ＴｉＮまたはＲｕ等の酸化性物質を使用して上部電極１２６を形成しても良い。
図５は、本発明の他の実施形態によるキャパシタ構造を備える半導体素子を説明するための断面図である。
図５に示したように、本発明の望ましい他の実施形態によるキャパシタ構造を備える半導体素子２００は、半導体基板２０２と、半導体基板２０２内に所定の間隔をおいて形成されたソースおよびドレイン領域２０４と、ソースおよびドレイン領域２０４に電気的に連結されたゲート構造２０６と、層間絶縁を行うためのＩＬＤ層２０８と、ＩＬＤ層２０８上に順次に形成された下部電極２２２と、高誘電定数を有する誘電体層２２４と、上部電極２２６とを備える。
ここで、導電性プラグ２１０は、ＩＬＤ２０８を貫通して下部電極２２２とソースおよびドレイン領域２０４とを電気的に連結している。
本発明の望ましい他の実施形態では、導電性プラグ２１０としては、シリコン等の導電性物質を用いたが、導電性プラグ２１０は、半導体基板２０２内に形成されたソースおよびドレイン領域２０４と下部電極２２２の間の通電が可能な物質であれば、他の物質で形成してもよい。
また、本発明の望ましい実施形態では、導電性プラグ２１０上に形成された第１拡散防止膜２１３と下部電極２２２との間の相異なる物質の相互拡散や化学反応を抑制するために、ＴｉＡｌＮまたはＴａＡＩＮからなる第２拡散防止膜２１４を導電性プラグ２１０と下部電極２２２との間に形成した。
また、本発明の望ましい他の実施形態によれば、導電性プラグ２１０上に酸化および拡散防止のために形成された従来のＴｉＮ層を、本発明の望ましい実施形態の下部電極１２２を形成する方法を適用してＴｉＡｌＮで形成できる。これにより、下部電極２２２を従来のＲｕ、Ｉｒ等の酸化され易い貴金属系物質で形成しても後続工程での酸化が防止できる。
また、本発明の他の観点によれば、後続工程での酸化を防止できる物質であれば、ＴｉＡｌＮの代わりにＴａＡＩＮまたはＡｌドープされたメタルを、本発明の下部電極１２２、２２２および第２拡散防止膜２１４を形成する物質として使用できる。
図６Ａないし図６Ｉは、本発明の他の実施形態によるキャパシタ構造を備える半導体素子の一連の製造工程を説明するための断面図である。
まず、図６Ａに示したように、ソースおよびドレイン領域２０４とゲート構造２０６とが、半導体基板２０２上に設けられる。その後、半導体基板２０２上に、シリコン酸化膜等の絶縁膜からなるＩＬＤ２０８が、後続の工程で形成される層を十分に絶縁可能な厚さに形成される。
次の段階で、ソースおよびドレイン領域２０４を開放するために、フォトリソグラフィおよびエッチング工程によってＩＬＤ２０８をパターニングする。次いで、露出されたソースおよびドレイン領域２０４上に導電性物質を充填することによって、導電性プラグ２１０を完成する。この時、本発明の望ましい実施形態によれば、導電性プラグ２１０をシリコンで形成することが望ましい。次いで、導電性プラグ２１０上にＴｉＮからなる第１拡散防止膜２１３を形成する。
次に、図６Ｂに示したように、ＩＬＤ２０８および第１拡散防止膜２１３の上に絶縁膜２１２を所定形状に形成する。この時、絶縁膜２１２は、後続のモールド酸化層を除去する工程においてＩＬＤ２０８のエッチングを防止する目的に利用される。
次に、図６Ｃに示したように、第１拡散防止膜２１３を露出させるために、フォトリソグラフィおよびエッチング工程によって絶縁膜２１２を所定の形状にパターニングした後、露出された第１拡散防止膜２１３および絶縁膜２１２の上に、第２拡散防止膜２１４がＴｉＡｌＮで形成される。この第２拡散防止膜２１４のＴｉＡｌＮ層を形成する方法は次の通りである。
まず、第１拡散防止膜２１３が形成された半導体基板２０２上に、ＴｉＡ4等の物質とトリメチルアルミニウムＡｌ[(ＣＨ3) 3]等のアルミニウムリガンドとを含む混合ガスを流せばＴｉＡｌが形成され、生成するＨＡとＣＯ2とはガスの形で排出される。ここで、Ａは、Ｆ、Ｃｌ、Ｉ、Ｂｒ等のハロゲン族元素を意味する。
次いで、ＮＨ3ガスを形成されたＴｉＡｌに流せばＴｉＡｌＮが形成され、生成するＨＡはガスの形で排出される。したがって、最終的にＴｉＡｌＮからなる第２拡散防止膜２１４を第１拡散防止膜２１３上に形成することができる。
また、本発明の望ましい他の実施形態では、導電性プラグ２１０上に酸化および拡散防止のために形成された従来のＴｉＮ層を、本発明の望ましい他の実施形態の第２拡散防止膜２１４を形成する方法を適用してＴｉＡｌＮで形成できる。これにより、下部電極２２２を従来のＲｕまたはＴｉＮのような酸化され易い物質で形成しても、後続工程での酸化が防止できる。
また、本発明の他の観点によれば、後続工程での酸化を防止できる物質であれば、ＴｉＡｌＮの代わりにＴａＡＩＮまたはＡｌドープされたメタルを、本発明の望ましい他の実施形態の第２拡散防止膜２１４を形成する物質として使用できる。
次に、図６Ｄに示したように、第２拡散防止膜２１４および絶縁膜２１２上に、モールド酸化層２１６を、キャパシタの下部電極が十分に形成できるほどの高さに、例えば、ＣＶＤ法を用いて形成する。その後、モールド酸化層２１６をＣＭＰ法を用いて平坦化させることができる。
引き続き、図６Ｅに示したように、モールド酸化層２１６を所定形状にエッチングして第２拡散防止膜２１４を露出させるコンタクトホール２１８を形成する。
次いで、図６Ｆに示したように、第２拡散防止膜２１４およびモールド酸化層２１６の上に、Ｒｕ等の物質をコンタクトホール２１８内に充填して下部電極層２２０を形成する。本発明の望ましい他の実施形態において、Ｒｕで下部電極層２２０を形成する方法を次に説明する。
まず、開口されたコンタクトホール２１８およびモールド酸化層２１６の上に、例えばヨウ素等のハロゲン系物質を吸着させる。そして、このようなハロゲン系物質が後続の原子層蒸着(ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ)工程で使われるルテニウム前駆体と反応して前駆体の分解を誘導する。
次に、ヨウ素が吸着されたコンタクトホール２１８およびモールド酸化層２１６の表面にＲｕ前駆体を吸着させる。この時、吸着されたヨウ素は、Ｒｕ前駆体と反応してＲｕをリガンドから分離させる。次いで、残余のＲｕ前駆体をパージさせた後、Ｒｕ前駆体層に酸素ガスを吸着させる。酸素ガスは、Ｒｕ前駆体のリガンドと反応してＲｕ前駆体を分解させ、分解されたＲｕは酸素と反応してＲｕ酸化物を形成して、下部電極２２２（図６Ｇ参照）が形成される。
本発明の望ましい他の実施形態によれば、下部電極２２２をＲｕで形成することについて詳細に説明したが、その他のＴｉＮまたは第２拡散防止膜２１４を形成する方法で形成されたＴｉＡｌＮで下部電極２２２を形成しても良い。
次いで、図６Ｇに示したように、下部電極層２２０をモールド酸化層２１６の上面が露出されるまでエッチバック工程を行った後、モールド酸化層２１６を除去することによって、図６Ｈに示したように、下部電極２２２を得ることができる。
次に、図６Ｉに示したように、下部電極２２２および露出された絶縁膜２１２の上に、高誘電率の誘電体層２２４および上部電極２２６を順次に形成することによって、本発明の望ましい実施形態によるキャパシタ構造を有する半導体素子の形成が完成する。
本発明の望ましい他の実施形態において、導電性プラグ２１０上に形成された第１拡散防止膜２１３の上に、第２拡散防止膜２１４をＴｉＡｌＮ、ＴａＡＩＮ等の酸化が防止できる耐酸化性の物質で形成することによって、後続工程で酸素を含む反応ガスを使用してＴｉＮ、Ｒｕ等の物質で下部電極および上部電極を形成しても下部電極または酸化防止膜の酸化が防止できる。
図７は、本発明に係るキャパシタ構造の下部電極を構成するＴｉＡｌＮ／ＬａＯの界面構造を説明するための透過電子顕微鏡(ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ)写真である。ここで、参照符号Ａはシリコン基板を、ＢはＴｉＡｌＮ層を、ＣはＬａＯ2層をそれぞれ示す。
図７に示したように、本発明の望ましい実施形態において、高誘電体層としてＬａＯ2層を酸素雰囲気で形成したが、従来の技術によって形成したものよりキャパシタスタック構造に優れていることが分かる。
以上、図示の実施形態に基づいて、本発明を説明したが、これらの実施形態は例示的なものに過ぎず、本発明はこれらの実施形態に限定されない、当業者であれば、前記の実施形態から多様な変形が想到可能であり、また、均等な範囲で他の実施形態が想到可能である。従って、本発明の真の技術的保護範囲は、特許請求の範囲によってのみ決定されるものである。
本発明は、酸化が防止できるスタック型キャパシタを備えた半導体素子を提供し、これによって、高集積の半導体メモリ素子の製造に有用である。
従来のキャパシタ構造を備えた半導体素子を説明するための概略的な断面図である。 従来のキャパシタ構造を形成する工程時に使用するＯ3とＨ−ｋ酸化膜の影響でＴｉＮ上部にＴｉＯが形成される形態を示す写真である。 本発明の望ましい実施形態によって製造されたキャパシタ構造を備える半導体素子を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の望ましい実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によって製造されたキャパシタ構造を備える半導体素子を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明の他の実施形態によるキャパシタ構造を備える半導体素子の製造工程を説明するための断面図である。 本発明に係るキャパシタ構造の下部電極を構成するＴｉＡｌＮ／ＬａＯの界面構造を説明するためのＴＥＭ写真である。
符号の説明
１００ 半導体素子
１０２ 半導体基板
１０４ ソースおよびドレイン領域
１０６ ゲート構造
１０８ 層間絶縁膜
１１０ 導電性プラグ
１２２ 下部電極
１２４ 誘電体層
１２６ 上部電極

Claims (29)

  1. アルミニウムを含む金属よりなる下部電極と、
    酸素を含む反応ガスによって前記下部電極上に形成された誘電体層と、
    前記誘電体層上に形成された上部電極と、を含むことを特徴とするキャパシタ。
  2. 前記下部電極は、チタンアルミニウム窒化物（ＴｉＡｌＮ）またはタンタルアルミニウム窒化物(ＴａＡＩＮ)を含む物質からなることを特徴とする請求項１に記載のキャパシタ。
  3. 前記上部電極が、ルテニウム（Ｒｕ）またはチタン(Ｔｉ）を含む物質からなることを特徴とする請求項１に記載のキャパシタ。
  4. 前記誘電体層が、ＬａＯxまたはＨｆＯx（ｘは０ないし３）を含む物質からなることを特徴とする請求項１に記載のキャパシタ。
  5. ゲート構造と能動領域とを備える半導体基板と、
    前記能動領域上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、アルミニウムを含む金属よりなる下部電極と、
    前記下部電極上に形成された誘電体層と、
    前記誘電体層上に形成された上部電極と、
    前記層間絶縁膜内に設けられ、前記能動領域と前記下部電極とを電気的に連結するためのプラグと、を含むことを特徴とするキャパシタを備えた半導体素子。
  6. 前記プラグが、シリコンを含む物質からなることを特徴とする請求項５に記載のキャパシタを備えた半導体素子。
  7. 前記下部電極が、ＴｉＡｌＮまたはＴａＡＩＮを含む物質からなることを特徴とする請求項５に記載のキャパシタを備えた半導体素子。
  8. 前記誘電体層が、ＬａＯxまたはＨｆＯx（ｘは０ないし３）を含むことを特徴とする請求項５に記載のキャパシタを備えた半導体素子。
  9. 前記上部電極は、ＲｕまたはＴｉＮを含む物質よりなることを特徴とする請求項５に記載のキャパシタを備えた半導体素子。
  10. ゲート構造と能動領域とを含む半導体基板と、
    前記能動領域上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された下部電極と、
    前記下部電極上に形成された誘電体層と、
    前記誘電体層上に形成された上部電極と、
    前記層間絶縁膜内に設けられ、前記ソースおよびドレイン領域と前記下部電極とを電気的に連結するためのプラグと、
    前記プラグ上に形成されたアルミニウムを含む金属からなる拡散防止膜と、を含むことを特徴とするキャパシタを備えた半導体素子。
  11. 前記プラグが、シリコンを含む物質からなることを特徴とする請求項１０に記載のキャパシタを備えた半導体素子。
  12. 前記拡散防止膜が、ＴｉＡｌＮまたはＴａＡＩＮを含む物質からなることを特徴とする請求項１０に記載のキャパシタを備えた半導体素子。
  13. 前記下部電極が、ＲｕまたはＴｉを含む物質からなることを特徴とする請求項１０に記載のキャパシタを備えた半導体素子。
  14. 前記誘電体層がＬａＯxまたはＨｆＯx（ｘは０ないし３）を含むことを特徴とする請求項１０に記載のキャパシタを備えた半導体素子。
  15. 前記上部電極は、ＲｕまたはＴｉＮを含む物質よりなることを特徴とする請求項１０に記載のキャパシタを備えた半導体素子。
  16. 半導体基板上にゲート構造と能動領域とを形成する段階と、
    前記半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜内に前記能動領域を電気的に連結するためのプラグを形成する段階と、
    前記プラグと前記層間絶縁膜上にモールド酸化層を形成する段階と、
    前記モールド酸化層を所定形状にパターニングした後、前記プラグ上にアルミニウムを含む物質で下部電極を形成する段階と、
    前記下部電極の上に順次に誘電体層および上部電極を形成する段階と、を含むことを特徴とするキャパシタを備えた半導体素子の製造方法。
  17. 前記アルミニウムを含む物質で形成された下部電極が、ＴａＡＩＮを含む物質からなることを特徴とする請求項１６に記載のキャパシタを備えた半導体素子の製造方法。
  18. 前記アルミニウムを含む物質で形成された下部電極が、ＴｉＡｌＮを含む物質からなることを特徴とする請求項１６に記載のキャパシタを備えた半導体素子の製造方法。
  19. 前記下部電極を形成する方法は、
    前記プラグが形成された前記半導体基板上にＴｉＡ4（ＡはＦ，Ｃｌ，ＩまたはＢｒのハロゲン元素を意味する。）とアルミニウムリガンドの混合ガスを流してＴｉＡｌが形成され、生成されるＨＡとＣＯ2とはガスの形で排出される段階と、
    ＮＨ3ガスを前記ＴｉＡｌに流してＴｉＡｌＮが形成され、生成されるＨＡはガスの形で排出されることによりＴｉＡｌＮを形成する段階と、を含むことを特徴とする請求項１８に記載のキャパシタを備えた半導体素子の製造方法。
  20. 前記誘電体層が、ＬａＯxまたはＨｆＯx（ｘは０ないし３）を含むことを特徴とする請求項１６に記載のキャパシタを備えた半導体素子の製造方法。
  21. 前記プラグが、Ｓｉを含む物質からなることを特徴とする請求項１６に記載のキャパシタを備えた半導体素子の製造方法。
  22. 前記モールド酸化層が、ＳｉＯ2を含むことを特徴とする請求項１６に記載のキャパシタを備えた半導体素子の製造方法。
  23. 半導体基板上にゲート構造とソースおよびドレイン領域とを形成する段階と、
    前記半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜内に前記ソースおよびドレイン領域を電気的に連結するためのプラグを形成する段階と、
    前記プラグ上にアルミニウムを含む物質で拡散防止膜を形成する段階と、
    前記拡散防止膜と前記層間絶縁膜の上にモールド酸化層を形成する段階と、
    前記モールド酸化層を所定形状にパターニングした後、前記プラグ上に下部電極を形成する段階と、
    前記下部電極上に順次に誘電体層および上部電極を形成する段階と、を含むことを特徴とするキャパシタを備えた半導体素子の製造方法。
  24. 前記アルミニウムを含む拡散防止膜が、ＴａＡＩＮを含む物質からなることを特徴とする請求項２３に記載のキャパシタを備えた半導体素子の製造方法。
  25. 前記アルミニウムを含む拡散防止膜が、ＴｉＡｌＮを含む物質からなることを特徴とする請求項２３に記載のキャパシタを備えた半導体素子の製造方法。
  26. 前記拡散防止膜を形成する方法は、
    前記プラグが形成された前記半導体基板上にＴｉＡ4（ＡはＦ，Ｃｌ，ＩまたはＢｒのハロゲン元素を意味する。）とアルミニウムリガンドの混合ガスを流してＴｉＡｌが形成され、生成されるＨＡとＣＯ2とはガスの形で排出される段階と、
    ＮＨ3ガスを前記ＴｉＡｌに流してＴｉＡｌＮが形成され、生成されるＨＡはガスの形で排出されることによりＴｉＡｌＮを形成する段階と、を含むことを特徴とする請求項２５に記載のキャパシタを備えた半導体素子の製造方法。
  27. 前記誘電体層が、ＬａＯxまたはＨｆＯx（ｘは０ないし３）を含むことを特徴とする請求項２３に記載のキャパシタを備えた半導体素子の製造方法。
  28. 前記上部電極は、ＲｕまたはＴｉＮを含んだ物質よりなることを特徴とする請求項２３に記載のキャパシタを備えた半導体素子の製造方法。
  29. 前記モールド酸化層が、ＳｉＯ2を含むことを特徴とする請求項２３に記載のキャパシタを備えた半導体素子の製造方法。
JP2004312254A 2003-10-27 2004-10-27 キャパシタ、それを備えた半導体素子およびその製造方法 Pending JP2005136414A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030075218A KR100818267B1 (ko) 2003-10-27 2003-10-27 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2005136414A true JP2005136414A (ja) 2005-05-26

Family

ID=34511113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004312254A Pending JP2005136414A (ja) 2003-10-27 2004-10-27 キャパシタ、それを備えた半導体素子およびその製造方法

Country Status (3)

Country Link
US (3) US7132710B2 (ja)
JP (1) JP2005136414A (ja)
KR (1) KR100818267B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI266417B (en) * 2004-11-09 2006-11-11 Powerchip Semiconductor Corp One-time programmable read only memory and operating method thereof
JP4783027B2 (ja) * 2005-01-24 2011-09-28 パナソニック株式会社 半導体記憶装置
KR100745068B1 (ko) * 2005-06-17 2007-08-01 주식회사 하이닉스반도체 금속막전극을 갖는 반도체소자의 커패시터 형성방법
US7449739B2 (en) * 2006-01-25 2008-11-11 Infineon Technologies Ag Storage capacitor for semiconductor memory cells and method of manufacturing a storage capacitor
KR100722772B1 (ko) 2006-05-03 2007-05-30 삼성전자주식회사 박막 구조물 및 이의 박막 구조물 형성 방법과, 커패시터및 이의 커패시터 형성 방법
KR100867633B1 (ko) * 2007-02-13 2008-11-10 삼성전자주식회사 티타늄 알루미늄 질화막의 형성 방법 및 이를 이용한상변화 메모리 소자의 형성 방법
US20080272421A1 (en) * 2007-05-02 2008-11-06 Micron Technology, Inc. Methods, constructions, and devices including tantalum oxide layers
US8012532B2 (en) 2007-12-18 2011-09-06 Micron Technology, Inc. Methods of making crystalline tantalum pentoxide
US8208241B2 (en) * 2008-06-04 2012-06-26 Micron Technology, Inc. Crystallographically orientated tantalum pentoxide and methods of making same
US9761580B1 (en) * 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10014305B2 (en) * 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US11201155B2 (en) * 2018-12-14 2021-12-14 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4564403A (en) * 1984-01-27 1986-01-14 Sony Corporation Research Center Single-crystal semiconductor devices and method for making them
US5496768A (en) * 1993-12-03 1996-03-05 Casio Computer Co., Ltd. Method of manufacturing polycrystalline silicon thin film
US5589284A (en) * 1994-08-01 1996-12-31 Texas Instruments Incorporated Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics
US6046091A (en) * 1997-06-10 2000-04-04 Usf Filtration And Seperations Group, Inc. Capacitor and method of making
US6326286B1 (en) * 1998-06-09 2001-12-04 Lg. Philips Lcd Co., Ltd. Method for crystallizing amorphous silicon layer
KR100504430B1 (ko) * 1998-12-30 2006-05-17 주식회사 하이닉스반도체 플러그를갖는커패시터의하부전극형성방법
US6376787B1 (en) * 2000-08-24 2002-04-23 Texas Instruments Incorporated Microelectromechanical switch with fixed metal electrode/dielectric interface with a protective cap layer
US6730951B2 (en) * 2001-06-25 2004-05-04 Matsushita Electric Industrial Co., Ltd. Capacitor, semiconductor memory device, and method for manufacturing the same
KR100772531B1 (ko) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US6753618B2 (en) * 2002-03-11 2004-06-22 Micron Technology, Inc. MIM capacitor with metal nitride electrode materials and method of formation
KR100505043B1 (ko) * 2002-05-25 2005-07-29 삼성전자주식회사 커패시터 형성 방법
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture

Also Published As

Publication number Publication date
US7132710B2 (en) 2006-11-07
US20070023810A1 (en) 2007-02-01
KR20050040160A (en) 2005-05-03
US20060244033A1 (en) 2006-11-02
KR100818267B1 (ko) 2008-03-31
US20050087789A1 (en) 2005-04-28

Similar Documents

Publication Publication Date Title
US20070023810A1 (en) Capacitor, semiconductor device having the same, and method of manufacturing the semiconductor device
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
US20050196920A1 (en) Semiconductor device with rare metal electrode
US20030075753A1 (en) Stacked capacitor and method for fabricating the same
CN100524753C (zh) 半导体器件及其制造方法
JP4467229B2 (ja) 半導体素子の製造方法
JP2001237401A (ja) 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法
KR100416602B1 (ko) 스택형 캐패시터의 제조 방법
US6559025B2 (en) Method for manufacturing a capacitor
KR20030084368A (ko) 강유전체 메모리 소자의 캐패시터 제조방법
US20060134855A1 (en) Method for fabricating capacitor of semiconductor device
KR100280206B1 (ko) 고유전체 캐패시터 및 그의 제조 방법
JP2011034995A (ja) 半導体装置の製造方法及び半導体装置
JP2005217189A (ja) 容量素子及びその製造方法
TWI295505B (en) Ferroelectric memory device with merged-top-plate structure and method for fabricating the same
KR100505397B1 (ko) 반도체메모리소자의캐패시터제조방법
JP3964206B2 (ja) バリア構造を有するコンデンサ電極の製造方法
JP2003188283A (ja) 金属−絶縁体−金属キャパシタ及びその製造方法
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100799127B1 (ko) 반구형 그레인이 형성된 기둥 형태의 하부전극을 구비한캐패시터 및 그의 제조 방법
KR100738576B1 (ko) 반도체 장치의 캐패시터 및 그 형성방법
KR100546151B1 (ko) 반도체소자의 캐패시터 제조방법
JP2003218235A (ja) 複合式コンタクトプラグを備える記憶装置とその製造方法
KR20070045661A (ko) 캐패시터 제조 방법
KR20040051070A (ko) 금속 스토리지 노드를 갖는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081118